JP2003100891A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2003100891A JP2001297047A JP2001297047A JP2003100891A JP 2003100891 A JP2003100891 A JP 2003100891A JP 2001297047 A JP2001297047 A JP 2001297047A JP 2001297047 A JP2001297047 A JP 2001297047A JP 2003100891 A JP2003100891 A JP 2003100891A
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Abstract

(57)【要約】 【課題】 配線長を短縮し、配線の混雑を緩和すること
を可能とする。 【解決手段】 本発明の第１の視点による半導体集積回
路装置は、チップ１１と、このチップ１１の全体に配置
されたパッド１２と、チップ１１の周辺に配置された第
１のＩＯセル１３と、この第１のＩＯセル１３の内側に
配置された第２のＩＯセル１４と、第１のＩＯセル１３
のチップ１１の中央側の端部に設けられ、チップ１１の
内部回路に接続する内部信号端子１３ａと、第１のＩＯ
セル１３のチップ１１の周辺側の端部に設けられ、パッ
ド１２に接続する外部信号端子１３ｂと、第２のＩＯセ
ル１４のチップ１１の周辺側の端部に設けられ、チップ
１１の内部回路に接続する内部信号端子１４ａと、第２
のＩＯセル１４のチップ１１の中央側の端部に設けら
れ、パッド１２に接続する外部信号端子１４ｂとを具備
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップの全
体にパッドを配置し、半導体チップとパッケージとを接
続するフリップチップ型の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来から、半導体チップの全体にパッド
を配置し、半導体チップとパッケージとを接続するフリ
ップチップ型の半導体集積回路装置が提供されている。
【０００３】図１６は、第１の従来技術によるフリップ
チップ型の半導体集積回路装置の平面図を示す。図１７
は、図１６に示す半導体集積回路装置の一部拡大図を示
す。尚、図１６では配線を省略している。以下に、第１
の従来技術によるフリップチップ型の半導体集積回路装
置について説明する。
【０００４】図１６に示すように、チップ１１の全体に
パッケージ（図示せず）と電気的に接続するためのパッ
ド（又はバンプ）１２が配置され、チップ１１の周辺に
沿って矩形形状のＩＯセル１３が配置されている。ここ
で、チップ１１の中央部に配置されたパッド１２は、電
源電圧及びグランド電位を内部回路に供給するために使
われ、チップ１１の周辺部に配置されたパッド１２は、
ＩＯセル１３への信号供給、電源電圧及びグランド電位
の供給のために使われる。また、チップ１１の中央部側
のＩＯセル１３の端部には、チップ１１の内部回路に接
続する内部信号端子１３ａが設けられ、チップ１１の周
辺部側のＩＯセル１３の端部には、パッド１２に接続す
る外部信号端子１３ｂが設けられる。
【０００５】図１７に示すように、パッド１２間の距離
は、一般的なＩＯセル１３のサイズと比較して長いの
で、１列のＩＯセル１３に対して複数列のパッド１２を
割り当てることになる。そして、パッド１２とＩＯセル
１３の外部信号端子１３ｂとは、配線１５で接続され
る。この配線１５は、最も厚い配線層である最上層の１
層のみ、あるいはその１層下を加えた２層からなる。ま
た、チップ１１の中央部のパッド１２は、電源に接続す
る電源配線１７、グランドに接続するグランド配線１８
がそれぞれ接続される。
【０００６】しかしながら、上記第１の従来技術では、
入出力信号の数の増加に伴って信号端子の数を増やす必
要が生じた場合、ＩＯセル１３はチップ１１の周辺に沿
って配置されているため、チップ１１のサイズを大きく
して配置できるＩＯセル１３の数を増やさなければなら
ない。そこで、チップ１１のサイズを大きくすることな
く、信号端子の数を増やすために、次のような第２の従
来技術が提案されている。
【０００７】図１８は、第２の従来技術によるフリップ
チップ型の半導体集積回路装置の平面図を示す。図１９
は、図１８に示す半導体集積回路装置の一部拡大図を示
す。尚、図１８では配線を省略している。以下に、第２
の従来技術によるフリップチップ型の半導体集積回路装
置について説明する。
【０００８】図１８に示すように、第１の従来技術と同
様に、チップ１１の全体にパッケージ（図示せず）と電
気的に接続するためのパッド１２が配置され、チップ１
１の周辺に沿って矩形形状の第１のＩＯセル１３が配置
されている。さらに、第１のＩＯセル１３の内側に第２
のＩＯセル１４が配置されている。これにより、チップ
１１のサイズを大きくすることなく、第１の従来技術の
場合よりも多くのＩＯセル１３、１４を配置でき、信号
端子の数を増やすことができる。
【０００９】しかしながら、上記第２の従来技術では、
図１９に示すように、チップ１１の中央部のパッド１２
と第２のＩＯセル１４とを接続する第２の配線１６が長
くなり、この部分の第２の配線１６の抵抗及び容量が増
加してしまう問題が生じる。加えて、第２のＩＯセル１
４とパッド１２とを接続する第２の配線１６と、第１の
ＩＯセル１３とパッド１２とを接続する第１の配線１５
とが、第２のＩＯセル１４上のパッド１２間の狭い領域
で混雑してしまう。このような狭い領域に複数の配線１
５、１６が混雑していると、特に、配線１５、１６を金
属配線の最上層の１層のみで形成した場合、十分な幅の
配線１５、１６を形成することができないという問題も
生じる。
【００１０】
【発明が解決しようとする課題】以上のように、上記第
１及び第２の従来技術では、ＩＯセル１３、１４の数を
増やしつつ、配線１５、１６の長さを短縮することや配
線１５、１６の混雑を緩和することは困難であった。
【００１１】本発明は上記課題を解決するためになされ
たものであり、その目的とするところは、配線長を短縮
し、配線の混雑を緩和することが可能な半導体集積回路
装置を提供することにある。
【００１２】
【課題を解決するための手段】本発明は、前記目的を達
成するために以下に示す手段を用いている。
【００１３】本発明の第１の視点による半導体集積回路
装置は、チップと、前記チップの全体に配置された接続
部材と、前記チップの周辺に配置された第１のＩＯセル
と、前記第１のＩＯセルの内側に配置された第２のＩＯ
セルと、前記第１のＩＯセルの前記チップの中央側の端
部に設けられ、前記チップの内部回路に接続する第１の
端子と、前記第１のＩＯセルの前記チップの周辺側の端
部に設けられ、前記接続部材に接続する第２の端子と、
前記第２のＩＯセルの前記チップの周辺側の端部に設け
られ、前記チップの内部回路に接続する第３の端子と、
前記第２のＩＯセルの前記チップの中央側の端部に設け
られ、前記接続部材に接続する第４の端子とを具備す
る。
【００１４】
【発明の実施の形態】本発明の実施の形態は、半導体チ
ップの全体にパッドを配置し、半導体チップとパッケー
ジとを接続するフリップチップ型の半導体集積回路装置
に関するものである。
【００１５】本発明の実施の形態を以下に図面を参照し
て説明する。この説明に際し、全図にわたり、共通する
部分には共通する参照符号を付す。
【００１６】［第１の実施形態］第１の実施形態は、外
側のＩＯセルと内側のＩＯセルとの内部信号端子が向き
合うように配置することを特徴とする。
【００１７】図１は、本発明の第１の実施形態に係る半
導体集積回路装置の平面図を示す。図２は、図１に示す
ＩＯセルの拡大図を示す。図３は、図１に示す半導体集
積回路装置の一部拡大図を示す。尚、図１では配線を省
略している。以下に、第１の実施形態に係るフリップチ
ップ型の半導体集積回路装置について説明する。
【００１８】図１、図２に示すように、チップ１１の全
体に、パッケージ（図示せず）と電気的に接続するため
の複数のパッド（又はバンプ等の接続部材）１２が格子
状に配置されている。また、チップ１１の周辺に沿って
矩形形状の第１のＩＯセル１３が配置され、この第１の
ＩＯセル１３の内側に第２のＩＯセル１４が配置されて
いる。そして、第１のＩＯセル１３は複数個からなり、
この複数個からなる第１のＩＯセル１３はチップ１１の
各辺において各々が隣接して配置される。同様に、第２
のＩＯセル１４は複数個からなり、この複数個からなる
第２のＩＯセル１４はチップ１１の各辺において各々が
隣接して配置される。
【００１９】ここで、第１のＩＯセル１３では、チップ
１１の中央部側の端部にチップ１１の内部回路に接続す
る内部信号端子１３ａが設けられ、チップ１１の周辺部
側の端部にパッド１２に接続する外部信号端子１３ｂが
設けられる。一方、第２のＩＯセル１４では、チップ１
１の周辺部側の端部にチップ１１の内部回路に接続する
内部信号端子１４ａが設けられ、チップ１１の中央部側
の端部にパッド１２に接続する外部信号端子１４ｂが設
けられる。すなわち、第１のＩＯセル１３の向きと第２
のＩＯセル１４の向きとが反対になっているため、第１
のＩＯセル１３の内部信号端子１３ａと第２のＩＯセル
１４の内部信号端子１４ａとが、向き合うようになって
いる。
【００２０】図３に示すように、チップ１１の周辺部の
パッド１２（例えば、チップ１１の周辺の１列目から５
列目までのパッド１２）は、第１のＩＯセル１３の外部
信号端子１３ｂに第１の配線１５で接続される。また、
第１のＩＯセル１３の外部信号端子１３ｂに接続するパ
ッド１２より内側のパッド１２（例えば、６列目から１
０列目までのパッド１２）は、第２のＩＯセル１４の外
部信号端子１４ｂに第２の配線１６で接続される。これ
らの配線１５、１６は、最も厚い配線層である最上層の
１層のみ、あるいはその１層下を加えた２層からなる。
このように、第１及び第２のＩＯセル１３、１４の近傍
に配置されたパッド１２は、外部信号や、電源電圧及び
グランド電位をＩＯセル１３、１４へ供給するために使
われる。尚、チップ１１の中央部に配置されたパッド１
２は、電源電圧やグランド電位を内部回路へ供給するた
めに使われる。
【００２１】上記第１の実施形態によれば、第２の従来
技術に比べて、第２のＩＯセル１４の長さ分だけ、第２
の配線１６の長さを短縮することができる。従って、配
線長の延長に伴って配線抵抗及び配線容量が増加してし
まうという問題が回避できる。
【００２２】また、第２のＩＯセル１４の外部信号端子
１４ｂはチップ１１の内部側に設けてあるため、パッド
１２と第２のＩＯセル１４を接続する際、第２の配線１
６を第２のＩＯセル１４を跨いで延在させる必要がなく
なる。このため、第１及び第２の配線１５、１６が第２
のＩＯセル１４上で混雑することを緩和できる。これに
より、第１及び第２の配線１５、１６を金属配線の最上
層の１層のみで形成した場合であっても、第１及び第２
の配線１５、１６を所望する十分な幅で形成することが
できるという効果も得られる。
【００２３】以上のように、本発明の第１の実施形態に
よれば、良好な電気的特性と高い集積度を両立させた半
導体集積回路装置を実現できる。
【００２４】尚、図４、図５に示すように、第１及び第
２のＩＯセル１３、１４の端子を同方向に向けて配置し
ても、第２のＩＯセル１４をチップ１１の中央に寄せて
配置すれば、上記第１の実施形態と同様に、配線長の短
縮と配線混雑の緩和という効果を得ることは可能であ
る。しかし、この構造の場合、チップ１１の中央部にお
ける内部回路のための内部回路領域２０が減少してしま
う。従って、図４及び図５に示す構造と比べて、図１乃
至図３に示す構造は、チップ１１の内部回路領域２０を
広く確保できるという効果も有する。
【００２５】［第２の実施形態］上記第１の実施形態で
も述べたように、ＩＯセル１３、１４の近傍に配置され
たパッド１２は、外部信号をＩＯセル１３、１４へ供給
するためだけでなく、電源電圧やグランド電位をＩＯセ
ル１３、１４へ供給するためにも使われる。このように
ＩＯセル１３、１４の近傍のパッド１２から電源電圧や
グランド電位を供給するのは、チップ１１外の外部回路
を駆動するＩＯセル１３、１４には内部回路よりも多く
の電流が流れるため、ＩＯセル１３、１４に接続する電
源配線の寄生抵抗を小さくする必要があるからである。
【００２６】ところで、ＩＯセル１３、１４が使う電源
は、電源電圧値が異なることや、ノイズの回り込みを防
止すること等から、何系統かに分かれている。従って、
ＩＯセル１３、１４が使う電源の中には、内部回路用の
電源と分離する必要がなく、しかも消費電流が少ないた
めに遠くのパッド１２から電源電圧を供給してもよいも
のがある。
【００２７】また、図１に示す構造のように、ＩＯセル
１３、１４をそれぞれ隙間なく配置して、全てのＩＯセ
ル１３、１４にパッド１２を接続したとしても、パッケ
ージ基板の層数、配線ピッチ等のパッケージの仕様や、
パッドピッチによっては、ＩＯセル１３、１４に接続さ
れた全てのパッド１２をパッケージの外部ピンまで接続
できないことがあり、外部ピンに接続されていないＩＯ
セル１３、１４が存在していた。
【００２８】以上のような背景の下、第２の実施形態
は、複数の第２のＩＯセル１４を部分的に隙間を設けて
配置したものである。
【００２９】図６は、本発明の第２の実施形態に係る半
導体集積回路装置の平面図を示す。図７は、図６に示す
半導体集積回路装置の一部拡大図を示す。尚、図６では
配線を省略している。以下に、第２の実施形態に係るフ
リップチップ型の半導体集積回路装置について説明す
る。この第２の実施形態では、上記第１の実施形態に係
る半導体集積回路装置と異なる構造のみ説明する。
【００３０】図６に示すように、第１のＩＯセル１３の
内部信号端子１３ａと第２のＩＯセル１４の内部信号端
子１４ａとが向き合うように、第１及び第２のＩＯセル
１３、１４が配置される。ここで、チップ１１の各辺に
おいて、第１のＩＯセル１３は隙間を設けることなく隣
接して配置されるが、第２のＩＯセル１４は部分的に隙
間を設けて配置される。
【００３１】具体的には、図７に示すように、チップ１
１の周辺の１列目から８列目までのパッド１２はＩＯセ
ル１３、１４にそれぞれ接続され、９列目から内側のパ
ッド１２は電源電圧やグランド電位を内部回路に供給す
るための電源配線１７やグランド配線１８に接続され
る。この内部回路用の電源配線１７やグランド配線１８
は、チップ１１の中央から第２のＩＯセル１４間の隙間
を通って、第１のＩＯセル１３の内部信号端子１３ａの
付近まで延在される。そして、図示されていないが、電
源配線１７やグランド配線１８は第１及び第２のＩＯセ
ル１３、１４に接続される。これにより、電源配線１７
やグランド配線１８は、内部回路に電源電圧やグランド
電位を供給する場合だけでなく、第１及び第２のＩＯセ
ル１３、１４に電源電圧やグランド電位を供給する場合
にも用いられる。
【００３２】ここで、第２のＩＯセル１４は一部省かれ
ているので第１のＩＯセル１３は第２のＩＯセル１４よ
りも数が多い。このため、第１のＩＯセル１３に接続す
るパッド１２は、第２のＩＯセル１４に接続するパッド
１２よりも多くなっている。
【００３３】尚、第２のＩＯセル１４の隙間を設ける位
置は、第２のＩＯセル１４のうち、外部ピンに接続され
ずに有効に使われていなかったＩＯセル１４が存在した
位置である。具体的には、第２のＩＯセル１４の隙間
は、１行目のパッド１２と２行目のパッド１２間、２行
目のパッド１２と３行目のパッド１２間のように、行間
毎に設けられる。言い換えると、１行のパッド１２で１
つの電源配線１７やグランド配線１８を用いている。
【００３４】上記第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができる。
【００３５】さらに、第２のＩＯセル１４間に隙間を設
けることによって、内部回路用の電源配線１７やグラン
ド電位を、第２のＩＯセル１４間の隙間を通過し、第１
及び第２のＩＯセル１３、１４の付近に配置できる。こ
のため、内部回路用の電源やグランドを第１及び第２の
ＩＯセル１３、１４にも使用することが可能となる。
【００３６】尚、例えば、ＩＯセル１３、１４を隣接し
てそれぞれ配置し、ＩＯセル１３、１４付近の４列目の
パッド１２を内部回路用の電源配線１７やグランド配線
１８に接続し、１列目から３列目までのパッド１２と５
列目から９列目までのパッド１２をＩＯセル１３、１４
に接続すれば、上記第２の実施形態と同様に、内部回路
用の電源をＩＯセル１３、１４にも使用することができ
る。しかし、この構造の場合、ＩＯセル１３、１４とパ
ッド１２を接続する配線１５、１６が長くなり、この長
くなった配線部分での電気的特性が問題になる。また、
配線１５、１６の長さの問題は、第２のＩＯセル１４を
チップ１１の中央に寄せることで改善されるが、この場
合、内部回路の領域が狭くなるという問題が生じる。従
って、良好な電気的特性と高い集積度を両立させるため
には、図６及び図７に示す構造が望ましい。
【００３７】［第３の実施形態］一般に、ＩＯセル１
３、１４の内部には大きなＥＳＤ（Elector Static Des
truction）保護素子や出力トランジスタがあり、これら
の素子は外部信号端子１３ｂ、１４ｂと接続される。そ
こで、第３の実施形態は、外部信号端子１３ｂ、１４ｂ
をＩＯセル１３、１４の端部に設けることに限定せず
に、ＥＳＤ保護素子や出力トランジスタの存在するＩＯ
セル１３、１４の中央部に設ける。
【００３８】図８は、本発明の第３の実施形態に係るＩ
Ｏセルの平面図を示す。図９は、本発明の第３の実施形
態に係る半導体集積回路装置の部分的な平面図を示す。
以下に、第３の実施形態に係るフリップチップ型の半導
体集積回路装置について説明する。この第３の実施形態
では、上記第１及び第２の実施形態に係る半導体集積回
路装置と異なる構造のみ説明する。
【００３９】図８に示すように、第３の実施形態は、内
部信号端子１３ａと第１の外部信号端子１３ｂとをそれ
ぞれの端部に設けたＩＯセル１３と、内部信号端子１３
ａを端部に設けて第２の外部信号端子１３ｃを中央部に
設けたＩＯセル１３とを備える。ここで、第２の外部信
号端子１３ｃの設けられるＩＯセル１３の中央部とは、
ＥＳＤ保護素子や出力トランジスタの存在する素子領域
２１である。
【００４０】具体的には、図９に示すように、チップ１
１の周辺の１列目から３列目までのパッド１２は第１の
ＩＯセル１３の第１の外部信号端子１３ｂに接続され、
４列目から５列目までのパッド１２は第１のＩＯセル１
３の第２の外部信号端子１３ｃに接続される。つまり、
第１のＩＯセル１３のチップ１１の周辺側の端部よりも
第１のＩＯセル１３の中央部の方がパッド１２に近い場
合は、第２の外部信号端子１３ｃが用いられる。
【００４１】上記第３の実施形態によれば、第１及び第
２の実施形態と同様の効果を得ることができる。
【００４２】さらに、第３の実施形態では、第１のＩＯ
セル１３の端部の外部信号端子１３ｂと中央部の外部信
号端子１３ｃとを使い分けることによって、第２の外部
信号端子１３ｃとパッド１２間の配線１５の長さを短く
することができる。つまり、図９に示す構造では、第１
のＩＯセル１３と４、５列目のパッド１２とを接続する
配線１５の長さを短くすることができる。
【００４３】尚、図９では、第２の実施形態の構造を基
にして第３の実施形態の構造を適用したが、第１の実施
形態の構造を基にしてもよい。
【００４４】また、図９に示すパッド１２の配置では第
１のＩＯセル１３の中央部にのみ第２の外部信号端子１
３ｃを設けたが、第２のＩＯセル１４がチップ１１の中
央に寄っている場合等には、第２のＩＯセル１４の中央
部にも第２の外部信号端子を設けてもよい。
【００４５】［第４の実施形態］第４の実施形態は、チ
ップの全ての辺において、第１のＩＯセルの内側に第２
のＩＯセルを配置できない構造の場合に適用されるもの
である。
【００４６】図１０は、本発明の第４の実施形態に係る
半導体集積回路装置の平面図を示す。図１１は、図１０
に示す半導体集積回路装置の一部拡大図を示す。尚、図
１０ではパッド及び配線を省略している。以下に、第４
の実施形態に係るフリップチップ型の半導体集積回路装
置について説明する。この第４の実施形態では、上記第
１及び第２の実施形態に係る半導体集積回路装置と異な
る構造のみ説明する。
【００４７】図１０に示すように、チップ１１の４辺に
沿ってチップ１１の周辺部に第１のＩＯセル１３が配置
され、この第１のＩＯセル１３のうちチップ１１の１辺
における第１のＩＯセル１３の内側に第２のＩＯセル１
４が配置される。この第２のＩＯセル１４と所定間隔離
間して第２のＩＯセル１４の内側に第３のＩＯセル２３
が配置され、この第３のＩＯセル２３の内側に第４のＩ
Ｏセル２４が配置される。そして、第１のＩＯセル１３
は複数個からなり、この複数個からなる第１のＩＯセル
１３はチップ１１の各辺において各々が隣接して配置さ
れる。また、第２のＩＯセル１４は複数個からなり、こ
の複数個からなる第２のＩＯセル１４はチップ１１の一
辺において各々が隣接して配置される。また、第３のＩ
Ｏセル２３は複数個からなり、この複数個からなる第３
のＩＯセル２３は第２のＩＯセル１４が存在するチップ
１１の一辺において各々が隣接して配置される。また、
第４のＩＯセル２４は複数個からなり、この複数個から
なる第４のＩＯセル２４は第２のＩＯセル１４が存在す
るチップ１１の一辺において各々が隣接して配置され
る。さらに、第２乃至第４のＩＯセル１４、２３、２４
は、部分的に隙間を設けて配置される。
【００４８】ここで、第１のＩＯセル１３では、チップ
１１の中央部側の端部にチップ１１の内部回路に接続す
る内部信号端子１３ａが設けられ、チップ１１の周辺部
側の端部にパッドに接続する外部信号端子１３ｂが設け
られる。一方、第２のＩＯセル１４では、チップ１１の
周辺部側の端部にチップ１１の内部回路に接続する内部
信号端子１４ａが設けられ、チップ１１の中央部側の端
部にパッドに接続する外部信号端子１４ｂが設けられ
る。すなわち、第１のＩＯセル１３の向きと第２のＩＯ
セル１４の向きとが反対になっているため、第１のＩＯ
セル１３の内部信号端子１３ａと第２のＩＯセル１４の
内部信号端子１４ａとが、向き合うようになっている。
【００４９】また、第３のＩＯセル２３では、第４のＩ
Ｏセル２４側の端部にチップ１１の内部回路に接続する
内部信号端子２３ａが設けられ、第２のＩＯセル１４側
の端部にパッドに接続する外部信号端子２３ｂが設けら
れる。一方、第４のＩＯセル２４では、第３のＩＯセル
２３側の端部にチップ１１の内部回路に接続する内部信
号端子２４ａが設けられ、第３のＩＯセル２３と反対側
の端部にパッドに接続する外部信号端子２４ｂが設けら
れる。すなわち、第３のＩＯセル２３の向きと第４のＩ
Ｏセル２４の向きとが反対になっているため、第３のＩ
Ｏセル２３の内部信号端子２３ａと第４のＩＯセル２４
の内部信号端子２４ａとが、向き合うようになってい
る。
【００５０】図１１に示すように、チップ１１の周辺の
１列目から８列目までのパッド１２は第１及び第２のＩ
Ｏセル１３、１４の外部信号端子１３ｂ、１４ｂにそれ
ぞれ接続され、１０列目より内側のパッド１２は第３及
び第４のＩＯセル２３、２４の外部信号端子２３ｂ、２
４ｂにそれぞれ接続される。そして、９列目のパッドは
電源配線１７やグランド配線１８に接続される。この内
部回路用の電源配線１７やグランド配線１８は、９列目
のパッド１２のあたりから、第２のＩＯセル１４間の隙
間を通って、第１のＩＯセル１３の内部信号端子１３ａ
の付近まで延在されるとともに、第３及び第４のＩＯセ
ル２３、２４間の隙間を通って、対向するチップ１１の
周辺部付近まで延在される。そして、図示されていない
が、電源配線１７やグランド配線１８が第１乃至４のＩ
Ｏセル１３、１４、２３、２４に接続される。従って、
電源配線１７やグランド配線１８は、電源電圧やグラン
ド電位を内部回路に供給するためだけでなく、第１乃至
４のＩＯセル１３、１４、２３、２４に供給するために
も用いられる。
【００５１】上記第４の実施形態によれば、第１及び第
２の実施形態と同様の効果を得ることができる。
【００５２】さらに、第１のＩＯセル１３の内側に隣接
して素子を配置する必要がある場合等、チップ１１の全
ての辺において、第１のＩＯセル１３の内側に第２のＩ
Ｏセル１４を配置できない構造の場合であっても、第４
の実施形態では、配線長の短縮化を図れる。つまり、第
３のＩＯセル２３の内部回路に接続する内部信号端子２
３ａはチップ１１の中央側に向いているので、この第３
のＩＯセル２３は内部回路の存在するチップ１１の中央
側に寄せて第４のＩＯセル２４に近づける。これによっ
て、第３及び第４のＩＯセル２３、２４とパッド１２と
を接続する第３及び第４の配線２５、２６を混雑させる
ことなく、第３及び第４の配線２５、２６の長さを短く
することができる。
【００５３】また、第２のＩＯセル１４と第３のＩＯセ
ル２３との間の距離を長くすることで、この間の領域を
内部回路のための内部回路領域２０として使うことがで
きるため、チップ１１の高集積化が実現できる。
【００５４】尚、図１２に示すように、第３のＩＯセル
２３を第４のＩＯセル２４と同じ向きに配置しても、第
３のＩＯセル２３を第４のＩＯセル２４と少し離して配
置すれば、上記第４の実施形態と同様に、配線混雑の緩
和や配線長の短縮を図ることは可能である。しかし、こ
の構造の場合、内部回路領域２０が第２及び第３のＩＯ
セル２４、２３間と第３及び第４のＩＯセル２３、２４
間とに分割されてしまう。従って、図１２に示す構造と
比べて、図１０及び図１１に示す構造は、チップ１１の
内部回路領域２０をまとまって広く確保できる。つま
り、広い領域で回路を作成することができるため、分割
された領域で回路を作成したときよりも、集積度を向上
することができる。特に、図１０及び図１１に示す構造
であれば、小さく分割された領域では配置できないＲＡ
Ｍのような大きなセルも配置することができる。
【００５５】また、図１０では、第２の実施形態の構造
を基にして第４の実施形態の構造を適用したが、第１の
実施形態の構造を基にしてもよい。また、上記第４の実
施形態に、第３の実施形態の構造を適用することも可能
である。
【００５６】［第５の実施形態］第５の実施形態は、チ
ップ外の外部回路へ接続する配線長を最短にする必要の
あるマクロセルを配置したものである。
【００５７】図１３は、本発明の第５の実施形態に係る
半導体集積回路装置の平面図を示す。尚、図１３ではパ
ッド及び配線は省略している。以下に、第５の実施形態
に係るフリップチップ型の半導体集積回路装置について
説明する。この第５の実施形態では、上記第１及び第２
の実施形態に係る半導体集積回路装置と異なる構造のみ
説明する。
【００５８】図１３に示すように、チップ１１の４辺
に、第１のＩＯセル１３の内部信号端子１３ａと第２の
ＩＯセル１４の内部信号端子１４ａとが向き合うよう
に、第１及び第２のＩＯセル１３、１４がそれぞれ配置
される。ここで、第２のＩＯセル１４は、チップ１１の
各辺において、部分的に隙間を設けて配置される。
【００５９】そして、チップ１１の第１の辺では、第１
及び第２のＩＯセル１３、１４を跨ぐように、第１のＩ
Ｏセル１３の列に第５のＩＯセル３１が配置される。こ
の第５のＩＯセル３１は、ＩＯセルと一体になったセル
であり、例えば、ＰＬＬ(Phase-Locked Loop)、ＡＤコ
ンバータ、ＤＡコンバータからなるマクロセルである。
そして、第５のＩＯセル３１の端部には、内部信号端子
３１ａと外部信号端子１３ｂとを備える。従って、第５
のＩＯセル３１を構成するマクロセルは、外部信号端子
３１ｂを用いてチップ１１外の外部回路に接続される。
【００６０】また、チップ１１の第２の辺では、第２の
ＩＯセル１４よりもチップ１１の内部に割り込むよう
に、第２のＩＯセル１４の列に第６のＩＯセル３２が配
置される。この第６のＩＯセル３２はＩＯセルとは独立
したセルであるため、第６のＩＯセル３２は第１のＩＯ
セル１３と隣接して配置され、この第１のＩＯセル１３
に第６のＩＯセル３２が接続されて外部回路に接続され
る。
【００６１】また、チップ１１の第３の辺では、第２の
ＩＯセル１４の列の一部に割り込むように、内部回路領
域２０が広がっている。
【００６２】上記第５の実施形態によれば、第１及び第
２の実施形態と同様の効果を得ることができる。
【００６３】さらに、ＩＯセルと一体となった第５のＩ
Ｏセル３１や、ＩＯセルと独立した第６のＩＯセル３２
を第１及び第２のＩＯセル１３、１４と隣接させて配置
することができる。これにより、第５及び第６のＩＯセ
ル３１、３２を外部回路へ短い配線で接続することがで
きるため、第５及び第６のＩＯセル３１、３２の電源供
給の安定や配線抵抗の低下が可能となる。
【００６４】尚、図１３では、第２の実施形態の構造を
基にして第５の実施形態の構造を適用したが、第１の実
施形態の構造を基にしてもよい。また、上記第５の実施
形態に、第３の実施形態の構造を適用することも可能で
ある。
【００６５】［第６の実施形態］第６の実施形態は、い
わゆる千鳥格子状にパッドが配置された場合の例であ
る。
【００６６】図１４は、本発明の第６の実施形態に係る
半導体集積回路装置の平面図を示す。図１５は、図１４
に示す半導体集積回路装置の一部拡大図を示す。尚、図
１４では配線を省略している。以下に、第６の実施形態
に係るフリップチップ型の半導体集積回路装置について
説明する。この第６の実施形態では、上記第１及び第２
の実施形態に係る半導体集積回路装置と異なる構造のみ
説明する。
【００６７】図１４に示すように、チップ１１の全体
に、複数のパッド１２がいわゆる千鳥状に配置されてい
る。また、チップ１１の４辺に、第１のＩＯセル１３の
内部信号端子１３ａと第２のＩＯセル１４の内部信号端
子１４ａとが向き合うように、第１及び第２のＩＯセル
１３、１４がそれぞれ配置される。
【００６８】図１５に示すように、第２のＩＯセル１４
は、チップ１１の各辺において、部分的に隙間を設けて
配置される。ここで、パッド１２を千鳥状に配置した場
合における行方向のパッド１２間の距離Ｘ２（例えば、
Ｘ２＝１６０μｍ）は、パッド１２を同じ間隔で格子状
に配置した場合（図７）における行方向のパッド１２間
の距離Ｘ１（例えば、Ｘ１＝２２６μｍ）よりも短くな
る。このため、第２のＩＯセル１４の隙間は、１行目の
パッド１２と２行目のパッド１２間、３行目のパッド１
２と４行目のパッド１２間のように、パッド１２の２行
間毎に設けられる。言い換えると、２行のパッド１２で
１つの電源配線１７やグランド配線１８を共通して用い
ている。つまり、図１５に示す斜線部分の１２個のＩＯ
セル１３、１４は、図１５に示す斜線部分の電源配線１
７やグランド配線１８から電源電圧やグランド電位が供
給される。
【００６９】そして、内部回路用の電源配線１７やグラ
ンド配線１８は、チップ１１の中央から第２のＩＯセル
１４間の隙間を通って、第１のＩＯセル１３の内部信号
端子１３ａの付近まで延在される。そして、図示されて
いないが、電源配線１７やグランド配線１８が第１及び
第２のＩＯセル１３、１４に接続される。従って、電源
配線１７やグランド配線１８は、電源電圧やグランド電
位を内部回路に供給するためだけでなく、第１及び第２
のＩＯセル１３、１４に供給するためにも用いられる。
【００７０】上記第６の実施形態によれば、パッド１２
を千鳥状に配置した場合であっても、第１及び第２の実
施形態と同様の効果を得ることができる。
【００７１】尚、図１４及び１５では、第２の実施形態
の構造を基にして第６の実施形態の構造を適用したが、
第１の実施形態の構造を基にしてもよい。また、上記第
６の実施形態に、第３の実施形態の構造を適用すること
も可能である。
【００７２】その他、本発明は、上記各実施形態に限定
されるものではなく、実施段階ではその要旨を逸脱しな
い範囲で、種々に変形することが可能である。さらに、
上記実施形態には種々の段階の発明が含まれており、開
示される複数の構成要件における適宜な組み合わせによ
り種々の発明が抽出され得る。例えば、実施形態に示さ
れる全構成要件から幾つかの構成要件が削除されても、
発明が解決しようとする課題の欄で述べた課題が解決で
き、発明の効果の欄で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００７３】
【発明の効果】以上説明したように本発明によれば、配
線長を短縮し、配線の混雑を緩和することが可能な半導
体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わる半導体集積回
路装置を示す平面図。
【図２】本発明の第１の実施形態に係わる半導体集積回
路装置のＩＯセルを示す平面図。
【図３】図１に示す半導体集積回路装置の一部拡大図。
【図４】本発明の第１の実施形態に係わる他の半導体集
積回路装置を示す平面図。
【図５】図４に示す半導体集積回路装置の一部拡大図。
【図６】本発明の第２の実施形態に係わる半導体集積回
路装置を示す平面図。
【図７】図６に示す半導体集積回路装置の一部拡大図。
【図８】本発明の第３の実施形態に係わる半導体集積回
路装置のＩＯセルを示す平面図。
【図９】本発明の第３の実施形態に係わる半導体集積回
路装置を示す平面図。
【図１０】本発明の第４の実施形態に係わる半導体集積
回路装置を示す平面図。
【図１１】図１０に示す半導体集積回路装置の一部拡大
図。
【図１２】本発明の第４の実施形態に係わる他の半導体
集積回路装置を示す平面図。
【図１３】本発明の第５の実施形態に係わる半導体集積
回路装置を示す平面図。
【図１４】本発明の第６の実施形態に係わる半導体集積
回路装置を示す平面図。
【図１５】図１４に示す半導体集積回路装置の一部拡大
図。
【図１６】第１の従来技術による半導体集積回路装置を
示す断面図。
【図１７】図１６に示す半導体集積回路装置の一部拡大
図。
【図１８】第２の従来技術による半導体集積回路装置を
示す断面図。
【図１９】図１８に示す半導体集積回路装置の一部拡大
図。
【符号の説明】
１１…チップ、 １２…パッド、 １３…第１のＩＯセル、 １３ａ、１４ａ、２３ａ、２４ａ、３１ａ…内部信号端
子、 １３ｂ、１４ｂ、２３ｂ、２４ｂ、３１ｂ…外部信号端
子、 １４…第２のＩＯセル、 １５…第１の配線、 １６…第２の配線、 １７…電源配線、 １８…グランド配線、 ２０…内部回路領域、 ２１…素子領域、 ２３…第３のＩＯセル、 ２４…第４のＩＯセル、 ２５…第３の配線、 ２６…第４の配線、 ３１…第５のＩＯセル、 ３２…第６のＩＯセル。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M106 AA02 AD01 AD23 AD26 CA70 5F038 BE07 BE09 BH13 CA03 CA10 CD02 DF01 DF03 DF05 EZ20 5F064 AA06 BB13 BB27 BB28 BB30 DD01 DD43 DD44 EE08 EE15 EE52

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 チップと、 前記チップの全体に配置された接続部材と、 前記チップの周辺に配置された第１のＩＯセルと、 前記第１のＩＯセルの内側に配置された第２のＩＯセル
    と、 前記第１のＩＯセルの前記チップの中央側の端部に設け
    られ、前記チップの内部回路に接続する第１の端子と、 前記第１のＩＯセルの前記チップの周辺側の端部に設け
    られ、前記接続部材に接続する第２の端子と、 前記第２のＩＯセルの前記チップの周辺側の端部に設け
    られ、前記チップの内部回路に接続する第３の端子と、 前記第２のＩＯセルの前記チップの中央側の端部に設け
    られ、前記接続部材に接続する第４の端子とを具備する
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１のＩＯセルは複数個からなり、
    この複数個からなる前記第１のＩＯセルは前記チップの
    各辺において各々が隣接して配置され、 前記第２のＩＯセルは複数個からなり、この複数個から
    なる前記第２のＩＯセルは前記チップの各辺において各
    々が隣接して配置されることを特徴とする請求項１記載
    の半導体集積回路装置。
  3. 【請求項３】 前記第２の端子と前記第３の端子とは、
    向き合うことを特徴とする請求項１記載の半導体集積回
    路装置。
  4. 【請求項４】 前記接続部材は、前記チップの全面に格
    子状又は千鳥状に配置されることを特徴とする請求項１
    記載の半導体集積回路装置。
  5. 【請求項５】 前記複数個からなる前記第２のＩＯセル
    は、一部に隙間を有することを特徴とする請求項２記載
    の半導体集積回路装置。
  6. 【請求項６】 前記チップの中央から前記第２のＩＯセ
    ルの前記隙間には、前記第１及び第２のＩＯセルと電源
    とを接続する電源配線と、前記第１及び第２のＩＯセル
    とグランドとを接続するグランド配線との少なくとも一
    方が配置されていることを特徴とする請求項５記載の半
    導体集積回路装置。
  7. 【請求項７】 前記第１のＩＯセルの前記第２の端子
    を、前記第１のＩＯセルの中央部に配置することを特徴
    とする請求項１記載の半導体集積回路装置。
  8. 【請求項８】 前記第２のＩＯセルの前記第４の端子
    を、前記第２のＩＯセルの中央部に配置することを特徴
    とする請求項１記載の半導体集積回路装置。
  9. 【請求項９】 前記第２のＩＯセルの内側に配置された
    第３のＩＯセルと、 前記第３のＩＯセルの内側に配置された第４のＩＯセル
    と、 前記第３のＩＯセルの前記第４のＩＯセル側の端部に設
    けられ、前記チップの内部回路に接続する第５の端子
    と、 前記第３のＩＯセルの前記第２のＩＯセル側の端部に設
    けられ、前記接続部材に接続する第６の端子と、 前記第４のＩＯセルの前記第３のＩＯセル側の端部に設
    けられ、前記チップの内部回路に接続する第７の端子
    と、 前記第４のＩＯセルの前記第３のＩＯセルと反対側の端
    部に設けられ、前記接続部材に接続する第８の端子とを
    さらに具備することを特徴とする請求項１記載の半導体
    集積回路装置。
  10. 【請求項１０】 前記第１のＩＯセルは複数個からな
    り、この複数個からなる前記第１のＩＯセルは前記チッ
    プの各辺において各々が隣接して配置され、 前記第２のＩＯセルは複数個からなり、この複数個から
    なる前記第２のＩＯセルは前記チップの一辺において各
    々が隣接して配置され、 前記第３のＩＯセルは複数個からなり、この複数個から
    なる前記第３のＩＯセルは前記チップの前記一辺におい
    て各々が隣接して配置され、 前記第４のＩＯセルは複数個からなり、この複数個から
    なる前記第４のＩＯセルは前記チップの前記一辺におい
    て各々が隣接して配置されることを特徴とする請求項９
    記載の半導体集積回路装置。
  11. 【請求項１１】 前記第５の端子と前記第７の端子と
    は、向き合うことを特徴とする請求項９記載の半導体集
    積回路装置。
  12. 【請求項１２】 前記第２乃至第４のＩＯセルは、それ
    ぞれ一部に隙間を有することを特徴とする請求項１０記
    載の半導体集積回路装置。
  13. 【請求項１３】 前記第２のＩＯセルと前記第３のＩＯ
    セルとの間を所定間隔離間し、前記第２のＩＯセルと前
    記第３のＩＯセルとの間に位置する前記接続部材を電源
    配線及びグランド配線にそれぞれ接続することを特徴と
    する請求項９記載の半導体集積回路装置。
  14. 【請求項１４】 前記電源配線及び前記グランド配線
    は、前記第２のＩＯセルと前記第３のＩＯセルとの間に
    位置する前記接続部材から、前記第２のＩＯセルの前記
    隙間に延在して配置されるとともに、前記第３及び第４
    のＩＯセルの前記隙間に延在して配置されることを特徴
    とする請求項１３記載の半導体集積回路装置。
  15. 【請求項１５】 前記第２のＩＯセルと前記第３のＩＯ
    セルとの間の領域は、前記チップの前記内部回路の存在
    する領域であることを特徴とする請求項１３記載の半導
    体集積回路装置。
  16. 【請求項１６】 前記第１又は第２のＩＯセルに隣接し
    てマクロセルが配置されていることを特徴とする請求項
    １記載の半導体集積回路装置。
  17. 【請求項１７】 前記マクロセルは、前記チップの中央
    側の端部に前記チップの前記内部回路に接続する第９の
    端子が設けられ、前記チップの周辺側の端部に前記接続
    部材に接続する第１０の端子が設けられていることを特
    徴とする請求項１６記載の半導体集積回路装置。
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