CN106847806A - 一种集成电路设计方法 - Google Patents

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CN106847806A CN201710075416.3A CN201710075416A CN106847806A CN 106847806 A CN106847806 A CN 106847806A CN 201710075416 A CN201710075416 A CN 201710075416A CN 106847806 A CN106847806 A CN 106847806A
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刘浩
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Abstract

本发明实施例公开了一种集成电路设计方法，该方法包括围绕内核区域，设置第一IO单元区域和第二IO单元区域；确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域；规划封装阵列；规划重布线层的走线。本发明实施例提高了芯片的利用率。

Description

一种集成电路设计方法
技术领域
本发明涉及集成电路技术领域，尤其涉及一种集成电路设计方法。
背景技术
大部分集成电路的内部都可以分为两个主要区域：内核区域和IO(输入/输出)区域，其中IO区域给集成电路的内核区域和外部电路提供了电气接口。
现今大部分集成电路都是通过EDA(Electronic Design Automation，电子设计自动化)软件，采用模块化的电路描述库进行设计的。这些模块化的电路描述通常包含逻辑描述和物理描述。集成电路的内核区域可以包含各种各样的逻辑、存储或者处理器模块，这些模块一部分还可能使用的是IP(Intellectual Property，知识产权)核，或者是通过全定制设计的，因而内核区域的数字和模拟电路功能十分多样。然而在集成电路的IO区域，各模块的功能更加趋于相同，因而有一系列的IO单元成为标准库，并且被应用于许多不同的集成电路设计中。因此，集成电路设计的一个特点是在大多集成电路的某些部分，特别是IO区域使用现有的库单元和标准设计流程进行设计，且常用的库单元都可以从供应商处获取。
IO区域经常被称为IO环，因为它包含许多侧面相连的IO单元，形成了一个连续的矩形环，围在内核区域的周围。这种IO单元的侧面连接成IO环的方式可以对IO单元和内核的电源进行有效的分配，同时减小噪声并加强ESD(Electro-Static discharge，静电释放)保护。IO单元内部一般同时包含高供电电压的外部信号和低供电电压的核内信号之间的接口电路。IO单元通常被连接到键合焊盘上，然后键合焊盘再通过键合线连接到芯片封装的管脚，或者直接连接到与封装相连的焊盘上。
倒装芯片是半导体集成电路封装技术的一种，它利用重布线层将相应的IO单元与位于芯片上面的焊盘连接起来，具有非常灵活的IO单元摆放方式，和更小的寄生效应，因而可以达到很高的性能。与传统引线键合工艺相比倒装芯片具有许多明显的优点，包括：优越的电学和热学性能，高IO引脚数目，封装尺寸减小等。
集成电路的成本随着集成电路的面积而增加，因此人们对于减小集成电路的面积有非常强烈的动机。大部分集成电路的面积由IO环包围的面积或者内核区域的面积确定，当IO环围城的区域面积(与IO单元的数目和大小有关)超过了内核区域面积时，芯片就被认为是输入/输出引脚限制IO limited或者焊盘限制pad limited的。在这种情况下芯片会浪费部分核内面积。而当芯片核内面积大于IO环的所围区域面积时，芯片就被认为是内核限制core limited的。在这种情况下，IO环需要被扩大后围绕在内核区域四周，而这种情况下会增加IO环占用的面积。
为了提高芯片的利用率，在IO limited的设计中，可以考虑采用双环结构的IO摆放方式。采用IO环双环需考虑的问题主要有：外环信号与核内信号的布线通道预留，内外环之间电源的连接以及IO与焊盘的连接问题。
现有技术中关于IO双环或IO区域的技术有(1)采用IO双环结构，其内侧的IO环为了给外侧的IO环预留走线通道，使得内侧IO环上的单元是分离的，需手动连接来形成完整的电源环结构，并且采用的是引线键合式的封装，只适合IO数目较少的设计；(2)采用一种多IO区域的IO摆放方式支持大量的IO单元，但是由于单元是分离的，没有采用IO环所带来的优势；(3)采用IO双环结构设计方式，但是没有提出给外侧IO预留走线通道，需要进行大量的手动连线工作，且采用的是引线键合式封装，只适合IO数目较少的设计；(4)采用一种具有多个IO区域的集成电路，通过在原有IO库的基础上添加新的IO单元实现将外部IO信号通过内部IO环传递到芯片核内，并且实现了内外两个IO环的电源的连接，但是没有给出采用倒装芯片封装是IO与焊盘的具体连接方式，且引入了大量的新单元，增加了设计的难度；(5)采用一种IO双环的集成电路设计方式，但是其电平转换电路与IO单元分离，需设计新的电平转换单元，无法直接采用现有的IO库，增加了设计的复杂度。
由上述可知，现有技术中关于IO区域或IO双环的技术都不能解决芯片利用率低这一问题，因此，现有技术都不能解决提高芯片利用率的问题。
发明内容
本发明的目的在于解决现有技术中芯片利用率低的问题。为解决上述问题，本发明实施例提供了一种集成电路设计方法，使用该设计方法解决现有技术中集成电路芯片利用率低的问题。
有鉴于此，本发明提供一种集成电路设计方法，可包括：
围绕内核区域，设置第一IO单元区域和第二IO单元区域，且所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布；根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；确定IO单元中给所述内核区域供电的电源IO单元的数量，以及确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量；根据给所述内核区域供电的电源IO单元的数量，围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，根据给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，围绕所述内核单元，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，其中，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠；根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划封装阵列；所述封装阵列规划完成后，规划重布线层的走线，使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列连接。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，在所述根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置之前，还包括：确定IO单元中的信号IO单元的信号频率。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，在所述确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量之前，还包括：计算IO单元中的信号IO单元的同步开关噪声。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，包括：利用如下公式确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量：其中，Ipad为IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电流，k为调整因子，Vpad为IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电压，Pavg为给IO单元中所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的平均功率。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，确定IO单元中给所述内核区域供电的电源IO单元的数量，包括：根据内核功耗和IO单元中给所述内核区域供电的电源IO单元的功率的比值，以作为IO单元中给所述内核区域供电的电源IO单元的数量。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，在规划封装阵列之前，还包括：根据封装的最小间距要求，确定封装的数量。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述封装阵列的所在层面位于所述第一IO单元区域和所述第二IO单元区域所在层面之上。
如上所述的方面和任一可能的实现方式，进一步提供一种实现方式，所述封装阵列的外围边长大于所述第二IO单元区域的外围边长。
从以上技术方案可以看出，本发明实施例具有以下优点：
本发明实施例中，针对现有技术中芯片利用率低这一问题提供了一种集成电路设计方法，该方法通过采用IO双环与倒装芯片封装组合增加了可配置的电源地IO单元的数量，与采用单环IO比较，IO双环的外围边长减少了很多，提高了芯片的利用率，并且还能有效的降低了IO的同步开关输出噪声，提升了集成电路的ESD保护能力。
附图说明
图1为本发明实施例1的一种集成电路设计方法流程图；
图2为本发明实施例2的一种一种集成电路设计方法中的IO双环的布局结构图；
图3为本发明实施例2的一种集成电路设计方法中的IO与封装阵列的重布线层连接图。
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
请参阅图1，为本发明提供的一种集成电路设计方法的流程图，本实施例中一种集成电路设计方法具体可以包括：
S101、围绕内核区域，设置第一IO单元区域和第二IO单元区域，且所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布。
S102、根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置。
S103、确定IO单元中给所述内核区域供电的电源IO单元的数量，以及确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量。
S104、根据给所述内核区域供电的电源IO单元的数量，围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，根据给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，围绕所述内核单元，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域。
其中，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠。
S105、根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划封装阵列。
S106、所述封装阵列规划完成后，规划重布线层的走线，使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列连接。
为了更清楚的理解这种集成电路设计方法，下面结合附图1详细描述实施例1中的一种集成电路设计方法。
由图1可知，本发明提供的一种集成电路设计方法具体可包括：
S101、围绕内核区域，设置第一IO单元区域和第二IO单元区域，且所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布。
具体的，所述围绕内核区域设置双环IO区域即第一IO单元区域和第二IO单元区域，并且所述第一IO单元区域围绕所述内核区域排布，而所述第二IO单元区域则是围绕所述第一IO单元区域排布，也即所述内核区域在最里面，所述第一IO单元区域在中间，而所述第二IO单元区域则在最外层。
S102、根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置。
具体的，在上述将所述第一IO单元区域和所述第二IO单元区域排布完成后，需要确定出排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置，为了不让信号IO单元之间相互影响，在确定上述位置时，需要根据信号IO单元的信号频率来确定，即当信号IO单元的信号频率较大时，上述位置之间的间距较大，当信号IO单元的信号频率较小时，上述位置之间的间距较小，上述位置之间的间距根据信号IO单元的实际信号频率来确定。
S103、确定IO单元中给所述内核区域供电的电源IO单元的数量，以及确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量。
具体的，在所述内核区域、所述第一IO单元区域和所述第二IO单元区域排布完成且确定出所述第一IO单元区域的各信号IO单元的位置和所述第二IO单元区域的各信号IO单元的位置后，确定给所述内核区域供电的电源IO单元的数量，以及确定给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量。
S104、根据给所述内核区域供电的电源IO单元的数量，围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，根据给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，围绕所述内核单元，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域。
其中，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠。
具体的，在确定出给所述内核区域供电的电源IO单元的数量后，还需要根据给所述内核区域供电的电源IO单元的数量，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，并且在对给所述内核区域供电的电源IO单元进行排布时，需要围绕所述内核单元进行排布，同时，是围绕着内核单元将将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，例如，当给所述内核区域供电的电源IO单元的数量为10个时，在对该10个给所述内核区域供电的电源IO单元进行排布时，可以围绕内核单元，将6个给所述内核区域供电的电源IO单元均匀排布在第一IO单元区域，将其余4个给所述内核区域供电的电源IO单元均匀排布在第二IO单元区域。在对给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，排布方式与上述排布方式相同，并且，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠，即不同的电源IO单元对应不同排布位置进行排布。
S105、根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划封装阵列。
具体的，根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划所述集成电路设计中所需要的封装阵列。
S106、所述封装阵列规划完成后，规划重布线层的走线，使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列连接。
具体的，在所述封装阵列规划完成后，需要规划重布线层的走线，以便通过规划走线使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列进行连接。
本发明实施例中，针对现有技术中芯片利用率低这一问题提供了一种集成电路设计方法，该方法通过采用IO双环与倒装芯片封装组合增加了可配置的电源地IO单元的数量，与采用单环IO比较，IO双环的外围边长减少了很多，提高了芯片的利用率，并且还能有效的降低了IO的同步开关输出噪声，提升了集成电路的ESD保护能力。
为了便于对本发明提供的一种集成电路设计方法的有益效果有一个更直观的理解，本发明还提供了实施例2，参考附图1和附图2所示，一种集成电路设计方法具体可以包括：
S101、围绕内核区域，设置第一IO单元区域和第二IO单元区域，且所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布。
具体的，所述围绕内核区域设置双环IO区域即第一IO单元区域和第二IO单元区域，并且所述第一IO单元区域围绕所述内核区域排布，而所述第二IO单元区域则是围绕所述第一IO单元区域排布，也即所述内核区域在最里面，所述第一IO单元区域在中间，而所述第二IO单元区域则再最外层。
由附图2可以看出，所述第一IO单元区域和所述第二IO单元区域排布的位置关系图在图2中可以看出，IO外环即为所述第一IO单元区域，IO内环即为所述第二IO单元区域，其中的所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布，即所述IO内环围绕所述内核供电区域排布，所述IO外环围绕所述IO内环排布。
S102、根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置。
具体的，在上述将所述第一IO单元区域和所述第二IO单元区域排布完成后，需要确定出排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置，为了不让信号IO单元之间相互影响，在确定上述位置时，需要根据信号IO单元的信号频率来确定，即当信号IO单元的信号频率较大时，上述位置之间的间距较大，当信号IO单元的信号频率较小时，上述位置之间的间距较小，上述位置之间的间距根据信号IO单元的实际信号频率来确定。
需要说明的是，根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置之前，还需要确定IO单元中的信号IO单元的信号频率。进一步的，所述第一IO单元区域和所述第二IO单元区域的各信号IO单元的位置可以是根据芯片内核各模块的布局和相关信号IO单元的类型规划出所述第一IO单元区域和所述第二IO单元区域的各信号IO单元之间的布局。
S103、确定IO单元中给所述内核区域供电的电源IO单元的数量，以及确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量。
具体的，在所述内核区域、所述第一IO单元区域和所述第二IO单元区域排布完成且确定出所述第一IO单元区域的各信号IO单元的位置和所述第二IO单元区域的各信号IO单元的位置后，确定给所述内核区域供电的电源IO单元的数量，以及确定给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量。
需要说明的是，在所述确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量之前，还包括：计算IO单元中的信号IO单元的同步开关噪声。
需要说明的是，所述确定给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，包括：利用如下公式确定给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量：其中，Ipad为给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电流，k为调整因子，Vpad为给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电压，Pavg为给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的平均功率。
需要说明的是，确定IO单元中给所述内核区域供电的电源IO单元的数量，包括：根据内核功耗和IO单元中给所述内核区域供电的电源IO单元的功率的比值，以作为IO单元中给所述内核区域供电的电源IO单元的数量。
S104、根据给所述内核区域供电的电源IO单元的数量，围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，根据给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，围绕所述内核单元，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域。
其中，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠。
具体的，在确定出给所述内核区域供电的电源IO单元的数量后，还需要根据给所述内核区域供电的电源IO单元的数量，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，并且在对给所述内核区域供电的电源IO单元进行排布时，需要围绕所述内核单元进行排布，同时，是围绕着内核单元将将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，例如，当给所述内核区域供电的电源IO单元的数量为10个时，在对该10个给所述内核区域供电的电源IO单元进行排布时，可以围绕内核单元，将6个给所述内核区域供电的电源IO单元均匀排布在第一IO单元区域，将其余4个给所述内核区域供电的电源IO单元均匀排布在第二IO单元区域。在对给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，排布方式与上述排布方式相同，并且，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠，即不同的电源IO单元对应不同的排布位置进行排布。
需要说明的是，在给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元时还需要同时注意所述第一IO单元区域的电源IO单元和所述第二IO单元区域的电源IO单元的对应关系。
S105、根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划封装阵列。
具体的，根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划所述集成电路设计中所需要的封装阵列。
需要说明的是，根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置规划封装阵列前包括根据封装的最小间距要求确定封装的数量，然后还需要根据排布在所述第一IO单元区域的各信号IO单元和排布在所述第二IO单元区域的各信号IO单元与所述封装的连接走线对所述封装赋予信号名，还可以根据实际情况对排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置进行微调。
S106、所述封装阵列规划完成后，规划重布线层的走线，使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列连接。
具体的，在所述封装阵列规划完成后，需要规划重布线层的走线，以便通过规划走线使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列进行连接。
需要说明的是，如图3所示的连接图所示，在规划重布线层的走线模式时，要使得所述第一IO单元区域和所述第二IO单元区域与所述封装能够有效连接的同时，还需要将排布在所述第一IO单元区域的各信号IO单元和排布在所述第二IO单元区域的各信号IO单元能够通过重布线层连接起来。
需要说明的是，所述封装阵列的所在层面位于所述第一IO单元区域和所述第二IO单元区域所在层面之上。
需要说明的是，所述封装阵列的外围边长大于所述第二IO单元区域的外围边长。
本发明实施例中，针对现有技术中芯片利用率低这一问题提供了一种集成电路设计方法，该方法通过采用IO双环与倒装芯片封装组合增加了可配置的电源地IO单元的数量，与采用单环IO比较，IO双环的外围边长减少了很多，提高了芯片的利用率，并且还能有效的降低了IO的同步开关输出噪声，提升了集成电路的ESD保护能力。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
以上所述，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种集成电路设计方法，其特征在于，所述方法包括：
围绕内核区域，设置第一IO单元区域和第二IO单元区域，且所述第一IO单元区域围绕所述内核区域排布，所述第二IO单元区域围绕所述第一IO单元区域排布；
根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置；
确定IO单元中给所述内核区域供电的电源IO单元的数量，以及确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量；
根据给所述内核区域供电的电源IO单元的数量，围绕所述内核单元，将给所述内核区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，以及，根据给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，围绕所述内核单元，将给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元均匀排布在所述第一IO单元区域和所述第二IO单元区域，其中，在对给所述内核区域供电的电源IO单元和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元进行排布时，给所述内核区域供电的电源IO单元的排布位置和给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的排布位置不重叠；
根据排布在所述第一IO单元区域的各信号IO单元的位置和排布在所述第二IO单元区域的各信号IO单元的位置，规划封装阵列；
所述封装阵列规划完成后，规划重布线层的走线，使得所述第一IO单元区域和所述第二IO单元区域与所述封装阵列连接。
2.根据权利要求1所述的方法，其特征在于，在所述根据IO单元中的信号IO单元的信号频率，确定排布在所述第一IO单元区域的各信号IO单元的位置，以及确定排布在所述第二IO单元区域的各信号IO单元的位置之前，还包括：
确定IO单元中的信号IO单元的信号频率。
3.根据权利要求1所述的方法，其特征在于，在所述确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量之前，还包括：
计算IO单元中的信号IO单元的同步开关噪声。
4.根据权利要求1所述的方法，其特征在于，所述确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量，包括：
利用如下公式确定IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的数量：
m = P a v g V p a d · I p a d · k ;
其中，Ipad为IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电流，k为调整因子，Vpad为IO单元中给所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的最大电压，Pavg为给IO单元中所述第一IO单元区域和所述第二IO单元区域供电的电源IO单元的平均功率。
5.根据权利要求1所述的方法，其特征在于，确定IO单元中给所述内核区域供电的电源IO单元的数量，包括：
根据内核功耗和IO单元中给所述内核区域供电的电源IO单元的功率的比值，以作为IO单元中给所述内核区域供电的电源IO单元的数量。
6.根据权利要求1所述的方法，其特征在于，在规划封装阵列之前，还包括：
根据封装的最小间距要求，确定封装的数量。
7.根据权利要求1所述的方法，其特征在于，所述封装阵列的所在层面位于所述第一IO单元区域和所述第二IO单元区域所在层面之上。
8.根据权利要求1所述的方法，其特征在于，所述封装阵列的外围边长大于所述第二IO单元区域的外围边长。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1426109A (zh) * 2001-09-27 2003-06-25 株式会社东芝 半导体集成电路装置
CN101071449A (zh) * 2006-05-12 2007-11-14 中国科学院微电子研究所 基于ic－封装－pcb协同设计的pi解决方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1426109A (zh) * 2001-09-27 2003-06-25 株式会社东芝 半导体集成电路装置
CN101071449A (zh) * 2006-05-12 2007-11-14 中国科学院微电子研究所 基于ic－封装－pcb协同设计的pi解决方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
廖泓智: "基于40nm工艺数字DDR+PHY的物理设计_道客巴巴 http://www.doc88.com/p-2982069743161.html", 《道客巴巴》 *

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