JP2014500617A

JP2014500617A - 集積回路上のモノリシックパワーゲーティングのための装置

Info

Publication number: JP2014500617A
Application number: JP2013536711A
Authority: JP
Inventors: ディー．ナフチガーサミュエル; ギーゼキブルース; ベッカーベンジャミン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2010-10-28
Filing date: 2011-10-25
Publication date: 2014-01-09
Also published as: EP2633552A1; CN103430304A; WO2012058189A1; US20120105129A1; KR20140001217A

Abstract

パワーゲーティング装置は、第１の電圧基準面および第２の電圧基準面を有する集積回路パッケージと、回路ブロックおよびスイッチブロックを含む集積回路とを含む。第１および第２の電圧基準面は互いに電気的に分離されてもよい。スイッチブロックは、回路ブロックを取り囲むリング状に配置された複数のスイッチを含んでもよい。第１の電圧基準面は、外部の電圧基準と複数のスイッチとの間に電気的に結合されてもよく、第２の電圧基準面は、複数のスイッチと回路ブロックとの間に電気的に結合されてもよい。第２の電圧基準面はまた、回路ブロックを通して電流を分配してもよい。更に、スイッチの各々は、制御信号に応答して、第１の電圧基準面と回路ブロックとの間の電気的パスを遮断するように構成されている。
【選択図】図３

Description

本開示は、集積回路に関するものであり、より詳細には、集積回路上のパワーゲーティング機構に関するものである。

電子デバイス、特に最新のプロセッサを備える電子デバイスは、多くの電力を消費することが可能である。電池寿命を節約するために、多くのシステムにおいて、使用されていない構成要素をオフにすることが普通になっている。パワーゲーティングは、構成要素から電圧基準または回路接地基準を完全に取り除くことを表わすために使用される用語であり、広く使用されている。これは、例えば、プロセッサ上のクロックを単に停止させることとは対照的である。しかしながら、パワーゲーティングは、構成要素の電力消費を減らすための最も効果的な手法のうちの１つであり得るが、従来のパワーゲーティングはいくつかの欠点を有する。

上記の欠点の１つは、構成要素のロジック部分にパワーゲーティングトランジスタのインスタンスを作成する必要性である。多くの場合において、これらのパワーゲーティングトランジスタは、構成要素のロジックを通して分配される。別の欠点は、遠隔の分配パワーゲートデバイスから電力消費回路に電流を再分配するために、並外れて密な（および高価な）オンダイ（ｏｎ−ｄｉｅ）のメタライゼーションを使用することである。

集積回路上のパワーゲーティングのための装置の様々な実施形態が、開示される。一実施形態では、この装置は、第１の電圧基準面および第２の電圧基準面を有する集積回路パッケージと、例えばプロセッサコアなどの回路ブロックおよびスイッチブロックを含む集積回路とを備える。第１の電圧基準面および第２の電圧基準面は、互いに電気的に分離されてもよい。スイッチブロックは、回路ブロックを取り囲むリング状に配置された複数のスイッチを含んでもよい。第１の電圧基準面は、例えばＶＳＳなどの外部の電圧基準と、複数のスイッチとの間に電気的に結合されてもよく、第２の電圧基準面は、複数のスイッチと回路ブロックとの間に電気的に結合されてもよい。第２の電圧基準面はまた、回路ブロックを通して電流を分配するように構成されてもよい。更に、スイッチのそれぞれは、制御信号に応答して、第１の電圧基準面と回路ブロックとの間の電気的パスを遮断するように構成されてもよい。

パワーゲートリングおよびコアロジックを含む集積回路（ＩＣ）の一実施形態の平面図である。パワーゲーティングリングを含むＩＣダイに結合され、分離基準面を含むＩＣパッケージの側面図である。図２のＩＣパッケージ基準面の実施形態の追加的な詳細を例示する斜視図である。複数のプロセッサコアおよびパワーゲーティングリングを含む処理ノードの一実施形態の平面図である。

特定の実施形態が図面において例として示され、本明細書に詳しく記載される。しかしながら、図面および詳細な説明は、単一の実施形態だけが特定の特徴に関して記載される場合でも、特許請求の範囲を特定の開示された実施形態に限定することを意図するものではないことが理解されるべきである。反対に、本開示の恩恵を受ける当業者にとって明らかになるであろう改変、均等物、および代案の全てを包含することが意図される。本開示に提供される特徴の例は、特に明記されない限り、限定するものではなく例示するものであることが意図される。

この出願全体に使用される、「してもよい（ｍａｙ）」という語句は、必須の意味（すなわち、絶対必要という意味）ではなく、許容の意味（すなわち、〜する可能性があるという意味）で使用される。同様に、「を含む（ｉｎｃｌｕｄｅ）」、「を含む（ｉｎｃｌｕｄｉｎｇ）、および「を含む（ｉｎｃｌｕｄｅｓ）」という語句は、含むことを意味するが、これに限定されるものではない。

様々な構成単位、回路または他の構成要素が、タスクまたは複数のタスクを実行「するように構成される」と記載され得る。このような文脈において、「するように構成される」は、動作中にタスクまたは複数のタスクを実行「する回路を有する」ことを一般に意味する構造についての広い記載である。このように、構成単位／回路／構成要素は、その構成単位／回路／構成要素が現在オンではない場合であっても、タスクを実行するように構成され得る。一般に、「するように構成される」に対応する構造を形成する回路は、ハードウェア回路を含んでもよい。同様に、様々な構成単位／回路／構成要素が、説明において便宜上、タスクまたは複数のタスクを実行するものとして記載されてもよい。そのような記載は、「するように構成される」という言い回しを含むものと解釈されるべきである。１つ以上のタスクを実行するように構成された構成単位／回路／構成要素を記載することは、米国特許法第１１２条第６段落の解釈を、その構成単位／回路／構成要素に対して行使しないことが特に意図される。

次に図１を参照すると、パワーゲーティングリングを含む集積回路（ＩＣ）ダイの一実施形態の平面図が示される。ＩＣ１０は、コアロジックセクションまたはブロック１２と、いくつかのパワーゲーティングリングセグメント（指定されたＰＧリングセグメント１４Ａ〜１４Ｄ）とが形成されている半導体基板（図１には図示しない）を含む。４つの個別のＰＧリングセグメントが示されているが、他の実施形態では単一の連続したＰＧリングであってもよい。また、数字および文字を伴う参照識別子を有する構成要素は、適切である場合には数字のみを用いて参照されてもよい。

以下により詳しく記載されるように、ＰＧリングセグメント１４は、回路接地基準（ＶＳＳ）および／またはＩＣパッケージ（図示しない）経由で供給される電圧基準／供給電圧（ＶＤＤ）と、ＩＣコアロジック部分１２上のＶＳＳまたはＶＤＤ接続部との間に結合され得る複数のスイッチ（例えばトランジスタ）を含んでもよい。図示されるように、ＰＧリングセグメント１４は、ＩＣコアロジック１２の周縁部の周りに配置され、したがって、ＩＣコアロジック１２の一部ではない。

一実施形態では、ＰＧリングセグメント１４は、ＰＧリングセグメント１４の外側で利用され得る制御ロジックによって制御されてもよい。例えば、ＩＣコアロジック１２およびＰＧリングセグメント１４が、チップ上のシステム（ＳＯＣ）などにおいて追加の構成要素を有する大型ＩＣ１０の一部である場合、ＳＯＣは、ＰＧリングセグメント１４におけるスイッチをオンにしたりオフにしたりさせる制御ロジックを含んでもよい。

ＩＣコアロジック１２は、任意のタイプの集積回路ロジックの代表的なものであることに留意する。より詳細には、ＩＣコアロジック１２は、他のロジックブロック、および／または他の回路構成要素と独立して電源を入れたり切ったりされる必要があり得る任意のロジックブロックであってもよいことが予想される。

図２を参照すると、図１のパワーゲーティングリングの実施形態を含むＩＣダイに結合され、分離基準面を含むＩＣパッケージの一実施形態の側面図が示されている。ＩＣパッケージ２１５は、バンプ２７５によってＩＣダイ１０に機械的および電気的に結合される。

図１の説明と関連して上述したように、ＩＣダイ１０は、コアセクション１２を構成する構成要素を形成するために使用される基板と、フッタ（ｆｏｏｔｅｒ）セクション２１４Ａ，２１４Ｂとを含む。より詳細には、一実施形態では、フッタセクションは、複数のトランジスタ（例えばスイッチ）、例えばトランジスタ２１７，２１９などを含む。更に、ＩＣダイ１０は、ＶＳＳおよびＶＤＤのためのいくつかの接続部を含む。

多くのＩＣパッケージは、ＩＣダイ１０などのＩＣダイにわたってＶＤＤおよびＶＳＳを分配するために使用される１つ以上の電圧基準面を含む。したがって、図２に示されるように、ＩＣパッケージ２１５は、パッケージＲＶＳＳ面２３５およびパッケージＶＳＳ面２２５を含む。一実施形態では、パッケージ２１５は、回路接地基準（ＶＳＳ）および電圧基準または供給電圧（ＶＤＤ）のための外部の接続部を含む。これらの電圧および接地基準は、マザーボードおよび電源供給／電圧調整装置（図示しない）を通してパッケージ２１５に提供されてもよい。

例示される実施形態では、外部の複数のＶＳＳ接続部は、共に及びＰｋｇＲＶＳＳ面２３５に接続されている。このことは、パッケージ２１５の一部内でＶＳＳのための外部分配パスを提供する。更に、パッケージ２１５がＩＣダイ１０に接合されると、ＰｋｇＶＳＳ面２２５における複数の接続部は、共にコアロジック１２に接続される。したがって、ＰｋｇＶＳＳ面２２５は、パッケージ２１５の他の部分におけるＩＣダイ１０上のＶＳＳ電流のための分配パスを提供する。しかしながら、図示されるように、ＰｋｇＲＶＳＳ面２３５およびＰｋｇＶＳＳ面２２５は、互いに電気的に分離される。したがって、トランジスタ２１７，２１９は、導通しているとき、ＰｋｇＲＶＳＳ面２３５とＰｋｇＶＳＳ面２２５との間にＶＳＳパスを提供する。したがって、一実施形態では、ＩＣダイ１０の電源を切ることが望ましいとき、トランジスタ２１７，２１９は、フッタ２１４およびコア１２の外部に設けられた制御信号（図示しない）を通してオフにされてもよい。

図２および図２に対応する記載は、ＶＳＳの切り替えおよび分配を詳述しているが、他の実施形態では、ＰｋｇＶＤＤ面がＰｋｇＶＳＳ面と同様の手法で使用されてもよく、希望通りに、トランジスタ２１７，２１９がＶＳＳの代わりにＶＤＤを切り替えることができる。しかしながら、このような実施形態では、フッタにあるトランジスタ２１７，２１９は、フッタではなく、ヘッダ領域（図示しない）に実装されることになる。ＩＣダイ１０に対するＶＤＤ接続部およびＰｋｇＶＤＤ面におけるＶＤＤ接続部は、分かり易さのために図示されないことに留意する。

図３を参照すると、図２のＩＣパッケージ基準面の実施形態の追加的な詳細を例示する斜視図が示される。図２に示されるように、図３のＩＣパッケージ２１５は、ＰｋｇＲＶＳＳ面２３５およびＰｋｇＶＳＳ面２２５を含む。図示されるように、ＰｋｇＲＶＳＳ面２３５は、矩形の周縁部の周りにいくつかのＶＳＳ接続部を有し、その矩形はフッタ／ＰＧリング２１４の周縁部を形成する。ＰｋｇＶＳＳ２２５面は、ＩＣコアロジック１２に接続するためにその面にわたって分配されたいくつかの接続部を有する。更に、ＰｋｇＶＳＳ面２２５上の接続部は、電流分配グリッドを形成するように共に結合される。

図示されるように、ＰｋｇＲＶＳＳ面２３５およびＰｋｇＶＳＳ面２２５は、パッケージにおいて電気的に接続されていない。したがって、図２の説明と関連して上述したように、フッタ／パワーゲートリング２１４におけるトランジスタは、２つのＶＳＳ面の間に接続性を与え、その一方では、ＰｋｇＶＳＳ面２２５は、コアロジック１２のための電流分配グリッドを形成する。したがって、この組み合わせは、比較的安価なパワーゲーティングソリューションを提供し得る。図３における描画は一定の縮尺にはなっておらず、フッタ／パワーゲートリング２１４は例示目的のために分解されて示されていることに留意する。

図４を参照すると、処理ノードの一実施形態の平面図が示されている。例示された実施形態では、処理ノード４００は、プロセッサコア４１２Ａ〜４１２Ｄと、ノードコントローラ４２０と、グラフィックプロセッサ４３５とを含む。図示されるように、プロセッサコア４１２Ａ〜４１２Ｄのそれぞれは、パワーゲーティングリング４１４Ａ〜４１４Ｄによって取り囲まれる。一実施形態では、パワーゲーティングリング４１４のそれぞれは、図１に示されるパワーゲーティングリング１４、ならびに図２および図３における２１４を表わし得る。一実施形態にように、パワーゲーティングリング４１４のそれぞれは、複数のセグメントを含んでもよいが、他の実施形態では、単一のパワーゲーティングリング構造を含んでもよい。一実施形態では、ノード４００は、図１に示される回路を備える単一の集積回路チップであってもよい。すなわち、ノード４００は、システムオンチップ（ＳＯＣ）であってもよいし、チップマルチプロセッサ（ＣＭＰ）であってもよい。プロセッサコア４１２Ａ〜４１２Ｄは、いかなる種類の処理要素であってもよいし、互いに同一でなくてもよいし、互いに類似していなくてもよい。例えば、プロセッサコア４１２Ａ〜４１２Ｄは、中央処理装置（ＣＰＵ）コア、デジタル信号処理（ＤＳＰ）コア、アプリケーションプロセッサ（ＡＰ）コアまたは任意の他のコアを表わしてもよい。更に、プロセッサコア４１２Ａ〜４１２Ｄは、それらのコアの任意の組み合わせであってもよい。

また、ノード４００などの処理ノードは、様々な実施形態において、任意の数のプロセッサコアを含んでもよいことに留意する。プロセッサノード４００は、分かり易さのために本明細書では省略されている多くの他の構成要素を含んでもよいことに留意する。例えば、様々な実施形態では、処理ノード４００は、他のノードと通信するための一体型のメモリコントローラおよび様々な通信インターフェース、ならびに入出力デバイスを含んでもよい。

一実施形態では、ノードコントローラ４２０は、プロセッサコア４１２Ａ〜４１Ｄを他のノードおよびシステムメモリ（図示しない）に相互接続するための様々な相互接続回路（図示しない）を含んでもよい。

上述したように、パワーゲーティングリング４１４は、プロセッサコア４１２の電源を独立して入れたり切ったりするために使用されてもよい。したがって、一実施形態では、ノードコントローラ４２０はまた、パワーゲーティングリング４１４を制御し、それに従って、個々のプロセッサコア４１２の電源を入れたり切ったりするためのロジックを含んでもよい。

したがって、上記の実施形態では、比較的単純な設計プロセス（パワーゲーティングリング）を用いて、小型もしくは大型複合体ＩＰ（例えば中央処理コア、グラフィックコア、デジタル信号処理コア等のプロセッサコア等）の安価なパワーゲーティングを可能にし、かつ、既存のパッケージ電源／接地面がゲート（例えば２２５）および非ゲート（例えば２３５）領域に単純に細分化され得るので、オンダイの金属層または追加のパッケージ層において追加の費用がかからないことを可能にする機構を提供し得る。

上記の実施形態はかなり詳しく記載されているが、一旦上記開示が十分に理解されれば、多数の変形および改変が当業者にとって明らかになるであろう。以下の特許請求の範囲はそのような変形および改変の全てを包含するものと解釈されることが意図される。

Claims

互いに電気的に分離された第１の電圧基準面および第２の電圧基準面を含む集積回路パッケージと、
回路ブロックと、前記回路ブロックを取り囲むリング状に配置された複数のスイッチを含むスイッチブロックと、を含む集積回路ダイと、を備え、
前記第１の電圧基準面は、外部の電圧基準と前記複数のスイッチとの間に電気的に結合され、前記第２の電圧基準面は、前記複数のスイッチと前記回路ブロックとの間に電気的に結合されており、前記第２の電圧基準面は、前記回路ブロックを通して電流を分配するように構成されており、
前記スイッチのそれぞれは、制御信号に応じて、前記第１の電圧基準面と前記回路ブロックとの間の電気的パスを遮断するように構成されている、装置。
前記スイッチブロックは、複数の接続ノードを含み、前記複数の接続ノードの第１の部分は、前記第１の電圧基準面に電気的に結合されており、前記複数の接続ノードの第２の部分は、前記第２の電圧基準面に電気的に結合されている、請求項１に記載の装置。
前記外部の電圧基準は、ＶＳＳである、請求項１に記載の装置。
前記外部の電圧基準は、ＶＤＤである、請求項１に記載の装置。
前記第２の電圧基準面は、前記回路ブロック内に形成された対応する接続ノードに接続するための複数の接続ノードを含む導電グリッドを備える、請求項１に記載の装置。
前記第１の電圧基準面は、前記集積回路パッケージの外部の複数の接続部に接続するための複数の接続ノードを含む導電グリッドを備える、請求項１に記載の装置。
前記複数のスイッチは、フッタに形成された複数のトランジスタを備え、前記フッタは、前記集積回路の複数の金属層を通じて、前記第１の電圧基準面および前記第２の電圧基準面に結合されている、請求項３に記載の装置。
前記複数のスイッチは、ヘッダに形成された複数のトランジスタを備え、前記ヘッダは、前記集積回路の１つ以上の金属層を通じて、前記第１の電圧基準面および前記第２の電圧基準面に結合されている、請求項４に記載の装置。
第１の電圧基準面および複数の第２の電圧基準面を含む集積回路パッケージであって、前記第１の電圧基準面と、前記第２の電圧基準面の各々とは、互いに電気的に分離されている、集積回路パッケージと、
複数のプロセッサコアと、複数のスイッチブロックとを含む処理ノードであって、各スイッチブロックは、対応するプロセッサコアの周りにリング状に配置された複数のスイッチを含む、処理ノードと、を備え、
前記第１の電圧基準面は、外部の電圧基準と前記複数のスイッチブロックとの間に電気的に結合されており、前記第２の電圧基準面の各々は、個別のスイッチブロックと各自対応するプロセッサコアとの間に電気的に結合されており、前記第２の電圧基準面の各々は、前記各自対応するプロセッサコアを通して電流を分配するように構成されており、
所与のスイッチブロックにおける前記スイッチの各々は、制御信号に応じて、前記第１の電圧基準面と前記各自対応するプロセッサコアとの間の電気的パスを遮断するように構成されている、システム。
各スイッチブロックは、複数の接続ノードを含み、前記複数の接続ノードの第１の部分は、前記第１の電圧基準面に電気的に結合されており、前記複数の接続ノードの第２の部分は、前記第２の電圧基準面に電気的に結合されている、請求項９に記載のシステム。
前記外部の電圧基準は、ＶＳＳである、請求項９に記載のシステム。
前記外部の電圧基準は、ＶＤＤである、請求項９に記載のシステム。
各第２の電圧基準面は、各自対応するプロセッサコア内に形成された対応する接続ノードに接続するための複数の接続ノードを含む導電グリッドを備える、請求項９に記載のシステム。
前記第１の電圧基準面は、前記集積回路パッケージの外部の複数の接続部に接続するための複数の接続ノードを含む導電グリッドを備える、請求項９に記載のシステム。
前記複数のスイッチは、前記処理ノードが作製される集積回路のフッタに形成された複数のトランジスタを備え、前記フッタは、前記集積回路の複数の金属層を通じて、前記第１の電圧基準面および前記第２の電圧基準面に結合されている、請求項１１に記載のシステム。
前記複数のスイッチは、前記処理ノードが作製される集積回路のヘッダに形成された複数のトランジスタを備え、前記ヘッダは、前記集積回路の１つ以上の金属層を通じて、前記第１の電圧基準面および前記第２の電圧基準面に結合されている、請求項１２に記載のシステム。
互いに電気的に分離された第１の電圧基準面および第２の電圧基準面を含む集積回路パッケージを、回路ブロックと、前記回路ブロックを取り囲むリング状に配置された複数のスイッチを含むスイッチブロックとを含む集積回路ダイに電気的に接合するステップと、
外部の電圧基準接続部と前記複数のスイッチとの間に前記第１の電圧基準面を電気的に結合し、前記複数のスイッチと前記回路ブロックとの間に前記第２の電圧基準面を電気的に結合するステップと、
を含む、方法。
前記スイッチブロックの複数の接続ノードの第１の部分を、前記第１の電圧基準面に電気的に結合するステップと、
前記複数の接続ノードの第２の部分を、前記第２の電圧基準面に電気的に結合するステップと、
を更に含む、請求項１７に記載の方法。
前記第２の電圧基準面の複数の接続ノードを含む導電グリッドを、前記回路ブロック内の対応する接続ノードに電気的に結合するステップを更に含む、請求項１７に記載の方法。
前記第１の電圧基準面の複数の接続ノードを含む導電グリッドを、前記集積回路パッケージの外部の複数の接続部に電気的に結合するステップを更に含む、請求項１７に記載の方法。