KR20140001217A - 집적 회로에서 모놀리식 전력 게이팅을 위한 장치 - Google Patents

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KR20140001217A
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사뮤엘 디. 나프지거
브루스 기에세케
벤자민 베커
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어드밴스드 마이크로 디바이시즈, 인코포레이티드
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Abstract

전력 게이팅 장치는 제1전압 기준 면과 제2전압 기준 면을 구비하는 집적 회로 패키지, 및 회로 블록과 스위치 블록을 구비하는 집적 회로를 포함한다. 제1 및 제2전압 기준 면은 전기적으로 서로 분리될 수 있다. 스위치 블록은 상기 회로 블록을 둘러싸는 링에 배열된 복수의 스위치를 포함할 수 있다. 제1전압 기준 면은 외부 전압 기준과 상기 복수의 스위치 사이에 전기적으로 연결될 수 있고, 상기 제2전압 기준 면은 상기 복수의 스위치와 상기 회로 블록 사이에 전기적으로 연결될 수 있다. 제2전압 기준 면은 회로 블록 전체에 걸쳐 전류를 더 분배할 수 있다. 나아가, 각 스위치는 제어 신호에 응답하여 제1기준 전압 면과 회로 블록 사이의 전기적인 경로를 차단하도록 구성된다.

Description

집적 회로에서 모놀리식 전력 게이팅을 위한 장치{AN APPARATUS FOR MONOLITHIC POWER GATING ON AN INTEGRATED CIRCUIT}
본 발명은 집적 회로에 관한 것으로, 보다 상세하게는 집적 회로에서 전력 게이팅 메커니즘에 관한 것이다.
전자 디바이스 및 특히 현대 프로세서를 구비하는 전자 디바이스는 많은 양의 전력을 소비할 수 있다. 배터리 수명을 절감하려는 노력의 일환으로, 많은 시스템에서 사용되지 않는 성분(component)을 턴오프하는 것이 일상화되고 있다. 성분으로부터 전압 기준(reference) 또는 회로 접지 기준을 완전히 제거하는 것을 설명하는데 사용되는 용어인 전력 게이팅(power gating)이 널리 사용되고 있다. 이것은 예를 들어 프로세서에의 클록을 간단히 정지시키는 것과는 대조되는 것이다. 그러나, 전력 게이팅이 성분의 전력 소비량을 감소시키는 가장 효과적인 방법 중 하나일 수 있으나, 종래의 전력 게이팅은 일부 단점을 가지고 있다.
이러한 단점 중 하나는 성분의 로직(logic) 부분으로 전력 게이팅 트랜지스터를 인스턴트화(instantiating)할 필요성이 있다는 것이다. 많은 경우에, 이들 전력 게이팅 트랜지스터는 성분의 로직 전체에 걸쳐 분배된다. 다른 단점은 원격지에 분배된 전력 게이트 디바이스로부터 전력 소비 회로로 전류를 재분배하는데 비정상적으로 두꺼운(및 고가의) 다이 위 금속화를 사용하는 것이다.
집적 회로에서 전력 게이팅을 위한 장치의 여러 실시예가 개시된다. 일 실시예에서, 장치는 제1전압 기준 면(reference plane)과 제2전압 기준 면을 가지는 집적 회로 패키지; 및 예를 들어 프로세서 코어와 같은 회로 블록과 스위치 블록을 구비하는 집적 회로를 포함한다. 제1 및 제2전압 기준 면은 전기적으로 서로 분리될 수 있다. 스위치 블록은 회로 블록을 둘러싸는 링(ring)에 배열된 복수의 스위치를 구비할 수 있다. 제1전압 기준 면은 예를 들어 VSS와 같은 외부 전압 기준과 복수의 스위치 사이에 전기적으로 연결될 수 있고, 제2전압 기준 면은 복수의 스위치와 회로 블록 사이에 전기적으로 연결될 수 있다. 제2전압 기준 면은 회로 블록 전체에 걸쳐 전류를 분배하도록 더 구성될 수 있다. 나아가, 각 스위치는 제어 신호에 응답하여 제1기준 전압 면과 회로 블록 사이의 전기적인 경로를 차단(interrupt)하도록 구성된다.
도 1은 전력 게이트 링과 코어 로직을 구비하는 집적 회로(IC)의 플로어플랜(floorplan)의 일 실시예의 평면도;
도 2는 전력 게이팅 링을 구비하는 IC 다이와 결합된 분리된 기준 면을 구비하는 IC 패키지의 측면도;
도 3은 도 2의 IC 패키지 기준 면의 일 실시예의 추가적인 상세를 도시한 사시도;
도 4는 다수의 프로세서 코어와 전력 게이팅 링을 구비하는 처리 노드의 일 실시예의 플로어플랜의 평면도.
특정 실시예가 예를 들어 도면에 도시되고 본 명세서에 상세히 설명된다. 그러나, 도면과 상세 설명은 비록 단 하나의 실시예가 특정 특징에 대하여 설명되어 있을 지라도 청구범위를 개시된 특정 실시예로 제한하려고 의도된 것이 아니라는 것을 이해하여야 할 것이다. 이와는 반대로, 본 발명의 이점을 지니는 이 기술 분야에 숙련된 자에게는 명백할 수 있는 모든 변형, 균등물 및 대안을 커버하려고 의도된 것이다. 본 명세서에 제공된 특징의 예는 달리 언급되지 않는 한, 발명을 제한하는 것이라기 보다는 발명을 설명하는 것으로 의도된 것이다.
본 명세서 전체에 사용된 바와 같이, "∼할 수 있다"라는 단어는 강제적인 의미(즉, 해야 한다 를 의미)하는 것이 아니라 가능하다는 의미(즉, 가능성을 가지고 있다는 의미)에서 사용된다. 유사하게, "구비하는", "포함하는"이라는 단어는 포함하는 것을 의미하고 이로 제한하는 것을 의미하는 것은 아니다.
여러 유닛, 회로 또는 다른 성분은 작업 또는 작업들을 수행"하도록 구성된"것으로 설명될 수 있다. 이러한 문맥에서, "∼하도록 구성된"은 동작 동안 작업 또는 작업들을 수행하는 "회로를 구비하는"것을 일반적으로 의미하는 구조에 대한 넓은 언급이다. 그리하여, 유닛/회로/성분은 유닛/회로/성분이 현재 온이 아닌 경우에도 작업을 수행하도록 구성될 수 있다. 일반적으로, "∼하도록"에 대응하는 구조를 형성하는 회로는 하드웨어 회로를 포함할 수 있다. 유사하게, 여러 유닛/회로/성분은 상세한 설명에서 편의를 위하여 작업 또는 작업들을 수행하는 것으로 설명될 수 있다. 그러한 설명은 "∼하도록 구성된" 어구를 포함하는 것으로 해석되어야 한다. 하나 이상의 작업을 수행하도록 구성된 유닛/회로/성분을 언급하는 것은 이 유닛/회로/성분에 대해 35 U.S.C.§112의 6번째 패러그래프의 설명을 언급하려고 의도된 것이 명백히 아니다.
이제 도 1을 참조하면, 전력 게이팅 링을 구비하는 집적 회로(IC: integrated circuit) 다이의 일 실시예의 플로어플랜을 도시하는 평면도가 도시된다. IC(10)는 코어 로직 부분 또는 블록(12), 및 PG 링 세그먼트(14A 내지 14D)로 지시된 여러 개의 전력 게이팅 링 세그먼트가 상부에 형성된 반도체 기판(도 1에 미도시)을 포함한다. 4개의 별개의 PG 링 세그먼트가 도시되어 있지만 다른 실시예에서 하나의 연속하는 PG 링이 있을 수 있다는 것이 주목된다. 또한, 숫자 및 문자로 참조 지시자를 가지는 성분은 적절한 경우 숫자만을 사용하여 지칭될 수 있는 것이 주목된다.
하기에서 보다 상세히 설명되는 바와 같이, PG 링 세그먼트(14)는 IC 패키지(미도시)를 통해 공급되는 회로 접지 기준(VSS) 및/또는 전압 기준/공급 전압(VDD) 및 IC 코어 로직 부분(12)에 있는 VSS 또는 VDD 연결부 사이에 연결될 수 있는 복수의 스위치(예를 들어, 트랜지스터)를 구비할 수 있다. 도시된 바와 같이, PG 링 세그먼트(14)는 IC 코어 로직(12)의 주변에 배열되므로 IC 코어 로직(12)의 일부가 아니다.
일 실시예에서, PG 링 세그먼트(14)는 PG 링 세그먼트(14)의 외측에 사용될 수 있는 제어 로직에 의해 제어될 수 있다. 예를 들어, IC 코어 로직(12)과 PG 링 세그먼트(14)가 시스템온칩(SOC: system on a chip)과 같은 추가적인 성분을 가지는 더 큰 IC(10)의 일부인 경우, SOC는 PG 링 세그먼트(14)의 스위치를 턴온 및 턴오프하는 제어 로직을 포함할 수 있다.
IC 코어 로직(12)은 임의의 유형의 집적된 회로 로직을 나타낼 수 있다는 것이 주목된다. 보다 상세하게는, IC 코어 로직(12)은 다른 로직 블록 및/또는 다른 회로 성분에 상관없이 전력온 및 전력오프될 필요가 있을 수 있는 임의의 로직 블록일 수 있는 것으로 생각된다.
도 2를 참조하면, 도 1의 전력 게이팅 링의 일 실시예를 구비하는 IC 다이와 결합된 분리된 기준 면을 구비하는 IC 패키지의 일 실시예의 측면도가 도시된다. IC 패키지(215)는 범프(bump)(275)에 의해 IC 다이(10)에 기계적으로 전기적으로 연결된다.
도 1의 설명과 함께 전술된 바와 같이 IC 다이(10)는 코어 부분(12)과 푸터(footer) 부분(214A, 214B)을 구성하는 성분을 형성하는데 사용되는 기판을 포함한다. 보다 상세하게는 일 실시예에서 푸터 부분은 예를 들어 트랜지스터(217, 219)와 같은 복수의 트랜지스터(예를 들어, 스위치)를 포함한다. 나아가, IC 다이(10)는 VSS 및 VDD를 위한 여러 연결부를 포함한다.
많은 IC 패키지는 IC 다이(10)와 같은 IC 다이에 걸쳐 VDD 및 VSS를 분배하는데 사용되는 하나 이상의 전압 기준 면을 포함한다. 따라서, 도 2에 도시된 바와 같이 IC 패키지(215)는 패키지 RVSS 면(235)과 패키지 VSS 면(225)을 포함한다. 일 실시예에서, 패키지(215)는 회로 접지 기준(VSS)과 전압 기준 또는 공급 전압(VDD)을 위한 외부 연결부를 포함한다. 이들 전압 및 접지 기준은 마더보드 및 전력 공급/전압 조절기 배열(미도시)을 통해 패키지(215)에 제공될 수 있다.
도시된 실시예에서, 외부 VSS 연결부는 서로 그리고 패키지 RVSS 면(235)에 연결된다. 이것은 패키지(215)의 일부 내에 VSS를 위한 외부 분배 경로를 제공한다. 나아가, 패키지 VSS 면(225)의 연결부는 패키지(215)가 IC 다이(10)에 접합될 때 IC 다이(10)의 코어 로직(12)에 그리고 서로 연결된다. 따라서, 패키지 VSS 면(225)은 패키지(215)의 다른 부분에서 IC 다이(10)에 있는 VSS 전류에 대한 분배 경로를 제공한다. 그러나, 도시된 바와 같이 패키지 RVSS 면(235)과 패키지 VSS 면(225)은 전기적으로 서로 분리된다. 따라서, 도통 시 트랜지스터(217, 219)는 패키지 RVSS 면(235)과 패키지 VSS 면(225) 사이에 VSS 경로를 제공한다. 따라서, 일 실시예에서, IC 다이(10)를 전력오프하는 것이 요구될 때, 트랜지스터(217, 219)는 푸터(214)와 코어(12)의 외부에 제공된 제어 신호(미도시)를 통해 턴오프될 수 있다.
도 2 및 그 대응하는 설명이 VSS의 스위칭과 분배를 상술하고 있지만 다른 실시예에서 패키지 VDD 면이 패키지 VSS 면과 유사한 방식으로 사용될 수 있고 트랜지스터(217, 219)가 요구되는 경우 VSS 대신에 VDD를 스위칭할 수 있는 것으로 고려되는 것이 주목된다. 그러나, 이러한 실시예에서, 트랜지스터(217, 219)는 푸터에 존재하는 것이 아니라, 트랜지스터(217, 219)는 헤더 영역(미도시)에 구현될 수 있다. IC 다이(10)로의 VDD 연결부와 패키지 VDD 면 VDD 연결부는 간략화를 위해 도시되지 않았다는 것이 주목된다.
도 3을 참조하면, 도 2의 IC 패키지 기준 면의 일 실시예의 추가적인 상세를 도시하는 사시도가 도시된다. 도 2에 도시된 바와 같이, 도 3의 IC 패키지(215)는 패키지 RVSS 면(235)과 패키지 VSS 면(225)을 포함한다. 도시된 바와 같이, 패키지 RVSS 면(235)은 푸터/PG 링(214)의 주변을 형성하는 직사각형의 주변에 다수의 VSS 연결부를 구비한다. 패키지 VSS(225) 면은 IC 코어 로직(12)에 연결하기 위한 면에 걸쳐 분배된 다수의 연결부를 더 구비한다. 나아가, 패키지 VSS 면(225)에서의 연결부는 전류 분배 그리드를 형성하도록 서로 연결된다.
도시된 바와 같이 패키지 RVSS 면(235)과 패키지 VSS 면(225)은 패키지에 전기적으로 연결되지 않는다. 따라서, 도 2의 상세한 설명과 관련하여 전술된 바와 같이, 푸터/전력 게이트 링(214)에서 트랜지스터는 2개의 VSS 면들 사이에 연결성을 제공하는 반면, 패키지 VSS 면(225)은 코어 로직(12)에 대한 전류 분배 그리드를 형성한다. 따라서, 결합은 상대적으로 저가의 전력 게이팅 솔루션을 제공할 수 있다. 도 3에 있는 도면은 축척에 맞지 않은 것이고 푸터/전력 게이트 링(214)이 예시적인 목적을 위해 분해도로 도시된 것이라는 것이 주목된다.
도 4를 참조하면, 처리 노드의 일 실시예의 플로어플랜의 평면도가 도시된다. 도시된 실시예에서, 처리 노드(400)는 프로세서 코어(412A 내지 412D), 노드 제어기(420), 및 그래픽 프로세서(435)를 포함한다. 도시된 바와 같이, 각 프로세서 코어(412A 내지 412D)는 전력 게이팅 링(414A 내지 414D)에 의해 각각 둘러싸인다. 일 실시예에서, 각 전력 게이팅 링(414)은 전력 게이팅 링(도 1에 도시된 14, 및 도 2 및 도 3에서 214)을 나타낼 수 있다. 그리하여, 일 실시예에서, 각 전력 게이팅 링(414)은 다수의 세그먼트를 포함할 수 있으나, 다른 실시예는 단일 전력 게이팅 링 구조를 포함할 수 있다. 일 실시예에서, 노드(400)는 도 1에서 내부에 도시된 회로를 포함하는 단일 집적 회로 칩일 수 있다. 즉, 노드(400)는 시스템온칩(SOC) 또는 칩 멀티프로세서(CMP)일 수 있다. 프로세서 코어(412A 내지 412D)는 임의의 유형의 처리 요소일 수 있어서 서로 동일하지도 않을 수 있고 서로 유사하지도 않을 수 있다. 예를 들어, 프로세서 코어(412A 내지 412D)는 중앙 처리 유닛(CPU: central processing unit) 코어, 디지털 신호 처리(DSP: digital signal processing) 코어, 응용 프로세서(AP: application processor) 코어 또는 임의의 다른 코어를 나타낼 수 있다. 추가적으로, 프로세서 코어(412A 내지 412D)는 그 임의의 조합일 수 있다.
또한, 노드(400)와 같은 처리 노드는 여러 실시예에서 임의의 개수의 프로세서 코어를 포함할 수 있다는 것이 주목된다. 나아가, 프로세서 노드(400)는 간략화를 위해 여기에서 생략된 많은 다른 성분을 포함할 수 있다는 것이 주목된다. 예를 들어, 여러 실시예에서, 처리 노드(400)는 일체형 메모리 제어기, 및 다른 노드와 통신하기 위한 여러 통신 인터페이스 및 I/O 디바이스를 포함할 수 있다.
일 실시예에서, 노드 제어기(420)는 프로세서 코어(412A 내지 412D)를 서로 상호연결하고 다른 노드에 상호연결하고 시스템 메모리(미도시)에 상호연결하기 위한 여러 상호연결 회로(미도시)를 포함할 수 있다.
전술된 바와 같이, 전력 게이팅 링(414)은 프로세서 코어(412)를 독립적으로 전력온 및 전력오프하는데 사용될 수 있다. 따라서, 일 실시예에서, 노드 제어기(420)는 또한 전력 게이팅 링(414)을 제어하여 개별 프로세서 코어(412)를 전력온 및 전력오프하는 로직을 더 포함할 수 있다.
따라서, 전술된 실시예는 기존의 패키지 전력/접지 면이 게이팅 영역(예를 들어, 225)과 비게이팅 영역(예를 들어, 235)으로 간단히 세부 분할될 수 있으므로 다이 위 금속 층으로 또는 추가적인 패키지 층으로의 추가적인 비용 없이 상대적으로 간단한 설계 공정(전력 게이팅 링)으로 소형 또는 대형의 복잡한 IP(예를 들어, 프로세서 코어, 예를 들어, 중앙 처리 코어, 그래픽 코어, 디지털 신호 처리 코어 등)의 저비용의 전력 게이팅을 가능하게 하는 메커니즘을 제공할 수 있다.
전술된 실시예는 상당히 상세히 설명되었으나, 다수의 변형과 변경이 상기 개시 내용을 완전히 숙지한 경우 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 이하 청구범위는 모든 이러한 변형과 변경을 포함하도록 해석되어야 하는 것으로 의도된다.

Claims (20)

  1. 장치로서,
    제1전압 기준 면과 제2전압 기준 면을 구비하는 집적 회로 패키지로서, 상기 제1 및 제2전압 기준 면은 전기적으로 서로 분리된 것인, 상기 집적 회로 패키지; 및
    집적 회로를 포함하되,
    상기 집적 회로는,
    회로 블록; 및
    상기 회로 블록을 둘러싸는 링에 배열된 복수의 스위치를 구비하는 스위치 블록을 포함하며,
    상기 제1전압 기준 면은 외부 전압 기준과 상기 복수의 스위치 사이에 전기적으로 연결되고, 상기 제2전압 기준 면은 상기 복수의 스위치와 상기 회로 블록 사이에 전기적으로 연결되며, 상기 제2전압 기준 면은 상기 회로 블록 전체에 걸쳐 전류를 분배하도록 구성되고,
    상기 스위치 각각은 제어 신호에 응답하여 상기 제1기준 전압 면과 상기 회로 블록 사이의 전기적인 경로를 차단(interrupt)하도록 구성된 것인 장치.
  2. 제1항에 있어서,
    상기 스위치 블록은 복수의 연결 노드를 포함하되, 상기 복수의 연결 노드의 제1부분은 상기 제1전압 기준 면에 전기적으로 연결되고, 상기 복수의 연결 노드의 제2부분은 상기 제2전압 기준 면에 전기적으로 연결되는 것인 장치.
  3. 제1항에 있어서,
    상기 외부 전압 기준은 VSS인 것인 장치.
  4. 제1항에 있어서, 상기 외부 전압 기준은 VDD인 것인 장치.
  5. 제1항에 있어서,
    상기 제2기준 전압 면은 상기 회로 블록 내에 형성된 대응하는 연결 노드에 연결하기 위한 복수의 연결 노드를 구비하는 전도성 그리드를 포함하는 것인 장치.
  6. 제1항에 있어서,
    상기 제1기준 전압 면은 상기 집적 회로 패키지의 외부에 있는 복수의 연결부에 연결하기 위한 복수의 연결 노드를 구비하는 전도성 그리드를 포함하는 것인 장치.
  7. 제3항에 있어서,
    상기 복수의 스위치는 푸터(footer)에 형성된 복수의 트랜지스터를 구비하되, 상기 푸터는 상기 집적 회로의 복수의 금속 층을 통해 상기 제1 및 제2전압 기준 면에 연결되는 것인 장치.
  8. 제4항에 있어서,
    상기 복수의 스위치는 헤더(header)에 형성된 복수의 트랜지스터를 구비하며, 상기 헤더는 상기 집적 회로의 하나 이상의 금속 층을 통해 상기 제1 및 제2전압 기준 면에 연결되는 것인 장치.
  9. 시스템으로서,
    제1전압 기준 면과 복수의 제2전압 기준 면을 구비하는 집적 회로 패키지로서, 상기 제1전압 기준 면과 각 상기 제2전압 기준 면은 전기적으로 서로 분리된 것인, 상기 집적 회로 패키지; 및
    처리 노드를 포함하되, 상기 처리 노드는,
    복수의 프로세서 코어; 및
    복수의 스위치 블록을 포함하고, 각 스위치 블록은 각 대응하는 프로세서 코어 주위 링에 배열된 복수의 스위치를 포함하며,
    상기 제1전압 기준 면은 외부 전압 기준과 상기 복수의 스위치 블록 사이에 전기적으로 연결되고, 각 상기 제2전압 기준 면은 별개의 스위치 블록과 상기 각 대응하는 프로세서 코어 사이에 전기적으로 연결되며, 각 상기 제2전압 기준 면은 상기 각 대응하는 프로세서 코어 전체에 걸쳐 전류를 분배하도록 구성되고,
    주어진 스위치 블록에 있는 상기 스위치 각각은 제어 신호에 응답하여 상기 제1기준 전압 면과 상기 각 대응하는 프로세서 코어 사이의 전기적인 경로를 차단하도록 구성된 것인 시스템.
  10. 제9항에 있어서,
    각 스위치 블록은 복수의 연결 노드를 포함하되, 상기 복수의 연결 노드의 제1부분은 상기 제1전압 기준 면에 전기적으로 연결되고, 상기 복수의 연결 노드의 제2부분은 상기 제2전압 기준 면에 전기적으로 연결된 것인 시스템.
  11. 제9항에 있어서,
    상기 외부 전압 기준은 VSS인 것인 시스템.
  12. 제9항에 있어서,
    상기 외부 전압 기준은 VDD인 것인 시스템.
  13. 제9항에 있어서,
    각 제2기준 전압 면은 각 대응하는 프로세서 코어 내에 형성된 대응하는 연결 노드에 연결하기 위한 복수의 연결 노드를 구비하는 전도성 그리드를 포함하는 것인 시스템.
  14. 제9항에 있어서,
    상기 제1기준 전압 면은 상기 집적 회로 패키지의 외부에 있는 복수의 연결부에 연결하기 위한 복수의 연결 노드를 구비하는 전도성 그리드를 포함하는 것인 시스템.
  15. 제11항에 있어서,
    상기 복수의 스위치는 상기 처리 노드가 상부에 제조된 집적 회로의 푸터에 형성된 복수의 트랜지스터를 포함하되, 상기 푸터는 상기 집적 회로의 복수의 금속 층을 통해 상기 제1 및 제2전압 기준 면에 연결되는 것인 시스템.
  16. 제12항에 있어서,
    상기 복수의 스위치는 상기 처리 노드가 상부에 제조된 집적 회로의 헤더에 형성된 복수의 트랜지스터를 포함하되, 상기 헤더는 상기 집적 회로의 하나 이상의 금속 층을 통해 상기 제1 및 제2전압 기준 면에 연결되는 것인 시스템.
  17. 방법으로서,
    제1전압 기준 면과 제2전압 기준 면을 구비하는 집적 회로 패키지를, 회로 블록과, 상기 회로 블록을 둘러싸는 링에 배열된 복수의 스위치를 가지는 스위치 블록을 구비하는 집적 회로에 전기적으로 접합하는 단계;
    외부 전압 기준 연결부와 상기 복수의 스위치 사이에 상기 제1전압 기준 면을 전기적으로 연결하고, 상기 복수의 스위치와 상기 회로 블록 사이에 상기 제2전압 기준 면을 전기적으로 연결하는 단계를 포함하되,
    상기 제1 및 제2전압 기준 면은 전기적으로 서로 분리된 것인 방법.
  18. 제17항에 있어서,
    상기 스위치 블록의 복수의 연결 노드의 제1부분을 상기 제1전압 기준 면에 전기적으로 연결하고, 상기 복수의 연결 노드의 제2부분을 상기 제2전압 기준 면에 전기적으로 연결하는 단계를 더 포함하는 방법.
  19. 제17항에 있어서,
    상기 제2기준 전압 면의 복수의 연결 노드를 구비하는 전도성 그리드를, 상기 회로 블록 내 대응하는 연결 노드에 전기적으로 연결하는 단계를 더 포함하는 방법.
  20. 제17항에 있어서,
    상기 제1기준 전압 면의 복수의 연결 노드를 구비하는 전도성 그리드를, 상기 집적 회로 패키지의 외부에 있는 복수의 연결부에 전기적으로 연결하는 단계를 더 포함하는 방법.
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