TWI472004B - 使用非線性ｃ４接觸配置之具有分散電流的環形電源閘控 - Google Patents

使用非線性ｃ４接觸配置之具有分散電流的環形電源閘控 Download PDF

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Description

使用非線性C4接觸配置之具有分散電流的環形電源閘控 [相關案之交互參照]
本申請案宣告受益於申請於2010年2月4日之美國臨時申請案第61/301,431號，發明名稱為「使用非線性C4接觸配置之具有分散電流的環形電源閘控」(Ring Power Gating with Distributed Currents Using Non-Linear C4 Contact Placements)，上述揭露併入本文中作為參考。
本發明係有關於電源閘控(power gating)，特別係關於環形電源閘控觸點之配置。
環形電源閘控通常涉及到放置一環的電源閘電晶體於積體電路區塊(block)(如微處理器核心)外圍的周圍，並導引(directing)或匯流(funneling)VSS或VDD電流從電源流過電晶體環。見S. Mutoh,T. Douseki,Y. Matsuya,T. Aoki,S. Shigematsu,和J. Yamada等人所著的“具有多臨界電壓的CMOS的1-V電源高速數位電路技術”IEEE J.固態電路30，No. 8,pp. 847-854，1995年8月，在此將其全文納入參考。
在某些應用中，最大電流通過量(throughput)為限制設計或性能參數。特別是，在高頻處理器中，電流擁擠在電源閘控環的邊界，超過了連接到電源閘控環一或兩側的C4電接觸凸點的電流限制，從而產生問題。
針對這個問題所提出的一個解決方案是限制電源閘控的電路區塊的最大電流。然而，這將限制電路區塊的性能，並且也將限制環式電源閘控可用的區域。
或者，積體電源閘控可用於遍及被閘控的積體電路區塊地分配電源閘。但是，這種分散電源閘控，增加了設計複雜性，CPU核心需要大量的額外設計時間。
因此，尋求改善環形電源閘控。
本發明之一個態樣係提供一種電源閘，包括：於一部分積體電路區塊(例如，沿著微處理器、圖形處理器、或其他IC的外圍)上的一系列電性觸點；以及電性耦合到區塊上的電性觸點以形成電源閘邊界的一系列電源閘電晶體。沿至少一部分運行邊界長度的電性觸點定義實質非線性輪廓。
針對運行邊界長度的固定觸點間隔而言，實質非線性輪廓係配置和排列成相對於實質線性輪廓提供增加的觸點密度。
在.一些實施例中，電源閘極是環形電源閘。
本發明之另一種態樣提供一種電源閘環，包括於一部分積體電路區塊上(例如，微處理器(MP))的一系列電性觸點。沿至少一部分電源閘環的邊界的電性觸點定義實質非線性輪廓，其配置和排列成針對固定的運行邊界長度的固定觸點間隔而相對於實質線性輪廓提供增加的觸點密度。
本發明之另一種態樣提供一種控制電源閘之電流通過量的方法。該方法包括：提供具有邊界的電源閘，該邊界由一系列電性觸點定義，該系列電性觸點電性耦合到對應的電源閘電晶體；以及沿該電源閘邊界的運行長度以實質非線性圖案排列該系列電性觸點的一段。
本發明之一個或多個實施例的細節係在隨附圖式與下列實施方式中提出。本發明之其他特徵、目的和優點將從實施方式和圖式以及申請專利範圍中變得更清楚。
參照第1圖，電源閘控排列1包括多個CPU 3和與每個CPU 3相關聯的環形電源閘7。環形電源閘7還可與北橋電路5一起使用。環形電源閘極7包括並聯的電源閘電晶體用於導引VSS或VDD電流自電源到CPU 3。因此，可藉由圍繞CPU3和L2快取的環形電源閘7提供核心級(core-level)電源閘控。
參照第2圖，環形電源閘控封裝2包括於積體電路晶粒或部分晶粒(例如，CPU)上的晶粒上格層(on-die grid layer)4。VSScore封裝平面或層6以及VSS封裝平面或層8覆蓋格層4。核心封裝層6可為單塊封裝層而VSS封裝層8可以是多塊封裝層。晶粒上格層4上的第一系列電性觸點10接觸VSScore封裝層6。環形電源閘7是由設置於第一系列觸點10和第二系列電觸點12之間的電源閘控電晶體(示於第6圖)形成，以控制VSScore封裝層6和VSS封裝層8之間的電流流動。專用的封裝層6是封裝件輔助特徵，其提供電流到電源閘控環的低阻抗路徑。封裝層6通過C4凸點連接到核心。
參照第3圖，一部分的電源閘控封裝14沿封裝平面周邊18定義電源閘邊界16。沿著“直邊”周邊18者是系列觸點10和12的實質線性接觸配置或“輪廓(profile)”。觸點密度或觸點輪廓在此有時是參考沿電源閘邊界或“運行邊界長度”17的固定線性距離而描述。“運行邊界長度”17是用於決定沿邊界之觸點密度的線性距離參考，並不會限制電源閘電晶體的配置或放置。例如，對於相同觸點間隔而言，與線性觸點輪廓相比，非線性觸點輪廓在固定的運行邊界長度上提供增加的觸點密度。因此，運行邊界長度指的不是電源閘或區塊周長的線性或非線性，而是指沿電源閘邊界的預定線性距離。同樣，電源閘可以不同的方式配置或與積體電路相關聯，其擺放並不限於沿積體電路之周長或外圍的位置。
C4凸點接觸位置顯示為VSSCORE(VSS閘極電源)觸點10，VDDCORE觸點20，VSS(非閘極電源)觸點12和VDDNB觸點22。在一些應用中，電流流動熱點可導致VSSCORE觸點10和VSS觸點12或沿著閘極邊界16的凸點超過C4限制，例如，每C4>350mA。
參照第4圖，藉由以非線性輪廓方式配置觸點10和12可以提供改良的電流通過量和電流平衡，以便沿電源閘極運行邊界長度17提供增加的觸點密度。VSS/VSSCORE凸點觸點10、12的“Z字狀彎曲(zigzag)”圖案或非線性輪廓是沿區塊周邊18排列。在所示的實施例中，相同的運行邊界長度17與第2圖的線性輪廓相比，在某些情況下Z字狀彎曲輪廓可沿供應面(VSSCORE)6’和VSS供應面8’的周邊提供百分之五十更多的C4 VSS/VSSCORE觸點10、12。
相對於線性觸點輪廓，非線性觸點輪廓以實驗證實可以改善電流通過量性能。特別是，使用非線性或Z字狀彎曲電源C4凸點配置已顯示出在任何C4凸點減少最大電流。同樣，由於一個或多個非線性邊緣(edge)，C4觸點的數量增加會增加電流性能並減少熱點。
參照第5圖，積體電路區塊50被電源閘環底座56所包圍。沿左區塊邊緣設置Z字狀彎曲或非線性觸點輪廓52，以及沿三個其他區塊邊緣設置線性觸點輪廓54。核心的左側上的VSS/VSSCORE邊界上的非線性或Z字狀彎曲接觸圖案52提供額外的周邊觸點密度，使最大凸點電流不超過最高電源工作點的C4 EM限制。VDDCORE凸點20置於角落，以將電流擁擠效應(current-crowding effect)最小化，並在電源閘環內提供ESD裝置低阻抗路徑。
SOI製程可用於具有Vt NMOS邏輯裝置的VSS的閘控，而不需要額外的處理步驟，以減少導通電阻(On state resistance)。在特定的實施例中，除兩個金屬層16X M10和M11之外，低阻抗封裝層6可提供用於作為虛擬接地層，消除超厚矽金屬化層的需要，最小化厚封裝層6的電壓損失。
小心地將從底座裝置到VSS和VSSCORE凸點12、10的阻抗路徑予以平衡。在特定的實施例中，電源閘環使用1.38米的NMOS寬度，在接地軌上至核心中心間提供最壞情況的有效電阻約為1.1mΩ並由此產生<1%的頻率損失。
在圍繞核心邊緣以固定區間(intervals)設置VSScore C4觸點10。此外，積體電路區塊上的內部部分還可設置觸點10。由於在裸露或延伸的輪廓52中存在有中間VSScore凸點10，所以沿非線性觸點輪廓52的凸點/觸點密度大於沿線性輪廓54的觸點密度百分之五十左右。同樣，沿非線性輪廓52以相應增加的密度在邊界周圍設置相應的VSSreal觸點/凸點12。
藉由在數量增加的觸點間改善電流平衡，沿非線性輪廓52增加的觸點/凸點密度可以提供更高的電流通過量，並減少熱點。使用觸點密度增加的非線性輪廓提供改良的環形電源閘控，在較高功率區塊(如微處理器核心或繪圖核心)特別有利。例如，這類閘控可以緩解先前避免讓核心達到最佳或最大時脈頻率的電流熱點。
有利的是，關閉核心級CC6電源模式中的不作動核心(inactive core)的電源可以提供大量的電源節省，例如，每核心高達約6A的電流。因此，核心級電源閘控可利用每晶粒多核心的方式來節約電源。此外，由不作動核心重新定向電源到作動核心可以提供更高的作動核心速度。
在一些實施例中，指叉型金屬指(inter-digitated metal finger)可被用來將電流從C4凸點傳播到電源閘FET上的區域。
參照第6圖，底座電源閘開關13之一側通過觸點10連接到VSScore，且其另一側通過觸點12連接到VSS。觸點10和12排列在實質的非線性輪廓，提供增加的觸點密度和改良的電流平衡和/或電流通過量。
參照第7圖，電源閘結構60包括電路區塊62以及VSScore封裝層66。C4凸點觸點10係電性耦合到封裝區的區塊62及VSScore封裝層66並且電性耦合到封裝邊緣處的底座56。底座56包括電源閘電晶體或開關，如NFET，設置於區塊62上的觸點10和觸點12之間。
沿電源閘邊界的非線性觸點輪廓的使用可用於最大化觸點和通孔的數量或密度，並減少電阻，同時提供高密度的WFET/Area2，如每個底座單元有3.6um總FET寬度。
另外的非線性邊界輪廓設計優勢可包括藉由增加核心閘控功能而減少採用環形電源閘控的客製電路的複雜性，並增加插座兼容性，而保留插座的引腳位置和定義。
雖然一般認為電路和物理結構在現代半導體設計和製造中為眾所周知，但物理結構和電路仍可體現在後續設計、測試或製造階段中適合使用的電腦可讀描述形式。在示範組構中表現為離散元件的結構和功能可以實現為組合結構或元件。本發明係考慮到包括電路、電路系統、相關的方法和此種電路、系統和方法的電腦可讀媒體編碼，所有如同在此描述者，並且如同在所附的申請專利範圍中定義者。如在此所使用者，電腦可讀儲存媒體包括磁盤、磁帶或其他磁性、光學、半導體媒體(例如，快閃記憶卡，ROM)的至少其中一種。在某些情況下，基於電腦可讀媒體指令(如Verilog，HDL，GDSII資料)用於產生光罩以建立電路，電路可為組構製造設備(FAB)的結果。
以上以描述本發明之一些實施例。不過，應了解到仍可在不違背本發明之精神及範疇下，對上述實施例進行各種修飾。例如，所揭露的閘控結構可以被用在VDD閘控和VSS閘控、或在積體電路周邊以外的配置。此外，任意數量的非線性和線性觸點輪廓可沿電源閘控邊界以各種組合排列。因此，將了解到，排列在非線性輪廓中通過複數個電源閘電晶體連接的電性觸點可以針對固定線性距離在線性輪廓上提供觸點密度和性能優勢。因此，其他實作或實施例也在下列申請專利範圍的範圍內。
1．．．電源閘控排列
2．．．環形電源閘控封裝
3．．．CPU
4．．．晶粒上格層
5．．．北橋電路
6．．．VSScore封裝層
6’．．．供應面(VSSCORE)
7．．．環形電源閘
8．．．VSS封裝層
8’．．．VSS供應面
10、12、20、22．．．觸點
13．．．底座電源閘開關
14．．．電源閘控封裝
16．．．電源閘邊界
17．．．運行邊界長度
18．．．區塊周邊
50．．．積體電路區塊
52．．．非線性觸點輪廓
54．．．線性觸點輪廓
56．．．底座
60．．．電源閘結構
62．．．區塊
66．．．VSScore封裝層
藉由參照隨附圖式，該技術領域中具有通常知識者將更加了解本發明，而且其目的、特徵和優點將變得顯而易見。
第1圖是多塊環形電源閘控排列的頂視圖。
第2圖是環形電源閘控排列的分解視圖。
第3圖是沿電源閘極運行邊界長度的一部分線性觸點輪廓的頂視圖。第4圖是沿電源閘極運行邊界長度的實質非線性觸點輪廓的頂視圖。
第5圖是電源閘控排列的頂視圖，其包括一個實質非線性觸點輪廓與三個實質線性觸點輪廓。
第6圖是具有非線性觸點輪廓的電源閘極的示意圖。
第7圖是電源閘極接觸排列的側視圖。
在不同圖式中使用相同元件符號來表示相似或相同的物件。
6’．．．供應面(VSSCORE)
8’．．．VSS供應面
10、12、20、22．．．觸點
16．．．電源閘邊界
17．．．運行邊界長度
18．．．區塊周邊

Claims (18)

  1. 一種電源閘結構，包括：第一複數個電性觸點，與積體電路之一部分相關聯；第二複數個電性觸點，與積體電路之該部分相關聯；複數個電源閘電晶體，電性耦合到該第一複數個電性觸點及該第二複數個電性觸點之間，該複數個電源閘電晶體用以控制自該第一複數個電性觸點至該第二複數個電性觸點之電流流動；其中，該第一複數個電性觸點設置在相對於鄰近該第一複數個電性觸點的第一運行邊界長度的實質非線性輪廓；及其中，該第二複數個電性觸點設置在相對於鄰近該第二複數個電性觸點的第二運行邊界長度的實質非線性輪廓。
  2. 如申請專利範圍第1項所述之電源閘結構，其中，將該第一實質非線性輪廓相對於該第一運行邊界長度上的固定觸點間隔的實質線性輪廓而言，提供增加的觸點密度。
  3. 如申請專利範圍第1項所述之電源閘結構，其中，該電源閘是環型電源閘。
  4. 如申請專利範圍第1項所述之電源閘結構，還包括積體電路封裝層，其配置成提供該電源閘電晶體低阻抗電流 路徑。
  5. 如申請專利範圍第1項所述之電源閘結構，還包括電壓源封裝層，其藉由該第一複數個電性觸點電性耦合到該電源閘電晶體。
  6. 如申請專利範圍第1項所述之電源閘結構，其中，該非線性輪廓的觸點密度大於線性輪廓的觸點密度50%左右。
  7. 如申請專利範圍第1項所述之電源閘結構，其中，該第一實質非線性觸點輪廓為正弦圖案及Z字狀彎曲圖案的其中之一。
  8. 如申請專利範圍第2項所述之電源閘結構，其中，該增加的觸點密度係相對於該第一運行邊界長度的實質線性觸點輪廓而在該第一運行邊界長度上容納更高的最大化電流容量。
  9. 如申請專利範圍第1項所述之電源閘結構，其中，該第一複數個電性觸點與該第二複數個電性觸點係位於該積體電路的週邊。
  10. 如申請專利範圍第1項所述之電源閘結構，還包括區塊封裝層，其藉由至少一些該第一複數個電性觸點電性耦合到該電源閘電晶體。
  11. 如申請專利範圍第10項所述之電源閘結構，還包括電耦合到該電源閘電晶體的多區塊封裝層。
  12. 如申請專利範圍第10項所述之電源閘結構，其中，該區塊封裝層係配置成提供讓電流自該區塊封裝層流至 該電源閘電晶體之低阻抗路徑。
  13. 如申請專利範圍第1項所述之電源閘結構，還包括：電壓源封裝層，其電性耦合到該第一複數個電性觸點。
  14. 如申請專利範圍第1項所述之電源閘結構，還包括：第一平面層，耦合至該第一複數個電性觸點；第二平面層，耦合至該第二複數個電性觸點。
  15. 如申請專利範圍第14項所述之電源閘結構，還包括：第二複數個電源閘電晶體：第三複數個電性觸點，係線性排列且電性耦合至該第一平面層及該第二複數個電源閘電晶體；及第四複數個電性觸點，係線性排列且電性耦合至該第二平面層及該第二複數個電源閘電晶體。
  16. 如申請專利範圍第1項所述之電源閘結構，還包括：耦合至該第一複數個電性觸點之第一層；及耦合至該第二複數個電性觸點之第二層；其中，該電源閘電晶體控制自該第一層至該第二層之電流流動。
  17. 一種控制電源閘之電流通過量的方法，該方法包括：藉由排列為Z字狀彎曲圖案的第一複數個電性觸點相對於鄰近該第一複數個電性觸點的第一運行邊界長度，自第一低阻抗平面層至複數個電源閘電晶體提供電流；及藉由排列為Z字狀彎曲圖案的第二複數個電性觸 點相對於鄰近該第二複數個電性觸點的第二運行邊界長度，自該複數個電源閘電晶體至第二低阻抗平面層提供電流；其中，該複數個電源閘電晶體控制自該第一複數個電性觸點至該第二複數個電性觸點的電流流動。
  18. 一種儲存積體電路的電腦可讀形式之電腦可讀儲存媒體，該積體電路包括：第一系列電性觸點；第二系列電性觸點；及複數個電源閘電晶體，電性耦合到該第一系列電性觸點與該第二系列電性觸點之間，該複數個電源閘電晶體用以控制自該第一系列電性觸點至該第二系列電性觸點的電流流動；其中，該第一系列電性觸點設置於相對於鄰近該第一系列電性觸點的第一運行邊界長度的實質非線性輪廓；及其中，該第二系列電性觸點設置於相對於鄰近該第二系列電性觸點的第二運行邊界長度的實質非線性輪廓。
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