KR102000777B1

KR102000777B1 - 프로세싱 디바이스에서 전력 도메인들을 분리하기 위한 시스템들 및 방법들

Info

Publication number: KR102000777B1
Application number: KR1020187033647A
Authority: KR
Inventors: 사티아나라야나 사후; 새티쉬 라즈; 시바 람 칸드라세카란; 리 큐; 아룬 티야기; 매튜 필립; 라제시 베르마
Original assignee: 퀄컴 인코포레이티드
Priority date: 2016-05-23
Filing date: 2017-04-17
Publication date: 2019-07-16
Also published as: EP3465380A1; WO2017204928A1; JP6640385B2; JP2019517152A; CN109154856A; CN109154856B; US9958918B2; EP3465380B1; US20170336840A1; BR112018073586A2; KR20180128079A

Abstract

반도체 디바이스는, 복수의 서브 코어들을 가지는 프로세싱 코어, 복수의 서브 코어들 중 제1 서브 코어로부터 제2 서브 코어에 걸쳐 있는 복수의 전력 레일들 ― 복수의 전력 레일들은 제1 서브 코어 및 제2 서브 코어 각각에 동작 전압을 제공하도록 구성됨 ― , 및 제1 서브 코어와 제2 서브 코어 사이의 경계를 정의하는 복수의 셀들을 포함하며, 셀들 각각은 개개의 전력 레일에 불연속부를 제공하고, 불연속부는 상기 반도체 디바이스의 하나 초과의 층에서 상기 개개의 전력 레일의 차단부를 포함한다.

Description

프로세싱 디바이스에서 전력 도메인들을 분리하기 위한 시스템들 및 방법들

[0001] 본 출원은 2016년 5월 23일자로 출원된 미국 정규 출원 번호 제 15/162,452 호에 대한 우선권을 주장하며, 상기 출원은 그에 의해, 모든 적용가능한 목적들을 위해 그리고 그 전체가 아래에서 완전히 기술되는 것처럼 그 전체가 인용에 의해 포함된다.

[0002] 본 출원은 프로세싱 디바이스 설계에 관한 것으로, 보다 상세하게는, 프로세싱 디바이스에서 서브 코어들 및 전력 도메인들을 분리하는 것에 관한 것이다.

[0003] 스마트 폰과 같은 모바일 컴퓨팅 디바이스는 컴퓨팅 전력을 제공하기 위한 멀티-코어 칩을 포함한다. 프로세싱 코어들의 예들은 DSP(Digital Signal Processor) 코어, GPU(Graphics Processing Unit), CPU(Central Processing Unit), 모뎀 및 카메라 코어를 포함한다. 각각의 코어는 다수의 서브 코어들을 가질 수 있다. 예컨대, GPU는 서브 코어들로서 셰이더(shader)들 및 누산기(accumulator)들을 포함할 수 있고, DSP 및 CPU는 서브 코어들로서 상이한 프로세싱 유닛들을 각각 포함할 수 있다.

[0004] 게다가, 상이한 서브 코어들 각각은 개별 전력 도메인에 속할 수 있다. 예시로서, 코어는, 서브 코어에 대한 전압을 감소시키거나 또는 주어진 시간에 사용 중이지 않은 서브 코어에 대한 전력을 완전히 턴 오프시킴으로써, 전력 소비를 절약하도록 프로그래밍될 수 있다. 해당 서브 코어가 사용 중일 때, 프로세서는 그 해당 서브 코어에 대한 전체 전력을 복원한다. 다시 말해서, 상이한 서브 코어들 각각은 독립적으로 전력을 공급받으며, 독립적으로 턴 온 및 턴 오프될 수 있다.

[0005] 하나의 종래의 예에서, 상이한 서브 코어들 각각은 직사각형 또는 직선형인 형상으로서 형상화된다. 코어의 설계 동안, 상이한 서브 코어들 각각은 상이한 팀에 속하고, 각각의 팀에는 상이한 서브 코어들이 함께 배치될 수 있도록, 함께 작업(work)할 특정 형상이 할당된다. 각각의 팀은, 최종 제품에 형상들이 서로 잘 맞아야 한다는 것을 목표로, 자신에게 주어진 형상에 맞도록 자신의 서브 코어를 설계한다. 소정의 양의 영역에 의해 서로 분리되는 이러한 잘-정의된 직사각형들 또는 직선형인 형상들은 전력 도메인 파티셔닝을 간략화한다. 그러나, 형상들 사이의 공간은 때로는 낭비되는 것으로 고려될 수 있는 반면, 반도체 다이 상의 공간은, 일부 애플리케이션들에서는 디바이스들의 소형화가 우선 사항이기 때문에, 높은 가치를 가진다.

[0006] 게다가, 특정 형상들에 설계 팀을 할당하는 것을 포함하는 설계 프로세스는 양호하게 구획화(compartmentalize)되고 효율적일 수 있지만, 그것은, 설계 팀들 중 하나 또는 그 초과가, 자신에게 주어진 형상이 제약들을 충족시키지 못할 수 있다고 결정할 때 다수 회의 반복들을 요구할 수 있다. 제약들은, 예컨대, 데이터 타이밍 제약들 및 전력 제약들을 포함한다. 반복들은 상이한 설계 팀들과 코어 프로젝트의 매니저 사이의 협상들을 요구할 수 있다. 수 회 반복들 이후에, 설계는, 함께 어셈블링되고, 테이프 아웃(tape out)될 준비가 될 수 있다.

[0007] 현재, 코어들 사이의 공간에 관련한 보다 효율적인 설계, 및 보다 효율적이며 보다 적은 반복들을 가지는 설계 프로세스에 대한 필요성이 존재한다.

[0008] 다양한 실시예들은 프로세싱 디바이스 상에서 불규칙한 형상들을 사용하여 서브 코어들을 구현하는 시스템들 및 방법들을 포함한다. 그러한 불규칙한 형상들은 전력 차단기 셀들의 사용에 의해 가능해질 수 있으며, 전력 차단기 셀들은 상이한 전력 도메인들을 분리시키기 위해 전력 레일들 내에 불연속부들을 제공한다.

[0009] 일 실시예에서, 반도체 디바이스는, 복수의 서브 코어들을 가지는 프로세싱 코어, 복수의 서브 코어들 중 제1 서브 코어로부터 제2 서브 코어에 걸쳐 있는 복수의 전력 레일들 ― 복수의 전력 레일들은 제1 서브 코어 및 제2 서브 코어 각각에 동작 전압을 제공하도록 구성됨 ― , 및 제1 서브 코어와 제2 서브 코어 사이의 경계를 정의하는 복수의 셀들을 포함하며, 셀들 각각은 개개의 전력 레일에 불연속부를 제공하고, 불연속부는 반도체 디바이스의 하나 초과의 층의 개개의 전력 레일의 차단부(break)를 포함한다.

[0010] 다른 실시예에서, 반도체 칩은, 반도체 칩의 반도체 재료 내에 배치된 복수의 프로세싱 코어들 ― 코어들 중 제1 코어는 제1 서브 코어 및 제2 서브 코어를 가짐 ― , 제1 서브 코어로부터 제2 서브 코어에 걸쳐 있는 전력 레일 ― 전력 레일은 반도체 재료 내의 전도성 라인들을 포함함 ― , 및 전력 레일 상의 제1 서브 코어 및 제2 서브 코어에 인접한 셀을 포함하며, 셀은 전도성 라인들의 복수의 금속층들의 전력 레일에 불연속부를 제공한다.

[0011] 또 다른 실시예에서, 반도체 칩은 프로세싱 코어를 가지고, 프로세싱 코어는, 제1 서브 코어, 제2 서브 코어, 제1 서브 코어 및 제2 서브 코어에 전력을 분배하기 위한 전력 분배 수단, 및 반도체 칩의 다수의 금속층들의 전력 분배 수단에 불연속부들을 제공하기 위한 불연속부 제공 수단을 포함하며, 제1 서브 코어와 제2 서브 코어 사이의 경계는 제1 코어 및 제2 코어에 인접하는 불연속부 제공 수단에 의해 정의된다.

[0012] 또 다른 실시예에서, 방법은, 제2 서브 코어에 전력을 제공하면서 제1 서브 코어를 전력 붕괴(power collapse)시키는 단계 ― 제1 서브 코어 및 제2 서브 코어는 반도체 칩 상의 프로세싱 코어에 구현되고, 제1 서브 코어와 제2 서브 코어 사이의 경계는 반도체 칩의 다수의 층들의 복수의 전력 레일들에 불연속부들을 제공하는 복수의 셀들을 포함함 ― ; 및 제1 서브 코어를 전력 붕괴시키는 것과는 독립적으로 제2 서브 코어를 전력 붕괴시키는 단계를 포함한다.

[0013] 도 1은 일 실시예에 따른 다수의 서브 코어들을 가지는 예시적 프로세싱 코어를 예시하는 간략화된 다이어그램이다.
[0014] 도 2는 일 실시예에 따라 적응된 전력 차단기 셀의 간략화된 다이어그램이다.
[0015] 도 3은 일 실시예에 따라 적응된 예시적 전력 차단기 셀의 예시이다.
[0016] 도 4는 일 실시예에 따라 적응된 예시적 전력 차단기 셀의 예시이다.
[0017] 도 5는 일 실시예에 따른, 전력 차단기 셀이 전력 도메인 경계에서 다른 셀들에 인접하는 예시적 구현을 도시한다.
[0018] 도 6 및 도 7은 일 실시예에 따른, 다수의 전력 차단기 셀들이 2개의 개별 전력 도메인들 사이의 경계를 생성하는 예시적 구현들을 예시한다.
[0019] 도 8은 일 실시예에 따른, 전력 차단기 셀들이 금속 스트랩들에 불연속부들을 제공하는 예시적 어레인지먼트의 예시이다.
[0020] 도 9는 일 실시예에 따른, 반도체 디바이스에 구현되는 전력 차단기 셀(901)의 예시이다.
[0021] 도 10은 일 실시예에 따른, 전력 차단기 셀들, 이를테면, 도 2-도 6의 전력 차단기 셀들을 사용하여 칩을 설계하는 예시적 방법의 흐름 다이어그램의 예시이다.
[0022] 도 11은 일 실시예에 따른, 서브 코어들을 전력 붕괴시키는 예시적 방법의 흐름 다이어그램의 예시이다.

[0023] 다양한 실시예들은 코어 내에 불규칙한 형상의 서브 코어들을 제공하고, 이러한 서브 코어들 각각은 독립적으로 전력을 공급받는다. 일 예가 도 1에 도시된다. 이것은 종래의 서브 코어들의 정확히 직사각형 또는 직선형인 형상들과는 대조적이다.

[0024] 서브 코어들의 형상들은 전력 차단기 셀들의 사용에 의해 가능해진다. 설계 단계 동안 전력 차단기 셀들은, 전력 레일에 불연속부들을 제공하는 표준 라이브러리 셀들을 포함한다. 예컨대, 많은 전력 레일들은 코어의 디멘션(dimension)을 횡단하여, 서브 코어들 중 다수의 서브 코어들과 교차할 수 있다. 하나의 서브 코어와 다른 서브 코어 사이의 경계에서, 전력 차단기 셀들은 적어도 전력 레일들에서 그 경계를 정의한다.

[0025] 전력 차단기 셀들 각각은 2개의 서브 코어들에 인접하고, 서브 코어들은 개별 전력 도메인들에 있다. 전력 차단기 셀들에 의해 제공되는 불연속부들은 각각의 서브 코어가 개별적으로 전력을 공급받을 수 있게 한다. 따라서, 프로세서 코어는 주어진 시간에 그리고 다른 서브 코어들과는 독립적으로 서브 코어들 중 하나 또는 그 초과의 서브 코어들을 전력 다운(power down)시킬 수 있다.

[0026] 계속해서 예를 들면, 다양한 실시예들은 전력 차단기 셀들 그 자체에 대한 설계들을 포함한다. 일 예시적 실시예는 비교적 좁은 ― 2개 또는 3개의 그리드 유닛들인 ― 전력 차단기 셀을 포함하지만, 실시예들의 범위가 임의의 특정 폭으로 제한되는 것은 아니다. 전력 차단기 셀은 VDD용의 2개의 전력 레일 컨택들 ― 이들 사이에 불연속부가 있음 ― 을 포함하고, 이 전력 차단기 셀은 다수의 금속층들 내에 불연속부를 제공한다. 전력 차단기 셀은 또한, 접지용 또는 VSS용의 적어도 하나의 컨택을 포함한다. 전력 차단기 셀은 자신의 VDD용의 2개의 전력 레일 컨택들이 동일한 N 웰(N well) 내에 구축되도록 구현될 수 있다. 게다가, 전력 레일 컨택들은 전력 차단기 셀의 경계들 내에서 N 웰로의 물리적인 전기적 커플링을 생략할 수 있다.

[0027] 다양한 실시예들은 종래의 솔루션들에 비해 이점들을 제공할 수 있다. 예컨대, 불규칙한 형상들이 규정된 직사각형 또는 직선형인 형상 내에 맞도록 강제되지 않기 때문에, 서브 코어들에 대한 불규칙한 경계들을 가지는 설계는 그러한 서브 코어들 사이의 공간을 감소시킬 수 있다. 따라서, 칩의 영역이 보다 효율적으로 사용될 수 있다.

[0028] 도 1은 다수의 서브 코어들을 가지는 예시적 프로세싱 코어를 예시하는 간략화된 다이어그램이다. 도 1의 외부 직사각형인 형상은 코어를 표현하고, 서브 코어 0 ... 서브 코어 3으로 라벨링된 불규칙한 형상들은 서브 코어들이다. 도 1에서, 서브 코어들은 직사각형인 형상도 아니고, 이들은 직선형인 형상도 아니라는 점이 주목된다. 대신에, 서브 코어들의 형상들은 간단히, 서로의 경계들에 그리고 코어 전체에 따르며, 그에 의해 다양한 불규칙한 형상들이 생성된다. 이것은 종래의 서브 코어 레이아웃들과 현저히 상이하며, 서브 코어들 각각은 직사각형인 형상이거나 또는 직선형인 형상이다.

[0029] 계속해서 예를 들면, 상이한 서브 코어들 각각은 서브 코어들이 독립적으로 전력을 공급받도록 상이한 전력 도메인에 대응한다. 이 예에서, 전력 도메인 경계들은 코어들의 전력 레일들에 불연속부를 생성하는 표준 셀들의 사용에 의해 서브 코어 경계들의 불규칙한 형상들을 따른다. 예컨대, 전력 레일 구조들은 코어의 일 측으로부터 다른 측으로 측방향으로(laterally)(이 예에서 수평으로) 그리고 다수의 서브 코어들을 횡단하여 연장된다. 전력 레일들은 반도체 디바이스의 금속층들에서 구현되고, 주어진 레일은 전력 및 접지, 또는 전력 및 상보적(complementary) 전력을 포함할 수 있다. 다양한 실시예들은 전력 차단기 셀들을 포함함으로써 전력 레일 구조에 불연속부들을 배치할 수 있다. 전력 차단기 셀의 예가 도 2에 도시된다.

[0030] 도 2는 일 실시예에 따라 적응된 전력 차단기 셀(200)의 간략화된 다이어그램이다. 전력 차단기 셀(200)은 도 1의 서브 코어들의 경계들에서 전력 레일들에 불연속부들을 생성하기 위해 사용될 수 있다.

[0031] 도 2는 단일 전력 레일 구조의 일부분을 포함하고, 도 1의 코어가 그것의 측면 디멘션에 걸쳐 연장되는 다수의 전력 레일 구조들을 포함할 것이라는 것이 이해된다. 전력 차단기 셀(200)은 표준 셀이고, 전력 차단기 셀(200)은 AND 게이트와 같은 게이트에 대응하는 입도(granularity)의 레벨이다. 전력 차단기 셀(200)이 제작될 때, 전력 차단기 셀(200)은 전력 레일 구조에 금속 제거 부분(201)을 포함한다. 도 1의 예에서, 하나의 서브 코어와 다른 하나의 서브 코어 사이의 불규칙한 경계들은 전력 레일들이 경계들에서 불연속적이게 하는 전력 차단기 셀들을 포함한다. 주어진 경계는 수백 또는 수천 개의 전력 차단기 셀들을 포함할 수 있다. 도 2의 예에서, 설계는, 각각의 전력 도메인이 독립적으로 턴 온 또는 턴 오프될 수 있도록, 제1 전원과 통신하는 좌측 VDD 레일(204) 및 제2 전원과 통신하는 우측 VDD 레일(206)을 더 포함할 것이다. 도시되는 바와 같이, 접지 레일(208)은 전력 차단기 셀(200)에 의해 차단되지 않지만, 일부 실시예들에서, 다른 전력 차단기 셀들이 또한 접지 레일들을 차단할 수 있다.

[0032] 도 1의 코어에 대한 설계 프로세스는 종래의 코어들에 적용되는 종래의 설계 프로세스와 상이하다. 예컨대, 종래의 코어들에 대한 설계 프로세스는 상이한 서브 코어들 각각에 할당되는 직선형인 형상들을 포함할 것이며, 상이한 팀들은 상이한 서브 코어들 각각에 대해 작업한다. 할당된 형상이 특정 서브 코어가 제약을 준수하지 못하게 하면, 직선형인 형상은 코어 매니저 및 다른 서브 코어들에 대한 팀들과의 반복적 협상 프로세스를 통해 변경될 수 있다. 대조적으로, 도 1의 코어에 대한 설계 프로세스는 초기에, 할당된 직선형인 형상들을 없애고, 코어 그 자체의 큰 직사각형인 형상 내에 서브 코어들을 함께 레이 아웃(lay out)하도록 작업하는 팀을 포함한다. 전력 차단기 셀들은 설계 프로세스에서 후반부(late)에 배치될 수 있으며, 심지어 설계 프로세스의 향후 반복들 동안 적절히 이동될 수 있다. 이것은 도 10과 관련하여 보다 상세하게 설명된다. 도 1의 코어의 설계 프로세스의 이점은, 이 설계 프로세서가, 개별 서브 코어들의 형상들이 덜 제약되기 때문에, 보다 적은 반복들을 초래할 수 있다는 것이다. 도 1의 코어의 설계 프로세스의 다른 이점은, 이 설계 프로세서가, 서브 코어들 사이의 경계들에서 빈 공간의 양을 감소시킬 수 있다는 것이다.

[0033] 도 3은 일 실시예에 따라 적응된 예시적 전력 차단기 셀(300)의 예시이며, 도 2에 도시되는 것보다 더 상세하게 도시된다. 전력 차단기 셀(300)은 3-그리드 전력 차단기 셀이다. VDD 레일(310)은 도 2의 레일 부분들(204 및 206)과 유사한 2개의 부분들 ― 좌측 상의 제1 VDD 컨택(310a) 및 우측 상의 제2 VDD 컨택(310b) ― 로 분할된다. 전력 차단기 셀(300)은 VDD 레일(310)에 불연속부(311)를 포함하며, 그에 의해 전력 도메인들이 분리된다. VSS 레일(312)은 불연속부 없이 전력 차단기 셀(300)의 측면 디멘션에 걸쳐 연장된다. 320으로 라벨링된 박스는 N 웰(예컨대, 및 P-형 기판 상의 반도체의 N-형 도핑된 영역)이며, VDD 컨택들(310a 및 310b) 둘 모두는 동일한 N 웰(320)에 있다. 게다가, VDD 컨택들(310a 및 310b)이 N 웰의 도핑된 반도체 재료와 직접적으로 통신하지 않으므로, 전력 차단기 셀(300)은 셀의 경계들 내에 묶인 웰을 포함하지 않는다.

[0034] 물론, 실시예들의 범위는 3-그리드 전력 차단기 셀로 제한되지 않는다. 예컨대, 도 4는 일 실시예에 따른 예시적 2-그리드 전력 차단기 셀(400)의 예시이며, 이는 도 3의 전력 차단기(300) 셀과 실질적으로 유사하지만, 그의 폭에 하나 더 적은 그리드를 포함한다. 2-그리드 전력 차단기 셀(400)은 또한, 공통 N 웰 내에서 구현되며, 셀의 경계들 내에 묶인 웰을 포함하지 않는다.

[0035] 전력 차단기 셀들(300 및 400)은 임의의 적절한 방식으로 그리고 임의의 적절한 재료들을 사용하여 제조될 수 있다. 일 예에서, 전력 차단기 셀들(300 및 400)은 플로팅 게이트(301)를 포함한다. 플로팅 게이트(301)는, 예컨대, 임의의 트랜지스터와 연관되지 않은 폴리실리콘 게이트를 포함할 수 있다. 확산 차단부들(302)은 셀의 디멘셔널(dimensional) 범위를 따라 배치되며, 또한 전력 차단기 셀의 경계에 걸친 이온들의 확산을 막기 위해 폴리실리콘 또는 다른 적절한 재료를 사용하여 제조될 수 있다. 아이템들(303)은 트랜지스터의 소스 또는 드레인에서 사용될 컨택들과 유사하지만, 이 예에서는 어떤 트랜지스터와도 연관되지 않는 금속 구조들을 포함한다. VDD 컨택들(310a 및 310b) 및 VSS 레일(312)은 또한 금속이지만, 이들은 금속 구조들(303)과 상이한 층들로 구성될 수 있다.

[0036] 위에서 서술된 바와 같이, 전력 차단기 셀들(200, 300, 400)은 라이브러리 내의 표준 셀들이다. 따라서, 전력 차단기 셀들(200, 300, 400)은 데이터베이스에서 데이터로서 구현될 수 있으며, 데이터는 반도체 웨이퍼 내에서 셀들을 어떻게 생성하는지를 설명한다. 물론, 다른 관점에서, 전력 차단기 셀들(200, 300, 400)은 웨이퍼의 일부로서 또는 다이싱(dice)된 칩의 일부로서, 반도체 기판 상에 물리적으로 구현될 수 있다. 도 3 및 도 4는, 표준 셀의 일부로서 설명되든 또는 실리콘으로 물리적으로 구현되든, 다양한 실시예들에서 사용될 수 있는 물리적 특징들을 예시한다.

[0037] 전력 차단기 셀들(200, 300, 400)은 상이한 전력 도메인들에서 2개의 서브 코어들을 분리하기 위해 코어 설계들 내에 사용될 수 있다. 따라서, 주어진 전력 차단기 셀은 그의 좌측에 있는 다른 표준 셀에 그리고 그의 우측에 있는 또 다른 표준 셀에 인접할 수 있고, 그러한 다른 표준 셀들은 상이한 서브 코어들에 대응한다. 그러한 사례들에서, VDD 컨택(310a)은 좌측으로부터 VDD 레일 부분과 전기적으로 통신할 것이고, VDD 컨택(310b)은 우측으로부터 VDD 레일 부분과 전기적으로 통신할 것이다. 유사하게, VSS 레일(312)은 좌측 및 우측 둘 모두에서 다른 VSS 레일 부분들과 전기적으로 컨택될 것이다. 이러한 문제에서, 주어진 전력 차단기 셀은 2개의 서브 코어들 사이의 경계에서 전력 레일에 전기적 불연속부를 제공한다.

[0038] 도 5는 전력 차단기 셀(400)이 다른 셀들(501 및 502)에 인접하는 예시적 구현을 도시한다. VDD 전력 레일(511)에 불연속부(510)가 존재하며, VDD 컨택들(310a 및 310b)은 VDD 전력 레일(511)의 금속과 전기적으로 커플링된다. VSS 전력 레일(512)은 VSS 레일(312)에 기인하는 부분을 포함하는, 도 5에 도시되는 부분의 전체 폭에 대해 계속적이다.

[0039] 셀(501)은 제1 전력 도메인의 제1 서브 코어와 연관될 수 있고, 셀(502)은 제2 전력 도메인의 제2 서브 코어와 연관될 수 있다. 전력 차단기 셀(400)은 2개의 전력 도메인들에 인접하며, 전력 레일 불연속부(510)를 제공한다. 다르게 말하면, 전력 차단기 셀(400)은 2개의 서브 코어들과 2개의 전력 도메인들 사이의 경계를 표현한다. VDD 전력 레일(511) 및 VSS 전력 레일(512) 둘 모두는 하나의 전력 도메인으로부터 다른 전력 도메인에 그리고 하나의 서브 코어로부터 다른 서브 코어에 걸쳐 있으며, 전력 차단기 셀(400)은 서브 코어들과 전력 도메인들 사이의 경계를 제공한다.

[0040] 주어진 서브 코어는 수백 또는 수천 개의 다른 표준 셀들을 포함할 것이고, 그러한 부가적 표준 셀들은 본원에 도시되지 않는다는 것이 이해된다. 그럼에도 불구하고, 2개의 서브 코어들 사이의 경계는 도 5에 도시되는 부분 위와 아래 둘 모두로 확장될 수 있다. 그리고, 전체 서브 코어를 볼 수 있게 하는 추상화 레벨에서 볼 때, 2개의 서브 코어들 사이의 경계는 경계의 불규칙한 형상을 정의하는 수백 또는 수천 개의 유사한 전력 차단기 셀들을 포함할 것이다.

[0041] 도 6은 다수의 전력 차단기 셀들이 2개의 개별 전력 도메인들, 즉, 도메인 A와 도메인 B 사이의 경계(601)를 생성하는 예시적 구현을 예시한다. 전력 차단기 셀의 예는, 위에서 설명되는 전력 차단기 셀들(200, 300, 400)과 유사할 수 있는 전력 차단기 셀(602)이다.

[0042] 도 6의 수평 라인들은 VDD 및 VSS 레일들을 표현한다. 예컨대, VDD 레일(611)은 VSS 레일(612)과 페어링(pair)되고, 이들은 둘 모두 전력 차단기 셀(602)과 연관된다. 전력 차단기 셀(602)은 VDD 레일(611)에 불연속부를 제공하며, 또한 VSS 레일(612)에 불연속부를 제공할 수 있거나 또는 제공하지 않을 수 있다.

[0043] 이 예에서, 전력은 VDD 레일들로의 분배를 위해 금속 스트랩들(621-624)에 의해 전력 도메인들 A 및 B에 제공된다. 도 6은 하향식(top-down) 예시를 제공하며, 금속 스트랩들(621-624)은 VDD 레일(611) 및 VSS 레일(612)에 의해 예시되는 보다 작은 금속 라인들과 상이한 금속층들에 구현되는 것이 이해된다. 금속 스트랩들(621-624)은 비아들(도시되지 않음)을 사용하여 VDD 레일(611) 및 VSS 레일(612)에 의해 예시되는 그러한 점진적인 보다 작은 금속 라인들로 탭(tap)한다. 금속 스트랩들(621-624)은 전류에 대한 낮은 저항 경로를 제공하고 리던던시를 허용하도록 상호 연결된다. 예컨대, 금속 스트랩들(621 및 622)은 전력 도메인 A에 속하며, 이들은, 상이한 금속층들에 도달하고 VDD 레일(611) 및 VSS 레일(612)에 의해 예시되는 보다 작은 금속 라인들에 커플링된 비아들(도시되지 않음)에 의해 상호 연결된다. 유사하게, 금속 스트랩들(624 및 623)은 전력 도메인 B에 속하며, 이는 또한, VDD 레일(611) 및 VSS 레일(612)에 의해 예시되는 보다 작은 금속 라인들에 커플링된 비아들에 의해 상호 연결된다.

[0044] 전력 차단기 셀들은 하나 또는 그 초과의 금속층들의 이들의 개개의 VDD 레일들(및 가능하게는 VSS 레일들)에 불연속부들을 제공한다. 예컨대, 2개 또는 그 초과의 금속층들을 사용하여 전력을 분배하는 설계들에서, 전력 차단기 셀들은 그러한 2개 또는 그 초과의 금속층들에 불연속부들을 제공할 수 있다.

[0045] 도메인 A와 도메인 B 사이의 경계(601)는 이러한 추상화 레벨에서 불규칙한 형상을 취한다. 게이트들 자체의 스케일을 볼 때, 불규칙한 형상은 직선형인 것으로 나타날 수 있지만, 주어진 게이트보다 10배 더 크거나 또는 100배 더 큰 스케일을 볼 때, 경계(601)는 불규칙한 형상인 것으로 나타난다. 도 1의 서브 코어들 사이의 경계들의 뷰는 불규칙한 형상을 강조한다. 실제로, 도 6의 경계(601)의 뷰는 도 1의 예시적 경계들 중 하나의 작은 섹션만일 수 있다.

[0046] 도 6에 도시되지 않았지만, 전력 도메인 A 및 전력 도메인 B는 이 실시예에서 개별 전력 공급들과 통신할 수 있다. 예컨대, 전원 공급 장치는 PMIC(Power Management Integrated Circuit)를 포함할 수 있으며, 일부 실시예들에서, 금속 스트랩들(621 및 622)은 제1 PMIC와 통신할 수 있는 반면, 금속 스트랩들(623 및 624)은 제2 PMIC와 통신할 수 있다. 이것은 반도체 디바이스 내에 2개의 상이한 전력 도메인들이 어떻게 공존할 수 있는지에 대한 일 예이다. 다른 예에서, 단일 전원 공급 장치는 전력 도메인 A 및 전력 도메인 B 둘 모두에 전력을 제공할 수 있고, 스위치들을 포함하는 전력 분배 네트워크는 전원 공급 장치와 스트랩들(621-624) 사이에 구현될 수 있다. 스위치들은 각각의 전력 도메인에 개별적으로 전력을 공급하도록 개방 및 폐쇄될 수 있다. 실시예들의 범위가 전력 분배 네트워크에 대한 임의의 특정 전력 방식으로 제한되는 것은 아니다.

[0047] 다양한 실시예들은 서로 독립적으로 전력 도메인들을 전력 붕괴시키는 것을 포함한다. 예컨대, 일부 전력 절약 기법들은 해당 서브 코어가 사용 중이지 않을 때 주어진 서브 코어에 대한 전압을 감소시키거나 또는 전력을 완전히 제거하는 것(전력 붕괴)을 포함한다. 예컨대, 특정 카메라 서브 코어들이 사용 중이지 않을 때, 전력 공급 장치는 해당 특정 서브 코어에 전력을 제공하는 것을 중단할 수 있는 동시에, 다른 서브 코어들에 전력을 제공하여, 그러한 서브 코어들이 상이한 전력 도메인들에 있다고 가정한다. 도 2-도 6의 전력 차단기 셀들은 전력 도메인들의 분리를 허용하며, 그에 의해, 서로 독립적으로 서브 코어들을 전력 붕괴시키는 것을 포함하여, 서브 코어들이 서로 독립적으로 전력을 공급받을 수 있게 한다.

[0048] 도 7은 일 실시예에 따라, 전력 도메인 A와 전력 도메인 B 사이의 다른 경계(701)의 예시를 제공한다. 예컨대, 도 7에 도시되는 경계(701)의 섹션은, 도 6(아마도 도 7의 뷰의 수직 위 또는 아래)에 도시되는 부분을 또한 포함하는 보다 큰 경계의 일부일 수 있다.

[0049] 게다가, 다른 실시예들은 금속 스트랩들, 이를테면, 금속 스트랩들(621-624) 내의 전력 차단기 셀들을 부가적으로 또는 대안적으로 사용하는 것을 포함할 수 있다. 도 8은 전력 차단기 셀들(811 및 812)이 금속 스트랩들(821 및 822)에 불연속부들을 제공하는 예시적 어레인지먼트의 예시이다. 종합해 보면, 도 6-도 8의 실시예들은, 전력 또는 접지 레일에 불연속부를 생성하기 위해 전력 차단기 셀들이 임의의 적절한 구조로 사용될 수 있음을 예시한다.

[0050] 도 9는 일 실시예에 따른, 반도체 디바이스에 구현되는 전력 차단기 셀(901)의 예시이다. 도 9는 유전체의 층들 내에 배치된 2개의 금속층들, 즉, 금속 Y 및 금속 X를 도시하는 반도체 디바이스의 측으로부터의 단면뷰이다. 전력 차단기 셀(901)은 플로팅 게이트(910)를 가지며, 그것은 금속 Y 및 금속 X 층들에 있는 금속의 부분들을 포함한다. 도 9는 반도체 디바이스에 구현되는 바와 같은 전력 차단기 셀이 반도체 디바이스의 하나 또는 그 초과의 금속층들에 불연속부들을 제공함을 예시한다. 라이브러리에서 표준 셀로서 구현될 때, 전력 차단기 셀(901)은 그러한 금속층들이 셀 내에 불연속부들을 가짐을 표시하기 위해 다양한 금속층들을 XOR로서 마킹할 수 있다. 도 9는 2개의 금속층들 내의 불연속부를 도시하지만, 다양한 반도체 디바이스들은 다수의 금속층들을 가질 수 있고, 주어진 전력 차단기 셀은 전력 도메인들을 분리하기에 적절한 금속층들 중 하나 또는 그 초과의 금속층들에 불연속부들을 제공할 수 있다는 것이 이해된다.

[0051] 도 10은 일 실시예에 따른 예시적 방법(1000)의 흐름 다이어그램이다. 방법(1000)은 칩의 개별 코어에 대한 설계 팀뿐만 아니라 전체 칩에 대한 설계 팀을 포함하는 설계 팀에 의해 사용될 수 있는 설계 흐름을 포함한다. 도 10에 관련하여 설명되는 대부분의 동작(action)들은 EDA(Electronic Design Automation) 소프트웨어를 사용하여 수행될 수 있다. EDA 소프트웨어는 반도체 디바이스의 물리적 부분을 설명하는 논리적 엔티티들로서 표준 셀들을 취급한다. 설계 프로세스 동안, 팀 멤버는 라이브러리로부터 표준 셀들을 선택하고, 반도체 디바이스의 설계 내의 특정 장소들에 그러한 표준 셀들을 배치하도록 EDA 소프트웨어에 명령할 수 있다.

[0052] EDA 소프트웨어의 제품은 반도체 디바이스의 구조를 설명하는 하나 또는 그 초과의 컴퓨터 판독가능한 파일들을 포함한다. 하나 또는 그 초과의 컴퓨터 판독가능한 파일들은 파운드리(foundry)에서 툴들에 의해 판독되고, 설계에 기반하여 물리적 반도체 디바이스들을 생성하기 위해 제조 프로세스 동안 사용될 수 있다.

[0053] 동작(1010)에서, 개별 서브 코어들에 대한 초기 배치 최적화가 존재한다. 예컨대, 설계 팀의 하나 또는 그 초과의 멤버들은 코어 내의 서브 코어들의 초기 배치에 대한 대략적 아이디어로 시작할 수 있다. 예컨대, 도 1의 설계에서, 서브 코어 제로는 코어의 우측 상단 부분에 있고, 다른 서브 코어들은 그들의 개개의 장소들을 가진다. 그러한 초기 배치들은 로직 및 일반적 타이밍 제약들의 일반적인 물리적 형상들에 관한 팀의 사전 지식에 기반할 수 있다.

[0054] 동작(1020)에서, 팀은 그들의 초기 배치들에 따라 서브 코어들을 설계한다. 동작(1020)에서, 개별 서브 코어들은 직선형인 형상들에 할당되지 않는다는 점이 주목된다. 오히려 그들은 단일 계획으로 병합되며, 동일한 레벨에서 구현된다. 동작(1020)은 로직이 그것의 부모 로직에 가깝게 적절히 배치되도록 그리고 다른 설계 제약들이 충족되도록 보장하기 위한 반복들을 포함할 수 있다. 게다가, 전력 도메인 분리가 준수되어서, 동일한 전력 도메인에 속하는 로직의 부분들이 해당 동일한 전력 도메인의 다른 로직과 인접하게 배치된다.

[0055] 서브 코어들을 개개의 직선형인 형상들에 할당할 종래의 설계 프로세스들은 통상적으로, 다양한 서브 코어들을 그들의 직선형인 형상들에 맞추는 것으로 인해 보다 많은 수의 반복들을 사용할 것이다. 그러나, 동작(1020)은, 그렇지 않으면 다양한 서브 코어들을 개개의 직선형인 형상들로 맞추도록 기인할 반복들을 제거한다. 서브 코어들의 초기 배치 및 설계는 EDA 소프트웨어로부터의 도움으로, 팀에 의해 또는 개인에 의해 수행될 수 있다. 이 예에서, 동작(1020)은 각각의 서브 코어를 개별 팀으로 분할하는 종래의 실행(practice)을 생략한다.

[0056] 일단 서브 코어들이 설계되고, 개별 전력 도메인 경계들을 가지면, 동작(1030)은, 서브 코어들의 경계들과 동일한 것으로 예상되는 전력 도메인들의 경계들에서 전력 차단기 셀들을 도입한다. 동작(1030)에서, 전력 차단기 셀들은 코어에 대한 설계 프로세스의 끝쪽으로 도입된다는 점이 주목된다. 다양한 실시예들의 이점은, 전력 차단기 셀들이 설계 프로세스의 이러한 스테이지에서 용이하게 그리고 편리하게 배치될 수 있는 표준 셀들이고, 실질적 재설계를 초래할 것으로 예상되지 않을 표준 셀들이라는 것이다. 동작(1030)을 계속하면, 임의의 추가적인 증분적 배치 최적화가 상이한 전력 도메인들 내로 제한되지만, 경계들을 마킹하는 전력 차단기 셀들을 이동시킴으로써, 경계들에 대한 변경들을 요구하는 추가적 반복들이 달성될 수 있다.

[0057] 동작(1040)에서, 코어에 대한 설계는 실질적으로 완전하고 전체 칩의 다른 코어들에 대한 설계들과 함께 어셈블링되어야 한다고 가정된다. 따라서, 코어 설계의 데이터는 칩 팀에 제출된다. 칩 팀은 전력 및 타이밍 제약들과 같은 칩-레벨 제약들이 충족되도록 보장한다. 동작(1040)은 하나 또는 그 초과의 반복들을 초래할 수 있는 것이 가능하다.

[0058] 동작(1050)은 테이프 아웃을 포함한다. 테이프 아웃은 파운드리에 하나 또는 그 초과의 설계 파일들을 전송하는 것을 포함할 수 있다.

[0059] 실시예들의 범위가 도 10의 특정한 일련의 동작들로 제한되는 것은 아니다. 오히려, 다양한 실시예들은 하나 또는 그 초과의 동작들을 부가, 생략, 재배열 또는 수정할 수 있다. 예컨대, 단계들(1020-1040) 동안 보다 많은 또는 보다 적은 반복들이 적절히 사용될 수 있다.

[0060] 다양한 실시예들은 종래의 프로세스들에 비해 하나 또는 그 초과의 이점들을 포함할 수 있다. 예컨대, 방법(1000)이 종래의 설계 프로세스보다 적은 수의 반복들을 달성하므로, 인시(man-hours)의 해당 감소는 보다 효율적인 설계 및 아마도 비용 절감들을 의미한다. 부가적으로, 상이한 전력 도메인들 사이의 경계들은 단일 전력 차단기 셀의 폭에 대응할 수 있다. 이것은 개개의 직선형인 형상들에 개별 서브 코어들을 할당하는 종래의 설계 프로세스들과 대조적이며, 그러한 직선형인 형상들은 칩 상의 사용되지 않은 공간에 의해 분리될 수 있다. 본원에서의 다양한 실시예들은 서브 코어 직선형인 형상들 사이의 낭비적 공간을 제거하며, 그에 의해 반도체 영역이 감소된다. 부가적으로, 본원에서 설명되는 실시예들은 상이한 서브 코어들을 개별적으로 전력 붕괴시키기 위한 능력을 보존하는 동시에, 낭비되는 반도체 영역을 최소화시킨다.

[0061] 서브 코어들을 개별적으로 전력 붕괴시키기 위한 예시적 방법(1100)의 흐름 다이어그램이 도 11에서 예시된다. 일 예에서, 방법(1100)은 코어 내의 전력 관리 로직에 의해 수행된다. 예컨대, 카메라 코어 또는 다른 프로세서 코어는, 그러한 서브 코어들이 사용 중이지 않는 시간들 동안 서브 코어들에 대한 전력을 셧 오프하는 전력 관리 로직을 포함할 수 있다. 로직은 전력 붕괴를 수행하기 위한 컴퓨터 판독가능한 명령들을 실행할 수 있다. 서브 코어들을 전력 붕괴시키는 것은 개별 트랜지스터들의 누설 전류로 인한 전력 소비를 감소시킬 수 있다. 게다가, 전력 붕괴는 클록 게이팅(clock gating) 등과 같은 다른 전력 관리 기법들에 부가하여 또는 이들에 대한 대안으로서 수행될 수 있다.

[0062] 도 11의 방법(1100)은 다수의 서브 코어들 및 전력 도메인들 사이의 불규칙한 경계들을 가지는 코어(이를테면, 도 1에 도시되는 코어)에서 수행된다. 경계들은 전력 차단기 셀들, 이를테면, 도 2-도 9에서 예시되는 전력 차단기 셀들에 의해 제공된다. 게다가, 도 10의 방법(1000)(위에서 설명됨)은 설계 프로세스 동안 사용되는 표준 셀들로서 전력 차단기 셀들을 다루는 반면, 도 11의 방법(1100)은, 제조된, 그리고 디바이스의 테스트 동안 또는 정상 동작 동안 사용 중인 칩에 관련하여 수행된다.

[0063] 동작(1110)에서, 전력 관리 로직 전력은 제1 서브 코어를 전력 붕괴시키는 반면, 제2 서브 코어는 전력을 공급 받는다. 다시 말해서, 전력 관리 로직은 서브 코어들 중 제1 서브 코어에 대한 전력 공급을 일시적으로 중단하는 반면, 서브 코어들 중 제2 서브 코어에 전력을 계속 제공할 수 있다. 이 예에서 2개의 서브 코어들은 서로 인접하며, 전력 차단기 셀들에 의해 그들의 경계를 따라 분리된다. 전력 차단기 셀들에 의해 제공되는 불연속부들에도 불구하고, 다수의 전력 레일들은 제1 서브 코어로부터 제2 서브 코어로 코어의 디멘션을 횡단한다. 불연속부를 가지는 주어진 전력 레일은 제2 코어에 동작 전압을 제공할 수 있는 반면, 제1 코어 내의 그것의 부분을 통해 전력을 공급받지 못할 수 있다.

[0064] 동작(1120)에서, 전력 관리 로직 전력은 제2 서브 코어를 전력 붕괴시킨다. 이 시점에서, 전력 관리 로직은 제1 서브 코어에 전력을 제공할 수 있거나 또는 제1 서브 코어는 계속 전력 붕괴될 수 있다. 어느 경우든, 제1 및 제2 서브 코어들은 개별적으로 전력 붕괴가능하다.

[0065] 실시예들의 범위가 도 11에 도시되는 특정 방법으로 제한되는 것은 아니다. 다른 실시예들은 하나 또는 그 초과의 동작들을 부가, 생략, 재배열 또는 수정할 수 있다. 예컨대, 방법(1100)은 코어가 동작할 때 다수 회 수행될 수 있어서, 서브 코어들 각각의 서브 코어는 전력 붕괴될 수 있거나 또는 적절히 전력을 공급받을 수 있다. 서브 코어들 둘 모두가 동시에 온 상태일 수 있거나, 서브 코어들 둘 모두가 동시에 전력 붕괴될 수 있거나, 또는 서브 코어들 중 하나가 다른 서브 코어가 전력을 수신할 때 전력 붕괴될 수 있다. 부가적으로, 방법(1100)은 2개의 서브 코어들과 관련하여 설명되지만, 다양한 실시예들은 개별적으로 전력 붕괴가능한 2개 또는 그 초과의 서브 코어들을 포함할 수 있다는 것이 이해된다. 실시예들의 범위가 임의의 특정 수의 서브 코어들로 제한되는 것은 아니다. 더욱이, 방법(1100)의 서브 코어들의 전력 붕괴 및 전력 업은 임의의 적절한 기법, 이를테면, 전력 공급 장치들과 개별 서브 코어들 사이의 스위치들을 개방 또는 폐쇄하는 것, 및 전력 공급 장치들을 턴 온 또는 턴 오프하는 것 등을 사용하여 수행될 수 있다.

[0066] 당업자들이 이제 인식할 바와 같이 그리고 당면한 특정 애플리케이션에 따라, 많은 수정들, 치환들 및 변화들이 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서 본 개시내용의 디바이스들의 재료들, 장치, 구성들 및 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이에 비추어, 본원에서 예시되고 설명되는 특정 실시예들이 단지 본원의 일부 예들에만 불과하므로, 본 개시내용의 범위는 이러한 특정 실시예들의 범위로 제한되지 않아야 하지만, 오히려 이하에 첨부되는 청구항들의 범위 및 그들의 기능적 등가물들과 완전히 상응해야 한다.

Claims

반도체 디바이스로서,
복수의 서브 코어들을 가지는 프로세싱 코어;
상기 복수의 서브 코어들 중 제1 서브 코어로부터 제2 서브 코어에 걸쳐 있는(spanning) 복수의 전력 레일들 ― 상기 복수의 전력 레일들은 상기 제1 서브 코어 및 상기 제2 서브 코어 각각에 동작 전압을 제공하도록 구성됨 ―; 및
상기 제1 서브 코어와 상기 제2 서브 코어 사이의 경계를 정의하는 복수의 셀들을 포함하며,
상기 셀들 각각은 개개의 전력 레일에 불연속부(discontinuity)를 제공하고,
상기 불연속부는 상기 반도체 디바이스의 하나 초과의 층에서 상기 개개의 전력 레일의 차단부(break)를 포함하고,
각각의 전력 레일은 접지(VSS)용 전도성 라인 및 전원(VDD)용 전도성 라인을 포함하고,
상기 VDD용 전도성 라인은 상기 불연속부를 포함하는, 반도체 디바이스.
제1 항에 있어서,
상기 셀들 각각은,
제1 VDD 컨택; 및
제2 VDD 컨택을 포함하며,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 반도체 디바이스의 기판의 공통 N-형 도핑된 영역 내에 구축되는, 반도체 디바이스.
제2 항에 있어서,
상기 제1 VDD 컨택은 상기 제1 서브 코어에 대응하는 경계의 일측에서 상기 개개의 전력 레일에 커플링되고,
상기 제2 VDD 컨택은 상기 제2 서브 코어에 대응하는 경계의 일측에서 상기 개개의 전력 레일에 커플링되는, 반도체 디바이스.
제2 항에 있어서,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 N-형 도핑된 영역의 도핑된 반도체 재료와 직접적으로 커플링되지 않은, 반도체 디바이스.
반도체 디바이스로서,
복수의 서브 코어들을 가지는 프로세싱 코어;
상기 복수의 서브 코어들 중 제1 서브 코어로부터 제2 서브 코어에 걸쳐 있는 복수의 전력 레일들 ― 상기 복수의 전력 레일들은 상기 제1 서브 코어 및 상기 제2 서브 코어 각각에 동작 전압을 제공하도록 구성됨 ―; 및
상기 제1 서브 코어와 상기 제2 서브 코어 사이의 경계를 정의하는 복수의 셀들을 포함하며,
상기 셀들 각각은 개개의 전력 레일에 불연속부를 제공하고,
상기 불연속부는 상기 반도체 디바이스의 하나 초과의 층에서 상기 개개의 전력 레일의 차단부를 포함하고,
상기 셀들 각각은,
플로팅 게이트(floating gate) 구조; 및
셀의 경계를 따라 복수의 확산 차단부들을 포함하는, 반도체 디바이스.
제5 항에 있어서,
상기 셀들 각각은 3개의 그리드 유닛들(grid units) 또는 그 미만의 폭을 가지는, 반도체 디바이스.
제5 항에 있어서,
상기 제1 서브 코어 및 상기 제2 서브 코어는 개별 전력 도메인들에 있고,
상기 개별 전력 도메인들은 개별 전력 공급 장치들에 대응하는, 반도체 디바이스.
제5 항에 있어서,
상기 복수의 전력 레일들에 수직이며, 상기 제1 서브 코어 내의 상기 복수의 전력 레일들과 커플링된 부가적 전력 레일; 및
상기 부가적 전력 레일에 불연속부를 제공하는 부가적 셀을 더 포함하는, 반도체 디바이스.
반도체 칩으로서,
상기 반도체 칩의 반도체 재료 내에 배치된 복수의 프로세싱 코어들 ― 상기 프로세싱 코어들 중 제1 프로세싱 코어는 제1 서브 코어 및 제2 서브 코어를 가짐 ―;
상기 제1 서브 코어로부터 상기 제2 서브 코어에 걸쳐 있는 전력 레일 ― 상기 전력 레일은 상기 반도체 재료 내의 전도성 라인들을 포함함 ―; 및
상기 전력 레일 상의 상기 제1 서브 코어 및 상기 제2 서브 코어에 인접한 셀 ― 상기 셀은 상기 전도성 라인들의 복수의 금속층들에서 상기 전력 레일에 불연속부를 제공함 ―;
상기 전력 레일에 수직이며, 상기 제1 서브 코어 내의 상기 전력 레일과 통신하는 부가적 전력 레일; 및
상기 부가적 전력 레일에 불연속부를 제공하는 부가적 셀을 포함하는, 반도체 칩.
제9 항에 있어서,
상기 셀은,
제1 전원(VDD) 컨택; 및
제2 VDD 컨택을 포함하며,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 반도체 칩의 기판의 공통 N-형 도핑된 영역 내에 구축되는, 반도체 칩.
제10 항에 있어서,
상기 제1 VDD 컨택은 상기 제1 서브 코어에서 상기 전력 레일에 커플링되고,
상기 제2 VDD 컨택은 상기 제2 서브 코어에서 상기 전력 레일에 커플링되는, 반도체 칩.
제10 항에 있어서,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 N-형 도핑된 영역의 도핑된 반도체 재료와 직접적으로 커플링되지 않은, 반도체 칩.
제9 항에 있어서,
상기 전력 레일은 접지(VSS)용 전도성 라인 및 VDD용 전도성 라인을 포함하고,
상기 VSS용 전도성 라인은 상기 셀을 통해 계속적으로 연장되는, 반도체 칩.
제9 항에 있어서,
상기 제1 서브 코어 및 상기 제2 서브 코어는 개별 전력 도메인들에 있는, 반도체 칩.
제9 항에 있어서,
상기 셀은,
상기 반도체 칩의 기판 상에 배치되고 그리고 트랜지스터와 연관되지 않은 게이트 구조를 포함하는, 반도체 칩.
프로세싱 코어를 가지는 반도체 칩으로서,
상기 프로세싱 코어는,
제1 서브 코어;
제2 서브 코어;
상기 제1 서브 코어 및 상기 제2 서브 코어에 전력을 분배하기 위한 전력 분배 수단; 및
상기 반도체 칩의 다수의 금속층들에서 상기 전력 분배 수단에 불연속부들을 제공하기 위한 불연속부 제공 수단을 포함하며,
상기 제1 서브 코어와 상기 제2 서브 코어 사이의 경계는 상기 제1 서브 코어 및 상기 제2 서브 코어에 인접하는 상기 불연속부 제공 수단에 의해 정의되고,
상기 프로세싱 코어는 GPU(Graphics Processing Unit)을 포함하고,
상기 제1 서브 코어는 셰이더 유닛(shader unit)을 포함하고,
상기 제2 서브 코어는 누산기 유닛(accumulator unit)을 포함하는, 프로세싱 코어를 가지는 반도체 칩.
제16 항에 있어서,
상기 불연속부 제공 수단은 상기 경계에서 복수의 셀들을 포함하고,
상기 셀들 각각은,
제1 전원(VDD) 컨택; 및
제2 VDD 컨택을 포함하며,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 반도체 칩의 기판의 공통 N-형 도핑된 영역 내에 구축되는, 반도체 칩.
제17 항에 있어서,
상기 제1 VDD 컨택은 상기 제1 서브 코어에 대응하는 경계의 일측에서 개개의 전력 레일에 커플링되고,
상기 제2 VDD 컨택은 상기 제2 서브 코어에 대응하는 경계의 일측에서 상기 개개의 전력 레일에 커플링되는, 반도체 칩.
제17 항에 있어서,
상기 제1 VDD 컨택 및 상기 제2 VDD 컨택은 상기 N-형 도핑된 영역의 도핑된 반도체 재료와 직접적으로 커플링되지 않은, 반도체 칩.
제16 항에 있어서,
상기 전력 분배 수단은 복수의 전력 레일들을 포함하며,
상기 불연속부 제공 수단은 상기 전력 레일들이 상기 제1 서브 코어로부터 상기 제2 서브 코어에 걸쳐 있는 지점들에서 상기 경계를 정의하는 복수의 셀들을 포함하는, 반도체 칩.
제20 항에 있어서,
각각의 전력 레일은 접지(VSS)용 전도성 라인 및 전원(VDD)용 전도성 라인을 포함하고,
상기 VSS용 전도성 라인들은 상기 셀들에 의해 제공되는 불연속부들을 포함하지 않는, 반도체 칩.
제16 항에 있어서,
상기 제1 서브 코어 및 상기 제2 서브 코어는 개별 전력 도메인들에 있고,
추가로, 상기 개별 전력 도메인들은 개별 전력 공급 장치들에 대응하는, 반도체 칩.