JP2019517152A - 処理デバイスにおける電力ドメインを分離するためのシステムおよび方法 - Google Patents
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Abstract
Description
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[C1] 半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第1のサブコアから第2のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第1のサブコアと前記第2のサブコアとの各々に動作電圧を提供するように構成される、および
前記第1のサブコアと前記第2のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの1つより多くの層において、前記それぞれの電力レールにおけるブレークを含む、
を備える、半導体デバイス。
[C2] 前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体デバイスの基板の共通のN型ドープ領域内に形成されている、
を備える、C1に記載の半導体デバイス。
[C3] 前記第1のVDDコンタクトは、前記第1のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、C2に記載の半導体デバイス。
[C4] 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、C2に記載の半導体デバイス。
[C5] 各電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VDDに関する前記導電線は、前記不連続部を含む、C1に記載の半導体デバイス。
[C6] 前記セルの各々は、
浮遊ゲート構造と、および
前記セルのエクステントに沿った複数のディフュージョンブレークと
を備える、C1に記載の半導体デバイス。
[C7] 前記複数の電力レールに対して垂直でありかつ前記第1のサブコア内の前記複数の電力レールと結合された追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、C1に記載の半導体デバイス。
[C8] 前記セルの各々は、3グリッドユニット以下の幅を有する、C1に記載の半導体デバイス。
[C9] 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにあり、およびここにおいて、前記別個の電力ドメインは、別個の電源に対応する、C1に記載の半導体デバイス。
[C10] 半導体チップであって、
前記半導体チップの半導体材料内に配置された複数の処理コアと、前記コアのうちの第1のものは、第1のサブコアと第2のサブコアとを有する、
前記第1のサブコアから前記第2のサブコアまで広がる電力レールと、前記電力レールは、前記半導体材料内の導電線を含む、および
前記電力レール上で前記第1のサブコアと前記第2のサブコアとに隣り合うセルと、前記セルは、前記導電線の複数の金属層において、前記電力レールにおける不連続部を提供する、
を備える、半導体チップ。
[C11] 前記セルは、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体チップの基板の共通のN型ドープ領域内に形成されている、
を備える、C10に記載の半導体チップ。
[C12] 前記第1のVDDコンタクトは、前記第1のサブコアにおいて前記電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアにおいて前記電力レールに結合される、C11に記載の半導体チップ。
[C13] 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、C11に記載の半導体チップ。
[C14] 前記電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VSSに関する前記導電線は、前記セルを連続的に通る、C10に記載の半導体チップ。
[C15] 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにある、C10に記載の半導体チップ。
[C16] 前記電力レールに対して垂直でありかつ前記第1のサブコア内の前記電力レールと通信状態にある追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、C10に記載の半導体チップ。
[C17] 前記セルは、
前記半導体チップの基板上に配置されかつトランジスタに関連付けられていないゲート構造
を備える、C10に記載の半導体チップ。
[C18] 処理コアを有する半導体チップであって、前記処理コアは、
第1のサブコアと、
第2のサブコアと、
前記第1のサブコアと前記第2のサブコアとに電力を分配するための手段と、および
前記半導体チップのマルチプルの金属層において、前記電力を分配する手段における不連続部を提供するための手段と、ここにおいて、前記第1のサブコアと前記第2のサブコアとの間の境界が、前記第1のコアと前記第2のコアとに隣り合う前記不連続部を提供する手段によって定義される、
を備える、半導体チップ。
[C19] 前記不連続部を提供する手段は、前記境界において複数のセルを含み、ここにおいて、前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体チップの基板の共通のN型ドープ領域内に形成されている、
を備える、C18に記載の半導体チップ。
[C20] 前記第1のVDDコンタクトは、前記第1のサブコアに対応する前記境界の側にあるそれぞれの電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、C19に記載の半導体チップ。
[C21] 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、C19に記載の半導体チップ。
[C22] 前記電力を分配する手段は、複数の電力レールを備え、およびここにおいて、前記不連続部を提供する手段は、前記電力レールが前記第1のサブコアから前記第2のサブコアまで広がる部分において前記境界を定義する複数のセルを備える、C18に記載の半導体チップ。
[C23] 各電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VSSに関する前記導電線は、前記セルによって提供される不連続部を含まない、C22に記載の半導体チップ。
[C24] 前記処理コアは、グラフィックス処理ユニット(GPU)を備え、およびここにおいて、前記第1のサブコアは、シェーダユニットを備え、およびここにおいて、前記第2のサブコアは、アキュムレータユニットを備える、C18に記載の半導体チップ。
[C25] 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにあり、および、さらにここにおいて、前記別個の電力ドメインは、別個の電源に対応する、C18に記載の半導体チップ。
[C26] 第2のサブコアに電力を提供しながら、第1のサブコアを電力崩壊させることと、ここにおいて、前記第1のサブコアおよび前記第2のサブコアは、半導体チップ上の処理コアにおいてインプリメントされ、ここにおいて、前記第1のサブコアと前記第2のサブコアとの間の境界が、前記半導体チップのマルチプルの層において複数の電力レールにおける不連続部を提供する複数のセルを含む、および
前記第1のサブコアを電力崩壊させることとは独立して、前記第2のサブコアを電力崩壊させることと
を備える方法。
[C27] 前記第1のサブコアと前記第2のサブコアとを同時に電力崩壊させることをさらに備える、C26に記載の方法。
[C28] 前記第2のサブコアと前記第1のサブコアとに同時に電力を提供することをさらに備える、C26に記載の方法。
[C29] 前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体デバイスの基板の共通のN型ドープ領域内に形成されている、
を備える、C26に記載の方法。
[C30] 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、C26に記載の方法。
Claims (30)
- 半導体デバイスであって、
複数のサブコアを有する処理コアと、
前記複数のサブコアの第1のサブコアから第2のサブコアまで広がる複数の電力レールと、前記複数の電力レールは、前記第1のサブコアと前記第2のサブコアとの各々に動作電圧を提供するように構成される、および
前記第1のサブコアと前記第2のサブコアとの間の境界を定義する複数のセルと、前記セルの各々は、それぞれの電力レールにおける不連続部を提供し、ここにおいて、前記不連続部は、前記半導体デバイスの1つより多くの層において、前記それぞれの電力レールにおけるブレークを含む、
を備える、半導体デバイス。 - 前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体デバイスの基板の共通のN型ドープ領域内に形成されている、
を備える、請求項1に記載の半導体デバイス。 - 前記第1のVDDコンタクトは、前記第1のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項2に記載の半導体デバイス。
- 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項2に記載の半導体デバイス。
- 各電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VDDに関する前記導電線は、前記不連続部を含む、請求項1に記載の半導体デバイス。
- 前記セルの各々は、
浮遊ゲート構造と、および
前記セルのエクステントに沿った複数のディフュージョンブレークと
を備える、請求項1に記載の半導体デバイス。 - 前記複数の電力レールに対して垂直でありかつ前記第1のサブコア内の前記複数の電力レールと結合された追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、請求項1に記載の半導体デバイス。 - 前記セルの各々は、3グリッドユニット以下の幅を有する、請求項1に記載の半導体デバイス。
- 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにあり、およびここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項1に記載の半導体デバイス。
- 半導体チップであって、
前記半導体チップの半導体材料内に配置された複数の処理コアと、前記コアのうちの第1のものは、第1のサブコアと第2のサブコアとを有する、
前記第1のサブコアから前記第2のサブコアまで広がる電力レールと、前記電力レールは、前記半導体材料内の導電線を含む、および
前記電力レール上で前記第1のサブコアと前記第2のサブコアとに隣り合うセルと、前記セルは、前記導電線の複数の金属層において、前記電力レールにおける不連続部を提供する、
を備える、半導体チップ。 - 前記セルは、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体チップの基板の共通のN型ドープ領域内に形成されている、
を備える、請求項10に記載の半導体チップ。 - 前記第1のVDDコンタクトは、前記第1のサブコアにおいて前記電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアにおいて前記電力レールに結合される、請求項11に記載の半導体チップ。
- 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項11に記載の半導体チップ。
- 前記電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VSSに関する前記導電線は、前記セルを連続的に通る、請求項10に記載の半導体チップ。
- 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにある、請求項10に記載の半導体チップ。
- 前記電力レールに対して垂直でありかつ前記第1のサブコア内の前記電力レールと通信状態にある追加の電力レールと、および
前記追加の電力レールにおける不連続部を提供する追加のセルと
をさらに備える、請求項10に記載の半導体チップ。 - 前記セルは、
前記半導体チップの基板上に配置されかつトランジスタに関連付けられていないゲート構造
を備える、請求項10に記載の半導体チップ。 - 処理コアを有する半導体チップであって、前記処理コアは、
第1のサブコアと、
第2のサブコアと、
前記第1のサブコアと前記第2のサブコアとに電力を分配するための手段と、および
前記半導体チップのマルチプルの金属層において、前記電力を分配する手段における不連続部を提供するための手段と、ここにおいて、前記第1のサブコアと前記第2のサブコアとの間の境界が、前記第1のコアと前記第2のコアとに隣り合う前記不連続部を提供する手段によって定義される、
を備える、半導体チップ。 - 前記不連続部を提供する手段は、前記境界において複数のセルを含み、ここにおいて、前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体チップの基板の共通のN型ドープ領域内に形成されている、
を備える、請求項18に記載の半導体チップ。 - 前記第1のVDDコンタクトは、前記第1のサブコアに対応する前記境界の側にあるそれぞれの電力レールに結合され、および前記第2のVDDコンタクトは、前記第2のサブコアに対応する前記境界の側にある前記それぞれの電力レールに結合される、請求項19に記載の半導体チップ。
- 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項19に記載の半導体チップ。
- 前記電力を分配する手段は、複数の電力レールを備え、およびここにおいて、前記不連続部を提供する手段は、前記電力レールが前記第1のサブコアから前記第2のサブコアまで広がる部分において前記境界を定義する複数のセルを備える、請求項18に記載の半導体チップ。
- 各電力レールは、VSSに関する導電線およびVDDに関する導電線を含み、ここにおいて、VSSに関する前記導電線は、前記セルによって提供される不連続部を含まない、請求項22に記載の半導体チップ。
- 前記処理コアは、グラフィックス処理ユニット(GPU)を備え、およびここにおいて、前記第1のサブコアは、シェーダユニットを備え、およびここにおいて、前記第2のサブコアは、アキュムレータユニットを備える、請求項18に記載の半導体チップ。
- 前記第1のサブコアおよび前記第2のサブコアは、別個の電力ドメインにあり、および、さらにここにおいて、前記別個の電力ドメインは、別個の電源に対応する、請求項18に記載の半導体チップ。
- 第2のサブコアに電力を提供しながら、第1のサブコアを電力崩壊させることと、ここにおいて、前記第1のサブコアおよび前記第2のサブコアは、半導体チップ上の処理コアにおいてインプリメントされ、ここにおいて、前記第1のサブコアと前記第2のサブコアとの間の境界が、前記半導体チップのマルチプルの層において複数の電力レールにおける不連続部を提供する複数のセルを含む、および
前記第1のサブコアを電力崩壊させることとは独立して、前記第2のサブコアを電力崩壊させることと
を備える方法。 - 前記第1のサブコアと前記第2のサブコアとを同時に電力崩壊させることをさらに備える、請求項26に記載の方法。
- 前記第2のサブコアと前記第1のサブコアとに同時に電力を提供することをさらに備える、請求項26に記載の方法。
- 前記セルの各々は、
第1のVDDコンタクトと、および
第2のVDDコンタクトと、前記第1および第2のVDDコンタクトは、前記半導体デバイスの基板の共通のN型ドープ領域内に形成されている、
を備える、請求項26に記載の方法。 - 前記第1のVDDコンタクトおよび前記第2のVDDコンタクトは、前記N型ドープ領域のドープされた半導体材料と直接的に結合されない、請求項26に記載の方法。
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