TWI536191B - 形成可減少漏損之閘極結構的方法 - Google Patents

Description

形成可減少漏損之閘極結構的方法

本發明係關於積體電路，且更特定而言，係關於包含記憶體之積體電路。積體電路通常含有用於儲存資料之記憶體元件(諸如，隨機存取記憶體單元)。

本申請案主張於2012年12月20日申請之美國專利申請案第13/331,055號之優先權，該專利申請案之全部內容以引用之方式藉此併入本文中。

在可程式化積體電路上，可使用記憶體元件來儲存組態資料。一旦載入有一組態資料位元，一記憶體元件可將一靜態控制信號供應至一可程式化邏輯電晶體(通常稱為一傳遞電晶體)之閘極。組態位元之邏輯高狀態或邏輯低狀態判定傳遞電晶體是接通還是關斷。藉由組態眾多傳遞電晶體，一可程式化積體電路上之可程式化邏輯可經組態以執行一定製邏輯功能。

自記憶體元件接收靜態控制信號之傳遞電晶體通常自n通道電晶體形成。當將一低電壓施加至一n通道通閘之閘極時，通閘將關斷且將防止信號在其源極-汲極端子之間傳遞。當將一高電壓施加至一n通道通閘之閘極時，允許信號在其源極-汲極端子之間傳遞。

由於n通道金屬氧化物半導體電晶體之電性質，因此若施加至傳遞電晶體之閘極之控制電壓具有與一邏輯1值相同之量值，則難以在一n通道傳遞電晶體之源極-汲極端子 之間傳遞該邏輯1值。因此，可程式化積體電路有時具備以經升高電壓位準供應靜態控制信號之記憶體元件。當傳遞電晶體接通時，此等經升高控制信號過驅動該等傳遞電晶體藉此改良其驅動強度。

使用一經升高正電源供應電壓(亦即，大於用於給可程式化積體電路上之剩餘邏輯電路供電之標稱正電源供應電壓的一正電源供應電壓)加偏壓於供應該等經升高控制信號之記憶體元件。然而，以此方式加偏壓於記憶體元件可導致增加的漏損及電力消耗。舉例而言，一記憶體元件可包含各自具有與一p通道電晶體串聯地耦合之一n通道電晶體之第一交叉耦合反相器及第二交叉耦合反相器。當記憶體元件儲存一既定資料位元時，第一反相器中之n通道電晶體可係接通的而第二反相器中之n通道電晶體可係關斷的。關斷的n通道電晶體將具有接收經升高正電源供應電壓之一汲極端子及一閘極端子、源極端子以及接收一接地電壓之主體(塊體)端子。由於經閘極誘發之汲極漏損效應、頻帶間隧穿、突崩崩潰及其他次臨限漏損效應，因此如此加偏壓之一n通道電晶體可經歷自其汲極端子流入至其主體端子中之實質漏損電流。

在減輕此類型之漏損之一努力中，已開發涉及加反向偏壓於記憶體元件中之n通道電晶體之主體端子(亦即，藉由給該等主體端子供應一負電壓)之技術。使用負電壓加偏壓於主體端子以增加源極端子與主體端子之間的反向偏壓將用於增加電晶體臨限電壓，藉此減少次臨限漏損。

然而，若接近一毗鄰電晶體之一經主動驅動閘極結構(亦即，將毗鄰電晶體之閘極結構加偏壓至某一正電壓位準之處)而形成n通道電晶體之塊體，則彼閘極結構與n通道電晶體之塊體之間的電壓差將產生不可接受的漏損電流量(此乃因熱載子注入機制)。此效應在其中電晶體彼此較接近地形成之現代積體電路製作製程中加劇。因此，自一個電晶體之一經主動驅動閘極端子流動至一緊密形成之相鄰電晶體之一經加反向偏壓塊體端子之漏損電流可使使用習用加反向偏壓技術所達成之任何漏損改良無效。

提供具有電晶體之積體電路。一金屬氧化物半導體電晶體可(舉例而言)包含一閘極端子、第一源極-汲極端子及第二源極-汲極端子以及一主體端子。該主體端子可連接至其中形成該第一源極-汲極端子及該第二源極-汲極端子之一井區(例如，一n通道電晶體之一p井或一p通道電晶體之一n井)。該主體端子可經加反向偏壓，此增加電晶體臨限電壓位準且可幫助減少次臨限漏損。

舉例而言，可為一n通道電晶體之該主體端子供應一負電壓。將一負電壓供應至一n通道裝置之該主體端子加反向偏壓於n+源極-汲極區與該n通道電晶體之p井之間的p-n接面。然而，若該n通道電晶體之該p井太接近於一相鄰電晶體之一閘極結構(例如，一多晶矽閘極結構)而形成，則若將該相鄰電晶體之該閘極結構加偏壓至一正電源供應電壓位準則可產生實質量之漏損。

電腦輔助設計(CAD)工具可用於識別積體電路上之潛在洩漏區。舉例而言，該等CAD工具可用於識別所有經主動驅動閘極端子及所有經主動驅動井區。然後，該等CAD工具可檢查每一閘極-井對是否足夠接近於彼此地放置(例如，若該閘極結構與該井區之間的距離大於一預定臨限位準，則可容許因此而產生之電晶體間量)。若一個電晶體之該閘極結構與一毗鄰電晶體之該井區之間的該距離大於該預定臨限值，則可將該閘極結構標記(註冊)為滿足設計準則，且可檢驗一連續閘極-井對。若一個電晶體之該閘極結構與一毗鄰電晶體之該井區之間的該距離小於該預定臨限值，則可將彼閘極結構加旗標為不滿足設計準則。

可使用一閘極切斷層(有時稱為一切斷多晶矽層)切斷所有經加旗標閘極結構。該等CAD工具可(舉例而言)用於識別該經加旗標閘極結構之附近中之一現有閘極切斷層且可延伸該現有閘極切斷層以將該等經加旗標閘極結構切斷成多個段。該經延伸閘極切斷層用於將該經主動驅動閘極切割成至少第一段及第二段，其中實體毗鄰於經加反向偏壓井區之該第一段係浮動的，且其中延伸超過該相鄰電晶體之該等源極-汲極區之該第二段仍經主動加偏壓。由於最接近於該經加反向偏壓井區之部分現在係浮動的，因此該經加反向偏壓井區與浮動閘極段之間的電壓差減少，藉此實質上消除電晶體間漏損。

依據隨附圖式及下文詳細說明，本發明之其他特徵、其本質及各種優勢將更顯而易見。

本發明係關於諸如金屬氧化物半導體電晶體之電晶體。諸如n通道電晶體及p通道電晶體之金屬氧化物半導體電晶體形成於一半導體基板中。每一電晶體可包含藉由一通道區分離之一對源極-汲極區。一導電閘極結構可形成於該通道區上方。一介電層可插入於該導電閘極結構與該通道區中之基板之表面之間。

一般而言，可期望在節省晶粒面積且減少製造成本之一努力中形成彼此接近之電晶體。在現代互補金屬氧化物半導體(CMOS)製作製程中，某些電晶體可足夠接近地形成以致在毗鄰電晶體之間產生非所要之漏損電流。舉例而言，考量其中一第一電晶體形成於一相鄰第二電晶體之附近中之一情形。特定而言，第一電晶體可形成於緊毗鄰於第二電晶體之閘極結構而定位之一井區中。若第一電晶體之井區及第二電晶體之閘極結構經加偏壓以使得形成一大電壓差，則實質漏損電流可自第二電晶體之閘極結構流入至第一電晶體之井區中。以此方式產生之電晶體間漏損電流可消耗不可接受之電量。因此，可期望能夠識別及補救一積體電路上之此等潛在漏損區域。

根據本發明之實施例之金屬氧化物半導體(MOS)電晶體可用於任何適合類型之積體電路。其中可使用電晶體之積體電路包含可程式化邏輯裝置積體電路、微處理器、邏輯電路、類比電路、特殊應用積體電路、記憶體、數位信號處理器、類比轉數位轉換器電路及數位轉類比轉換器電路 等。

圖1係形成於一半導體基板14中之一積體電路10之一剖面側視圖。如圖1中所展示，諸如n通道電晶體12之一電晶體可形成於基板14中。電晶體12可包含藉由一相關聯通道區21分離之一對源極-汲極區22(例如，n+摻雜區)。諸如多晶矽閘極結構18(或其他金屬閘極結構)之一導電閘極結構可形成於通道區21上方。閘極介電層20(有時稱為一閘極氧化物層)可安置於閘極結構18與通道區21中之基板14之表面之間。閘極結構18可用作電晶體12之一閘極端子(例如，可為閘極結構18供應閘極電壓Vg)，而兩個源極-汲極區22可用作電晶體12之汲極端子及/或源極端子(例如，區22可接收汲極電壓Vd及源極電壓Vs)。當提及一MOS電晶體時，術語「源極」及「汲極」有時可互換使用。

N通道電晶體12可形成於一p井30(例如，輕度摻雜有p型摻雜物之基板中之一區)中。電晶體12亦可包含諸如p+分接區24之一主體(塊體)分接區。區24可用作電晶體12之一主體端子(例如，主體分接區可接收主體偏壓電壓Vbody)且可用於將n通道電晶體12之p井30加偏壓至任何期望之電壓位準。作為實例，電壓Vbody可等於Vs及Vd中之至少一者、可小於Vs及Vd(以加反向偏壓於電晶體12之塊體)且可經設定為大於Vs及Vd中之至少一者(以加正向偏壓於電晶體12之塊體)。在本發明之一項適合實施例中，塊體分接區24可接收用於加反向偏壓於n通道電晶體12之主體之一負電壓。以此方式加反向主體偏壓於n通道電晶體12可增 加電晶體臨限電壓，此減少電晶體12之次臨限漏損。

主體分接區24可藉由一淺溝渠隔離(STI)結構26與源極-汲極區22中之至少一者分離。一般而言，淺溝渠隔離結構26可佔用非源極-汲極區22(有時稱為擴散區或氧化物定義區)、電晶體通道區21或塊體分接區24之基板14中之區域。

在圖1之實例中，電晶體12之井區30可毗鄰於與一相鄰電晶體相關聯之閘極結構28而形成。閘極結構28可(舉例而言)接收一高閘極電壓Vg'。在其中Vg'等於一正電源供應電壓且Vbody等於一負偏壓電壓之一情形中，可形成一大電壓差(亦即，Vg'與Vbody之間的差可超過一可容許臨限位準)。在此等情形中，實質量之漏損電流可自一個電晶體之閘極28流動至另一相鄰電晶體之經負向加偏壓井區30中(如由虛線路徑32所指示)。經主動加偏壓之閘極結構28不需要係另一電晶體之一閘極結構。閘極結構28亦可係一虛設多晶矽結構或形成於裝置10上之任何其他密度順從性結構以確保在化學-機械平坦化(CMP)拋光操作期間達成滿意平坦度。一般而言，足夠接近於一經負向加偏壓井區30而形成之任何經主動驅動導電結構(無論其是否係一電晶體之一部分)可能夠產生不期望之漏損電流。

圖2係結合圖1一起闡述之兩個毗鄰電晶體之一俯視佈局圖。特定而言，圖1係沿虛線40截取且沿方向41觀看之圖2中之電路之剖面側視圖。如圖2中所展示，電晶體12之井區30可形成在距毗鄰電晶體13之閘極結構28一距離Lsp 處。在此實例中，井區30可經加反向偏壓(例如，可為電晶體12之陰影p井供應一負主體偏壓電壓)。

若間距Lsp小於一預定臨限值，則可在經加反向偏壓井區30與經主動驅動閘極結構28之一對應部分之間產生漏損電流。舉例而言，若Lsp超過預定臨限值，則可在閘極28與井區30之間流動的任何漏損可係可接受的。然而，若Lsp小於預定臨限值，則閘極28與井區30之間的漏損可超過可容許位準。減少此類型之電晶體間漏損之一種方法係使兩個電晶體彼此進一步間隔開。

不可能始終可能或期望使兩個電晶體進一步間隔開僅為確保Lsp符合設計準則(亦即，以使得Lsp大於或等於預定臨限值)。解決此設計約束而不實體移位該等電晶體之位置之一種方式係將毗鄰閘極結構28切斷成較小段以使得面向經加反向偏壓井區30之一所得段不再接收一偏壓電壓。作為一實例，可將閘極結構28分段切割成至少兩個單獨部分，如由虛線42所指示。一第一經切割段可係浮動的，而一第二經切割段可仍係經主動驅動的(例如，以此方式切斷多晶矽閘極不應影響電晶體操作)。由於切割結構28，因此減少經負向加偏壓井區30與浮動閘極段之間的電壓差，藉此減少漏損。

可使用諸如圖3中所展示之說明性電腦輔助設計(CAD)工具之電腦輔助設計工具來設計裝置10。裝置10可包含邏輯電路、輸入-輸出電路、電力供應電路及其他數位/類比電路。設計工具62可實施於計算設備(例如，一個人電腦) 上且可用於識別裝置10上之潛在漏損區域。

設計程序通常以邏輯電路功能規格之公式化開始。一積體電路設計者可使用設計及約束輸入工具64來規定應如何運行一期望之電路。設計及約束輸入工具64可包含諸如設計及約束輸入輔助器66及設計編輯器68之工具。諸如輔助器66之設計及約束輸入輔助器可用於幫助一設計者自現有設計之一庫定位一期望設計且可為設計者提供電腦輔助協助以用於鍵入(規定)期望之設計。作為一實例，設計及約束輸入輔助器66可用於為一使用者呈現選項螢幕。使用者可點擊螢幕上選項以選擇正設計之電路是否應具有特定特徵。設計編輯器68可用於鍵入一設計(例如，藉由鍵入硬體描述語言碼行)、可用於編輯自一庫獲得之一設計(例如，使用一設計及約束輸入輔助器)或可協助一使用者選擇及編輯經適當預封裝碼/設計。

若期望，則設計及約束輸入工具64可允許設計者使用諸如Verilog硬體描述語言(HDL)或Very高速積體電路硬體描述語言(VHDL)之一硬體描述語言來提供一邏輯設計。邏輯電路之設計者可藉由用編輯器68寫入硬體描述語言碼來鍵入邏輯設計。若期望，則可自使用者維護或商業庫匯入碼區塊。

在已使用設計及約束輸入工具64鍵入設計之後，行為模擬工具72可用於模擬設計之功能效能。若設計之功能效能不完整或不正確，則設計者可使用設計及約束輸入工具64對設計做出改變。在已使用工具74執行合成操作之前，可 使用行為模擬工具72來驗證新設計之功能操作。若期望，則亦可在設計流程之其他階段(例如，在邏輯合成之後)使用諸如工具72之模擬工具。可將行為模擬工具72之輸出以任何適合之格式(例如，真值表、時序圖等)提供至邏輯設計者。

一旦已判定邏輯設計之功能操作符合要求，則邏輯合成及最佳化工具74可用於將邏輯設計實施於一特定積體電路中(亦即，實施於一特定可程式化積體電路產品或產品系列之邏輯及互連資源中)。

基於由邏輯設計者使用工具64鍵入之邏輯設計資料及約束資料，工具74試圖藉由適當選擇硬體來將不同邏輯功能實施於邏輯設計中而最佳化該設計。

在使用工具74之邏輯合成及最佳化之後，放置及繞線工具76可用於執行實體設計步驟(佈局合成操作)。放置及繞線工具76用於判定如何將針對每一邏輯功能之電路放置於裝置10內。舉例而言，若兩個計數器彼此相互作用，則放置及繞線工具76可將此等計數器定位於積體電路上之毗鄰邏輯區中以最小化互連延遲。放置及繞線工具76有序且高效地形成針對一既定積體電路之邏輯設計之實施方案。

在已使用放置及繞線工具76產生裝置10中之期望邏輯設計之一實施方案之後，可使用分析工具78分析且測試該設計之該實施方案。

設計工具62可用於識別可潛在地具有漏損問題缺陷之裝置10上之區。舉例而言，設計工具62可用於：識別裝置10 上之所有經加反向偏壓井區；識別裝置10上之所有經主動驅動閘極結構；及判定該等經主動驅動閘極結構中之任一者是否過於接近於所識別井區中之任一者放置。

圖4係展示其中應使用一現有閘極切斷層來切斷一導電閘極結構之一例項之一俯視佈局圖。如圖4中所展示，積體電路10可包含電晶體102、104、106及107。電晶體102可具有一閘極結構108A，而電晶體104可具有一閘極結構108B。閘極結構108A與108B不應電連接。然而，在形成閘極結構108A及108B中，一連續閘極結構108可安置於與電晶體102及104相關聯之擴散區上方。然後，設計工具62可用於規定諸如閘極切斷層120(有時稱為一切斷多晶矽(CPO)層)之一可移除層。切斷層120用於確保在製作製程期間將把閘極結構108切割成個別段108A及108B。閘極切斷層120可係在製作製程中之一中間步驟期間暫時形成於裝置10上方之一類型的遮罩層(例如，用以識別應被切斷或蝕刻之閘極結構之部分)且可在將裝置10封裝及運送至消費者之前被移除。

名義上，電晶體106可具有一連續閘極結構110且電晶體107可具有閘極結構100。設計工具62可識別：電晶體107具有一經加反向偏壓井區30；及電晶體106之閘極結構110經主動驅動至某一正電壓位準。設計工具62可進一步能夠計算井區30與閘極結構110之間的距離Lsp。在圖4之實例中，間距Lsp可小於一預定臨限間距。然後，設計工具62可用於定位現有閘極切斷層120且用以進一步延伸閘極切 斷層120(參見，例如，延伸部122)以使得將電晶體106之閘極結構110切斷成兩個單獨段110A及110B。閘極段110B可仍經主動驅動，因此將不影響電晶體106之功能。然而，將不再將閘極段110A加偏壓至一正電壓位準(假定閘極觸點沿段110B(而非沿段110A)定位於某處)。因此，實質上消除(在延伸閘極切斷層之前)原本存在於電晶體107之區30與電晶體106之閘極結構110之間的任何潛在漏損。圖4之實例展示其中可切斷一導電閘極結構之僅一項說明性電路組態且不用於限制本發明之範疇。

圖5係涉及識別根據本發明之一實施例之待切斷之閘極結構之說明性步驟之一流程圖。

在步驟300處，設計工具62可執行裝置10上之電晶體之初始放置及繞線。在步驟302處，設計工具62可用於識別所有經主動驅動井區(例如，經主動驅動之所有p井區)。針對在步驟304中所識別之井區中之每一者，設計工具62可用於檢查其偏壓位準是否為負(步驟304)。舉例而言，可摒棄「高電壓」(HV)井區(例如，使用大於一既定正電源供應電壓位準之電壓加偏壓於其之井)及「低電壓」(LV)井區(例如，使用大於零伏但小於既定正電源供應電壓之電壓加偏壓於其之井)，而可儲存「負電壓」(NV)井區(例如，使用小於零伏且大於-0.5 V之電壓加偏壓於其之井)及「極負電壓」(VNV)井區(例如，使用小於-0.5 V之電壓加偏壓於其之井)以用於進一步處理。在步驟306處，可藉由收集在步驟304期間未被摒棄之所有經儲存井區來獲得一 組潛在洩漏井區。

既定正電源供應電壓可等於1.2 V(作為一實例)。作為一參考點，用於給裝置10上之大多數邏輯電路供電之一標稱或核心正電源供應電壓可等於0.85 V。

步驟308、310及312可與步驟302、304及306同時執行。在步驟308處，設計工具62可用於識別所有經主動驅動多晶矽閘極結構(例如，工具62可用於識別所有非浮動閘極)。針對在步驟308中所識別之閘極結構中之每一者，設計工具62可用於檢查其閘極偏壓位準是否為正(步驟310)。舉例而言，可摒棄NV閘極結構(例如，使用小於零伏且大於-0.5 V之電壓加偏壓於其之閘極結構)及VNV閘極結構(例如，使用小於-0.5 V之電壓加偏壓於其之閘極結構)，而可儲存LV閘極結構(例如，使用大於零伏且小於1.2 V之電壓加偏壓於其之閘極結構)、HV閘極結構(例如，使用大於1.2 V之電壓加偏壓於其之閘極結構)及「不含標記」(NM)閘極結構(例如，可使用標稱正電源供應電壓或其他可能電壓位準加偏壓於其之閘極結構)以用於進一步處理。在步驟312處，可藉由收集在步驟310期間未被摒棄之所有經主動驅動閘極結構來獲得一組潛在洩漏閘極結構。

在步驟314處，可自該組潛在洩漏井區(亦即，在步驟306中獲得之該組)選擇一井且可自該組潛在洩漏閘極結構(亦即，在步驟312中獲得之該組)選擇一閘極。在步驟316處，設計工具62可用於檢查選定井區與選定閘極結構之間的距離Lsp是否小於一預定臨限值。若Lsp大於預定臨限 值，則選定井-閘極對滿足設計準則。若Lsp小於預定臨限值，則可加旗標於當前選定閘極結構(步驟318)。處理可迴圈回至步驟314以檢查一新井-閘極組合，如由路徑319所指示。可反覆步驟314及316直至已檢查所有可能井-閘極組合為止。

一旦已識別(加旗標)裝置10上之問題區，則設計工具62可用於延伸現有閘極切斷層以使潛在洩漏閘極結構浮動。圖6展示圖4之一較詳細部分來圖解說明可如何延伸一現有閘極切斷層以將一毗鄰閘極結構切斷成多個段。如結合圖4一起所闡述，電晶體107之井區30可能不可接受地接近於經主動驅動閘極結構110(例如，加旗標作為一潛在漏損源之閘極結構110)而形成。可將閘極結構110選擇為待切斷之一候選閘極結構(參見，例如，圖7之步驟400)。

在步驟402處，設計工具62可能夠識別形成於經加旗標閘極結構110之附近中之一閘極切斷層(參見，圖6，毗鄰於閘極110之相關聯切斷多晶矽層120)。在步驟404處，設計工具62可識別最接近於相關聯閘極切斷層120之經加旗標閘極結構110之一第一邊緣(參見，圖6中之邊緣202)。在步驟406處，設計工具62可識別與第一邊緣相對之經加旗標閘極結構110之一第二邊緣(參見，圖6中之邊緣204)。在步驟408處，設計工具62可用於計算由第一邊緣及第二邊緣描繪之一第一區(參見，例如，具有等於閘極結構110之閘極長度之一長度之圖6中之陰影區206)。

在步驟410處，第一區可沿其長度向外擴展以形成一第 二細長區208，如由箭頭210所展示。在步驟412處，設計工具62可然後用於填充定位於閘極切斷層120與經擴展區208之間的剩餘區(參見，圖6中之間隙區212)。

在步驟414處，設計工具62可延伸閘極切斷層120以覆蓋區208及212且可為所得閘極段指派新資料類型。一般而言，每一類型之積體電路結構具有一各別資料層識別符。舉例而言，多晶矽閘極結構、n井、p井、p+擴散區、n+擴散區、淺溝渠隔離結構、金屬繞線路徑、導通體及其他積體電路結構可各自具有一獨特資料層識別符。

一既定資料層識別符之積體電路結構可進一步分類成各別資料類型。舉例而言，為一電晶體之一部分的一多晶矽閘極結構可具有一第一資料類型，而僅出於密度順從性目的而形成且並非一電晶體之一部分的一虛設多晶矽結構可具有一第二資料類型。在圖6之實例中，浮動閘極段110A可經指派不同於第一資料類型及第二資料類型之一第三資料類型，而仍經主動驅動之經切割閘極段110B可經指派不同於第一資料類型、第二資料類型及第三資料類型之一第四資料類型。資料層及資料類型資訊可使用設計工具62來指派且可在積體電路製作程序期間使用以幫助闡明形成該等結構中之每一者之次序。

在步驟414之後，處理可迴圈回至步驟400以切斷在步驟318期間已加旗標之額外多晶矽閘極結構，如由路徑416所指示。圖5及圖7之步驟僅係說明性的且不用於限制本發明之範疇。若期望，則可使用識別潛在漏損區域之其他方法 及切斷導電閘極結構之其他方法。

圖8係漏損電流Ileak(例如，如圖1中所展示之漏損電流32)對用於驅動一第一電晶體之一閘極之電壓Vg'與用於加偏壓於與足夠接近於第一電晶體而形成之一第二電晶體相關聯之一井區之電壓Vbody之間的電壓差之一曲線圖。在本文中可將此電壓差稱為Vstress(亦即，Vstress等於Vg'減去Vbody)。曲線250展示若Vstress超過一臨限擊穿電壓V_BD則可如何實質上增加漏損電流。若Vstress小於V_BD，則Ileak可展現一低漏損電流Ioff(例如，小於0.1 mA)。然而，若Vstress增加超過V_BD，則Ileak可增加至Ioff之十倍以上，此可消耗一不期望之電量。崩潰電壓V_BD可等於1.2 V(作為一實例)。加旗標過於接近於經加反向偏壓井區而形成之潛在問題閘極結構且切斷相關聯閘極結構可幫助將用於所得閘極段之Vstress減少至小於V_BD，藉此實質上減少漏損電流及電力消耗。本文中所闡述之其中使用正電源供應電壓驅動之n通道電晶體之p井及閘極結構之實例僅係說明性的且不用於限制本發明之範疇。若期望，則設計工具62可用於識別：經加反向偏壓之p通道電晶體之部分；使用負電壓主動驅動之閘極結構；或接近於彼此而形成以使得其兩者之間的一大電壓差可導致實質漏損及可靠性問題的其他整合結構。

一般而言，識別待切斷之閘極結構之特定群組且將所識別閘極結構之至少一部分分段之此程序亦可用於一可程式化積體電路中。如圖9中所展示，可程式化積體電路10可 包含諸如反相器(例如，反相器352、354及362)之複數個邏輯閘極、傳遞電晶體(例如，通閘356及358)以及其他邏輯電路。

取決於使用者選定功能，邏輯電路之一部分可係作用的，而邏輯電路之一部分不需要切換成使用中。在圖9之實例中，電路部分350可係非作用的。停用非作用邏輯電路之一種方式係切斷其閘極端子以使得不再給其供電或以使得其不再連接至作用電路。舉例而言，邏輯反相電路362可使其閘極端子被切割(如由標記370所指示)以使得其不再耦合至其他操作電路。類似地，諸如傳遞電晶體358之傳遞電晶體可使其閘極端子被切割(如由標記371所指示)以使得其可不再使用由組態隨機存取記憶體單元360提供之使用者供應組態資料位元來控制。諸如反相器352及354以及傳遞電晶體356之作用電路可使其閘極端子完整且可串聯地或以任何期望之電路繞線組態耦合以提供期望之功能。可使用設計工具62類似地執行非作用閘極及作用閘極之閘極端子之識別以及識別待切斷該等閘極結構中之哪一者之程序。

額外實施例

額外實施例1. 一種使用實施於計算設備上之積體電路設計工具來設計一積體電路之方法，該方法包括：藉助實施於該計算設備上之該等積體電路設計工具，識別與該積體電路上之一第一電晶體相關聯之至少一個電晶體井區；藉助實施於該計算設備上之該等積體電路設計工具，識別 與該積體電路上之一第二電晶體相關聯之至少一個電晶體閘極結構；藉助實施於該計算設備上之該等積體電路設計工具，計算將該電晶體井區與該電晶體閘極結構分離之一距離；及藉助實施於該計算設備上之該等積體電路設計工具，基於該所計算距離而判定是否應將該電晶體閘極結構切斷成多個段。

額外實施例2. 如額外實施例1之方法，其中識別該至少一個電晶體井區包括：識別經設計以經加反向偏壓之至少一個電晶體井區。

額外實施例3. 如額外實施例1之方法，其中該積體電路經設計以被供應高電源供應電壓及低電源供應電壓，且其中識別該至少一個電晶體井區包括：識別經設計以接收小於該低電源供應電壓之一電壓之至少一個電晶體井區。

額外實施例4. 如額外實施例1之方法，其中識別該至少一個電晶體閘極結構包括：識別經設計以經主動加偏壓之至少一個電晶體閘極結構。

額外實施例5. 如額外實施例1之方法，其中該積體電路經設計以被供應高電源供應電壓及低電源供應電壓，且其中識別該至少一個電晶體閘極結構包括：識別經設計以接收大於該低電源供應電壓之一電壓之至少一個電晶體閘極結構。

額外實施例6. 如額外實施例1之方法，其進一步包括：回應於判定該所計算距離大於一預定臨限值，將該電晶體閘極結構註冊為滿足設計準則。

額外實施例7. 如額外實施例6之方法，其進一步包括：回應於判定該所計算距離小於該預定臨限值，將該電晶體閘極結構註冊為不滿足設計準則。

額外實施例8. 如額外實施例5之方法，其進一步包括：識別該積體電路上之一現有閘極切斷層，其中該閘極切斷層用於規定應不含電晶體閘極結構之該積體電路上之部分。

額外實施例9. 如額外實施例8之方法，其進一步包括：延伸該閘極切斷層以進一步規定將該至少一個電晶體閘極結構切斷成至少第一段及第二段，其中該第一段及該第二段中之至少一者經設計以不再接收大於該低電源供應電壓之該電壓。

額外實施例10. 一種使用實施於計算設備上之積體電路設計工具來設計一積體電路之方法，其包括：藉助實施於該計算設備上之該等積體電路設計工具，將該積體電路上之一電晶體閘極結構識別為一潛在漏損源；及藉助實施於該計算設備上之該等積體電路設計工具，識別該電晶體閘極結構之附近中之一現有閘極切斷層，其中該閘極切斷層用於規定在積體電路製作製程期間應切割電晶體閘極結構之位置。

額外實施例11. 如額外實施例10之方法，其進一步包括：藉由延伸該現有閘極切斷層以切斷該電晶體閘極結構來減少該電晶體閘極結構與一相鄰電晶體井區之間的漏損，其中該電晶體閘極結構及該相鄰電晶體井區各自屬於 該積體電路上之各別電晶體。

額外實施例12. 如額外實施例11之方法，其中延伸該現有閘極切斷層以切斷該所識別電晶體閘極結構包括：延伸該現有閘極切斷層以將該所識別電晶體閘極結構切斷成接收一偏壓電壓之一第一段及不接收任何偏壓電壓之一第二段。

額外實施例13. 如額外實施例11之方法，其中延伸該現有閘極切斷層包括：識別最接近於該閘極切斷層之沿該電晶體閘極結構之一第一邊緣；及識別與該第一邊緣相對之沿該電晶體閘極結構之一第二邊緣。

額外實施例14. 如額外實施例13之方法，其中延伸該現有閘極切斷層進一步包括：計算由該第一邊緣及該第二邊緣定義之該電晶體閘極結構內之一第一區，其中該第一區具有經設計以等於與該電晶體閘極結構相關聯之一閘極長度之一長度。

額外實施例15. 如額外實施例14之方法，其中延伸該現有閘極切斷層進一步包括：沿該第一區之長度向外擴展該第一區；計算插置於該經擴展第一區與該現有閘極切斷層之間的一第二區；及延伸該現有閘極切斷層以覆蓋該第一區及該第二區。

額外實施例16. 一種形成一積體電路之方法，其包括：形成一電晶體井區；形成一電晶體閘極結構；及藉由將該電晶體閘極結構切斷成多個段來減少該電晶體井區與該電晶體閘極結構之間的漏損。

額外實施例17. 如額外實施例16之方法，其中該電晶體井區包括一經加反向偏壓之p井，且其中該電晶體閘極結構經主動驅動至一高電壓位準。

額外實施例18. 如額外實施例16之方法，其中該電晶體井區包括一經加反向偏壓之n井，且其中該電晶體閘極結構經主動驅動至一低電壓位準。

額外實施例19. 如額外實施例16之方法，其中該電晶體閘極結構最初接收一偏壓電壓，且其中將該電晶體閘極結構切斷成多個段包括：將該電晶體閘極結構切斷成接收該偏壓電壓之一第一段及不再接收該偏壓電壓之一第二段。

額外實施例20. 如額外實施例16之方法，其中將電晶體閘極結構切斷成多個段包括：蝕除該電晶體閘極結構之一部分。

前述內容僅圖解說明本發明之原理且熟習此項技術者可在不背離本發明之範疇及精神之情形下做各種修改。可個別地或以任何組合形式實施前述實施例。

10‧‧‧積體電路/裝置/可程式化積體電路

12‧‧‧n通道電晶體/電晶體

13‧‧‧毗鄰電晶體

14‧‧‧半導體基板/基板

18‧‧‧多晶矽閘極結構/閘極結構

20‧‧‧閘極介電層

21‧‧‧相關聯通道區/電晶體通道區/通道區

22‧‧‧源極-汲極區/區

24‧‧‧p+分接區/塊體分接區/主體分接區/區

26‧‧‧淺溝渠隔離結構

28‧‧‧閘極結構/閘極/切割結構

30‧‧‧p井/井區/經負向加偏壓井區/經加反向偏壓井區/區

32‧‧‧虛線路徑/漏損電流

40‧‧‧虛線

41‧‧‧觀看方向

42‧‧‧虛線

100‧‧‧閘極結構

102‧‧‧電晶體

104‧‧‧電晶體

106‧‧‧電晶體

107‧‧‧電晶體

108‧‧‧連續閘極結構/閘極結構

108A‧‧‧閘極結構/個別段

108B‧‧‧閘極結構/個別段

110‧‧‧經主動驅動閘極結構/連續閘極結構/閘極結構/經加旗標閘極結構/閘極

110A‧‧‧單獨段/段/浮動閘極段/閘極段

110B‧‧‧經切割閘極段/單獨段/段/閘極段

120‧‧‧閘極切斷層/相關聯切斷多晶矽層/相關聯閘極切斷層/切斷層

122‧‧‧延伸部

202‧‧‧邊緣

204‧‧‧邊緣

206‧‧‧陰影區/第一區

208‧‧‧第二細長區/經擴展區/區

210‧‧‧箭頭/第一區沿其長度向外擴展

212‧‧‧間隙區/覆蓋區

250‧‧‧曲線

350‧‧‧電路部分

352‧‧‧反相器

354‧‧‧反相器

356‧‧‧通閘/傳遞電晶體

358‧‧‧通閘/傳遞電晶體

360‧‧‧組態隨機存取記憶體單元

362‧‧‧反相器/邏輯反相電路

370‧‧‧切割標記

371‧‧‧切割標記

Ileak‧‧‧漏損電流

Ioff‧‧‧低漏損電流

Lsp‧‧‧距離/間距

V_BD‧‧‧臨限擊穿電壓/擊穿電壓

Vbody‧‧‧主體偏壓電壓/電壓

Vd‧‧‧汲極電壓

Vg'‧‧‧高閘極電壓/電壓

Vg‧‧‧閘極電壓

Vs‧‧‧源極電壓

Vstress‧‧‧電壓差

圖1係根據本發明之一實施例之毗鄰於一相鄰電晶體之一閘極結構而形成之一電晶體之一剖面側視圖。

圖2係根據本發明之一實施例之圖1之兩個毗鄰電晶體之一俯視圖。

圖3係根據本發明之一實施例之可用於一邏輯設計系統中之說明性電腦輔助設計(CAD)工具之一圖式。

圖4係圖解說明根據本發明之一實施例之一閘極切斷層 之一俯視佈局圖。

圖5係根據本發明之一實施例之涉及識別待切斷之導電閘極結構之說明性步驟之一流程圖。

圖6係展示根據本發明之一實施例之可如何延伸一現有閘極切斷層之一俯視圖。

圖7係根據本發明之一實施例之涉及延伸一現有閘極切斷層之說明性步驟之一流程圖。

圖8係展示根據本發明之一實施例之可如何藉由將經主動驅動閘極結構選擇性地切斷成較小段來減少漏損電流之一曲線圖。

圖9係展示根據本發明之一實施例之可如何藉由切斷選定導電閘極結構來自作用邏輯電路解耦合不使用之邏輯電路之一圖式。

10‧‧‧積體電路/裝置/可程式化積體電路

12‧‧‧n通道電晶體/電晶體

14‧‧‧半導體基板/基板

18‧‧‧多晶矽閘極結構/閘極結構

20‧‧‧閘極介電層

21‧‧‧相關聯通道區/電晶體通道區/通道區

22‧‧‧源極-汲極區/區

24‧‧‧p+分接區/塊體分接區/主體分接區/區

26‧‧‧淺溝渠隔離結構

28‧‧‧閘極結構/閘極/切割結構

30‧‧‧p井/井區/經負向加偏壓井區/經加反向偏壓井區/區

32‧‧‧虛線路徑/漏損電流

Vbody‧‧‧主體偏壓電壓/電壓

Vd‧‧‧汲極電壓

Vg'‧‧‧高閘極電壓/電壓

Vg‧‧‧閘極電壓

Vs‧‧‧源極電壓

Claims (20)

1. 一種使用實施於計算設備上之積體電路設計工具來設計一積體電路之方法，該方法包括：藉助實施於該計算設備上之該等積體電路設計工具，識別與該積體電路上之一第一電晶體相關聯之至少一個電晶體井區；藉助實施於該計算設備上之該等積體電路設計工具，識別與該積體電路上之一第二電晶體相關聯之至少一個電晶體閘極結構；藉助實施於該計算設備上之該等積體電路設計工具，計算將該電晶體井區與該電晶體閘極結構分離之一距離；及藉助實施於該計算設備上之該等積體電路設計工具，基於該所計算距離而判定是否應將該電晶體閘極結構切斷成多個段。
2. 如請求項1之方法，其中識別該至少一個電晶體井區包括：識別經設計以經加反向偏壓之至少一個電晶體井區。
3. 如請求項1之方法，其中該積體電路經設計以被供應高電源供應電壓及低電源供應電壓，且其中識別該至少一個電晶體井區包括：識別經設計以接收小於該低電源供應電壓之一電壓之至少一個電晶體井區。
4. 如請求項1之方法，其中識別該至少一個電晶體閘極結構包括：識別經設計以經主動加偏壓之至少一個電晶體 閘極結構。
5. 如請求項1之方法，其中該積體電路經設計以被供應高電源供應電壓及低電源供應電壓，且其中識別該至少一個電晶體閘極結構包括：識別經設計以接收大於該低電源供應電壓之一電壓之至少一個電晶體閘極結構。
6. 如請求項1之方法，其進一步包括：回應於判定該所計算距離大於一預定臨限值，將該電晶體閘極結構註冊為滿足設計準則。
7. 如請求項6之方法，其進一步包括：回應於判定該所計算距離小於該預定臨限值，將該電晶體閘極結構註冊為不滿足設計準則。
8. 如請求項5之方法，其進一步包括：識別該積體電路上之一現有閘極切斷層，其中該閘極切斷層用於規定應不含電晶體閘極結構之該積體電路上之部分。
9. 如請求項8之方法，其進一步包括：延伸該閘極切斷層以進一步規定將該至少一個電晶體閘極結構切斷成至少第一段及第二段，其中該第一段及該第二段中之至少一者經設計以不再接收大於該低電源供應電壓之該電壓。
10. 一種使用實施於計算設備上之積體電路設計工具來設計一積體電路之方法，其包括：藉助實施於該計算設備上之該等積體電路設計工具，將該積體電路上之一電晶體閘極結構識別為一潛在漏損 源；及藉助實施於該計算設備上之該等積體電路設計工具，識別該電晶體閘極結構之附近中之一現有閘極切斷層，其中該閘極切斷層用於規定在積體電路製作製程期間應切斷電晶體閘極結構之位置。
11. 如請求項10之方法，其進一步包括：藉由延伸該現有閘極切斷層以切斷該電晶體閘極結構來減少該電晶體閘極結構與一相鄰電晶體井區之間的漏損，其中該電晶體閘極結構及該相鄰電晶體井區各自屬於該積體電路上之各別電晶體。
12. 如請求項11之方法，其中延伸該現有閘極切斷層以切斷該所識別電晶體閘極結構包括：延伸該現有閘極切斷層以將該所識別電晶體閘極結構切斷成接收一偏壓電壓之一第一段及不接收任何偏壓電壓之一第二段。
13. 如請求項11之方法，其中延伸該現有閘極切斷層包括：識別最接近於該閘極切斷層之沿該電晶體閘極結構之一第一邊緣；及識別與該第一邊緣相對之沿該電晶體閘極結構之一第二邊緣。
14. 如請求項13之方法，其中延伸該現有閘極切斷層進一步包括：計算由該第一邊緣及該第二邊緣定義之該電晶體閘極結構內之一第一區，其中該第一區具有經設計以等於與該電晶體閘極結構相關聯之一閘極長度之一長度。
15. 如請求項14之方法，其中延伸該現有閘極切斷層進一步包括：沿該第一區之長度向外擴展該第一區；計算插置於該經擴展第一區與該現有閘極切斷層之間的一第二區；及延伸該現有閘極切斷層以覆蓋該第一區及該第二區。
16. 一種形成一積體電路之方法，其包括：形成一電晶體井區；形成一電晶體閘極結構；及該電晶體閘極結構切斷成多個段來減少該電晶體井區與該電晶體閘極結構之間的漏損。
17. 如請求項16之方法，其中該電晶體井區包括一經加反向偏壓之p井，且其中該電晶體閘極結構經主動驅動至一高電壓位準。
18. 如請求項16之方法，其中該電晶體井區包括一經加反向偏壓之n井，且其中該電晶體閘極結構經主動驅動至一低電壓位準。
19. 如請求項16之方法，其中該電晶體閘極結構最初接收一偏壓電壓，且其中將該電晶體閘極結構切斷成多個段包括：將該電晶體閘極結構切斷成接收該偏壓電壓之一第一段及不再接收該偏壓電壓之一第二段。
20. 如請求項16之方法，其中將電晶體閘極結構切斷成多個段包括：蝕除該電晶體閘極結構之一部分。