CN103178016A - 形成用于减少泄漏的栅极结构的方法 - Google Patents

Abstract

本发明提供了包括晶体管的集成电路。晶体管可以包括在相关联的阱区上形成的栅极结构。所述阱区可以被有源偏置并且可以用作基极端子。一个晶体管的阱区可以形成为与相邻晶体管的栅极结构邻近。如果相邻晶体管的栅极结构和一个晶体管的阱区都是有源偏置的并且被放置为彼此靠近，则可以产生大量的泄漏。计算机辅助设计工具可以用来识别有源驱动的栅极端子和阱区并且可以用来确定每个栅极-阱对是否彼此间隔得足够远。如果栅极-阱对过于靠近，则设计工具可以定位存在的栅极剪切层，并且延伸存在的栅极剪切层以剪切有源驱动的栅极结构。

Description

形成用于减少泄漏的栅极结构的方法

本申请要求2012年12月20日提交的美国专利申请No.13/331055的优先权，其全部内容作为参考并入本文。

技术领域

本发明涉及集成电路，并且更具体地涉及包括存储器的集成电路。集成电路通常包括存储器元件，例如用于存储数据的随机存取存储器单元。

背景技术

在可编程集成电路中，存储器元件能够用于存储配置数据。一旦装载上配置数据位，存储器元件能够将静态控制信号供应到可编程逻辑晶体管的栅极（通常称为传输晶体管）。所述配置位的逻辑高或者逻辑低状态决定传输晶体管是打开或者关闭。通过配置多个传输晶体管，在可编程集成电路上的可编程逻辑能够配置为执行定制逻辑功能。

从存储器元件接收静态控制信号的传输晶体管通常由n沟道晶体管形成。当低电压被施加到n沟道传输门的栅极时，传输门将关闭，并且信号将被阻止在源极-漏极端子之间传输。当高电压被施加到n沟道传输门的栅极时，信号被允许在其源极-漏极端子之间传输。

由于n沟道金属氧化物半导体晶体管的电学特性，如果施加到传输晶体管的栅极的控制电压与逻辑1值具有相同的幅值，则逻辑1值在n沟道传输晶体管的源极-漏极端子之间的传输是困难的。结果，可编程集成电路有时设置有存储器元件，其在升高的电压水平下供应静态控制信号。当传输晶体管打开时，这些升高的控制信号过度驱动传输晶体管，从而提高了其驱动强度。

使用升高的正电源电压（即，比用来给可编程集成电路上剩余逻辑电路供电的额定正电源电压更高的正电源电压）偏置供应升高的控制信号的存储器元件。然而，以这样方式偏置的存储器元件可以导致增大的泄漏和功耗。例如，存储器元件可以包括第一和第二交叉耦合的反相器，其中的每个反相器都具有与p沟道晶体管串联耦合的n沟道晶体管。当存储器元件存储给定的数据位时，在第一反相器中的n沟道晶体管可以导通，同时在第二反相器中的n沟道晶体管可以断开。断开的n沟道晶体管具有接收升高的正电源电压的漏极端子、和栅极端子、源极端子以及接收地电压的基极（基体）端子。同样被偏置的n沟道晶体管可以由于栅极诱导的漏极泄漏效应、带间隧穿、雪崩击穿和其他亚阈值泄漏效应而经受从其漏极端子到其基极端子的大量的泄漏电流。

在为了减轻这种类型的泄漏的努力中，开发了一些技术，其涉及反相偏置存储器元件中的n沟道晶体管的基极端子（即，通过向基极端子供给负电压）。使用负电压偏置基极端子以增大源极端子和基极端子之间的反相偏置将用来增加晶体管阈值电压，从而降低亚阈值泄漏。

然而，如果n沟道晶体管的基体靠近相邻晶体管的有源驱动的栅极结构形成（即，相邻的晶体管的栅极结构偏置到某正电压水平），则栅极结构和n沟道晶体管的基体之间的电压差将产生不可接受量的泄漏电流（由于热载流子注入机制）。该效应在其中晶体管更靠近彼此形成的现代的集成电路制造工艺中加重。结果，从一个晶体管的正极驱动的栅极端子流到靠近形成的相邻晶体管的反相偏置的基体端子的泄漏电流可以使得使用传统反向偏置技术实现的任何泄漏改善无效。

发明内容

提供了具有晶体管的集成电路。金属氧化物半导体晶体管可以例如包括栅极端子、第一和第二源极-漏极端子以及基极端子。基极端子可以连接到阱区（例如，n沟道晶体管的p阱或者p沟道晶体管的n阱），在所述阱区中形成第一和第二源极-漏极端子。基极端子可以反向偏置，其增加了晶体管阈值电压水平，并能够帮助减少亚阈值泄漏。

例如，n沟道晶体管的基极端子可以提供负电压。向n沟道器件的基极端子提供负电压会使n+源极-漏极区域和n沟道晶体管的p阱之间的p-n结反向偏置。然而，如果n沟道晶体管的p阱形成为与相邻晶体管的栅极结构（例如，多晶硅栅极结构）过于靠近，则在相邻晶体管的栅极结构偏置到正电源电压水平的情况下会产生大量的泄漏。

计算机辅助设计（CAD）工具可以用来识别集成电路上潜在的泄漏区域。例如，CAD工具可以用来识别所有有源驱动的栅极端子和所有有源驱动的阱区。然后，CAD工具可以检验是否每个栅极-阱对均被放置为彼此之间足够靠近（例如，如果栅极结构和阱区之间的距离大于预定的阈值水平，则因此在晶体管间产生的量是可以承受的）。如果一个晶体管的栅极结构和相邻晶体管的阱区之间的距离大于预定的阈值，则栅极结构可以被标记（记录）为满意的设计准则，并且可以检查连续的栅极-阱对。如果一个晶体管的栅极结构和相邻晶体管的阱区之间的距离小于预定的阈值，则栅极结构可以被标记为失败的设计准则。

使用栅极剪切层（有时称为剪切多晶硅层）可以剪切所有标记的栅极结构。例如，CAD工具可以用来识别被标记的栅极结构附近现有的栅极剪切层，并且可以延伸存在的栅极剪切层以将被标记的栅极结构剪切为多个片段。延伸的栅极剪切层用来将有源驱动的栅极切断为至少第一片段和第二片段，其中物理上与反向偏置的阱区相邻的第一片段是悬浮的，而在相邻晶体管的源极-漏极区域上延伸的第二片段仍然是有源偏置的。因为最接近反向偏置的阱区的部分现在是悬浮的，所以反向偏置的阱区和浮栅片段之间的电压差减小，从而充分消除了晶体管间的泄漏。

附图和下列的具体实施方式将使本发明进一步的特征、其本质和各种优点更加显而易见。

附图说明

图1是根据本发明的实施例与相邻晶体管的栅极结构相邻形成的晶体管的横截面侧视图。

图2是根据本发明的实施例的图1中两个邻近的晶体管的顶视图。

图3是可以用在根据本发明的实施例的逻辑设计系统中的说明性计算机辅助设计（CAD）工具的图示。

图4是说明根据本发明的实施例的栅极剪切层的顶部布置图。

图5是根据本发明的实施例的涉及识别待剪切的导电栅极结构的说明性步骤的流程图。

图6是示出了根据本发明的实施例如何可以延伸存在的栅极剪切层的顶视图。

图7是根据本发明的实施例涉及延伸存在的栅极剪切层的说明性步骤的流程图。

图8是示出了根据本发明的实施例如何可以通过将有源驱动的栅极结构选择性地剪切为较小的片段而减少泄漏电流的图示。

图9是示出了根据本发明的实施例如何可以通过剪切选择的导电栅极结构将未使用的逻辑电路从有源逻辑电路去耦的图示。

具体实施方式

本发明涉及晶体管，例如金属氧化物半导体晶体管。金属氧化物半导体晶体管，例如n沟道晶体管和p沟道晶体管在半导体衬底上形成。每个晶体管可以包括一对源极-漏极区域，其由沟道区域分隔。导电的栅极结构可以在沟道区域上形成。介电层可以插入在导电栅极结构和沟道区域中的衬底的表面之间。

通常理想的是靠近彼此形成晶体管，以努力保存管芯区域并减少制造成本。在现代的互补型金属氧化物半导体（CMOS）制造工艺中，一些晶体管可以形成为足够靠近，以致在相邻晶体管之间产生不期望的泄漏电流。例如，考虑第一晶体管邻近相邻的第二晶体管形成的情况。具体地，第一晶体管可以在阱区中形成，该阱区定位为紧邻第二晶体管的栅极结构。如果第一晶体管的阱区和第二晶体管的栅极结构均被偏置，使得产生大的电压差，则大量的泄漏电流可以从第二晶体管的栅极结构流到第一晶体管的阱区中。以这种方式产生的晶体管间的泄漏电流可以消耗难以接受量的电力。因此，可能期望的是能够识别并纠正集成电路上的这种潜在的泄漏区域。

根据本发明的实施例的金属氧化物半导体（MOS）晶体管可以用于任何合适类型的集成电路上。使用晶体管的集成电路包括可编程逻辑器件集成电路、微处理器、逻辑电路、模拟电路、专用集成电路、存储器、数字信号处理器、模数转换器电路和数模转换器电路等。

图1是在半导体衬底14中形成的集成电路10的横截面的侧视图。如图1所示，晶体管例如n沟道晶体管12可以在衬底14上形成。晶体管12可以包括由相关联的沟道区域21分隔的一对源极-漏极区域22（例如，n+掺杂区域）。导电栅极结构例如多晶硅栅极结构18（或者其他金属栅极结构）可以在沟道区域21上形成。栅极介电层20（有时称为栅极氧化层）可以插入在栅极结构18和沟道区域21中的衬底14的表面之间。栅极结构18可以用作晶体管12的栅极端子（例如，栅极结构18可以提供栅极电压Vg），而两个源极-漏极区域22可以用作晶体管12的漏极和/或源极端子（例如，区域22可以接收漏极电压Vd和源极电压Vs）。当涉及MOS晶体管时，术语“源极”和“漏极”有时可以交换使用。

N沟道晶体管12可以在p阱30中形成（例如，稍微掺杂了p型掺杂物的衬底中的区域）。晶体管12也可以包括基极（基体）分接区域（tap region），例如p+分接区域24。区域24可以用作晶体管12的基极端子（例如，基极分接区域可以接收基极偏置电压V_body）并且可以用来将n沟道晶体管12的p阱30偏置为任何期望的电压水平。例如，电压V_body可以等于Vs和Vd中的至少一个，可以低于Vs和Vd（以反向偏置晶体管12的基体），并且可以被设置为大于Vs和Vd中的至少一个（以正向偏置晶体管12的基体）。在本发明的一个合适的实施例中，基体分接区域24可以接收用于反向偏置n沟道晶体管12的基极的负电压。以这种方式反向基极偏置的n沟道晶体管12可以增大晶体管阈值电压，其减少了晶体管12的亚阈值泄漏。

可以通过浅沟槽隔离（STI）结构26将基极分接区域24从至少一个源极-漏极区域22中分离。通常，衬底14中不是源极-漏极区域22（有时称为扩散区或者氧化物界定区）、晶体管沟道区域21或者基体分接区域24的区域可以被浅沟槽隔离结构26占据。

在图1的示例中，晶体管12的阱区30可以形成为邻近与相邻晶体管相关联的栅极结构28。例如，栅极结构28可以接收高栅极电压Vg′。在Vg′等于正电源电压并且V_body等于负偏置电压的情况中，可以形成大电压差（即，Vg′和V_body之间的差可以超过可承受的阈值水平）。在这样的情况下，大量的泄漏电流可以从一个晶体管的栅极28流到另一个相邻晶体管的负偏置的阱区30中（如虚线路径32所示）。被有源偏置的栅极结构28不需要是另一个晶体管的栅极结构。栅极结构28也可以是在器件10上形成以确保在化学机械平面（CMP）抛光操作期间达到满意的平面度的虚拟多晶硅（dummy polysilicon）结构或者任何其他密度一致（density compliance）的结构。通常，足够靠近负偏置的阱区30形成的任何有源驱动的导电结构（无论其是否是晶体管的一部分）可能能够产生不期望的泄漏电流。

图2是关于图1描述的两个邻近晶体管的顶部布置图。具体地，图1是图2中的电路沿着虚线40取得并且在方向41上观察的横截面侧视图。如图2所示，晶体管12的阱区30可以形成为与相邻晶体管13的栅极结构28相距距离Lsp。在这个示例中，阱区30可以反向偏置（例如，晶体管12的阴影的p阱可以提供有负基极偏置电压）。

如果间距Lsp低于预定的阈值，则在反向偏置的阱区30和有源驱动的栅极结构28的对应部分之间可以产生泄漏电流。例如，如果Lsp超过预定的阈值，则能够在栅极28和阱区30之间流动的任何泄漏均是可接受的。然而，如果Lsp低于预定的阈值，则栅极28和阱区30之间的泄漏可以超过可承受的水平。降低这种类型的晶体管间泄漏的一个途径是将两个晶体管放置得彼此更加远离。

将两个晶体管放置得更加远离仅为了确保Lsp满足设计准则（即，使得Lsp高于或者等于预定的阈值）并非总是可行的或者期望的。处理这一设计约束而不物理地变动晶体管的位置的方式是将相邻栅极结构28剪切为较小的片段，使得产生的面对着反向偏置的阱区30的片段不再接收偏置电压。例如，栅极结构28可以被分段剪切为至少两个分离的部分，如虚线42所示。第一切断的片段可以是悬浮的，而第二切断的片段仍然可以是有源驱动的（例如，以这种方式剪切多晶硅栅极应该不会影响晶体管操作）。由于切断结构28，减小了负偏置的阱区30和浮栅片段之间的电压差，从而减小了泄漏。

可以用计算机辅助设计工具，例如图3中显示的说明性的计算机辅助设计（CAD）工具来设计器件10。器件10可以包括逻辑电路、输入输出电路、电源电路和其他数字/模拟电路。可以在计算设备（例如，个人计算机）上实现设计工具62，并且该设计工具62可以用来识别器件10上的潜在的泄漏区域。

设计工艺通常从逻辑电路功能规范的编制开始。集成电路设计者能够使用设计和约束输入工具64指定期望的电路应该如何发挥作用。设计和约束输入工具64可以包括工具，例如设计和约束输入辅助66和设计编辑器68。设计和约束输入辅助，例如辅助66，可以用来帮助设计者从现有的设计库中定位期望的设计，并可以给设计者提供计算机辅助支持以输入（指定）期望的设计。举例来说，设计和约束输入辅助66可以用来为使用者提供选项的屏幕。使用者可以点击屏幕上的选项以选择被设计的电路是否应该具有特定的特征。设计编辑器68可以用来输入设计（例如，通过输入多行硬件描述语言代码），可以用来编辑从库中获得的设计（例如，使用设计和约束输入辅助），或者能够帮助使用者选择和编辑适当的预先封装的代码/设计。

如果期望，设计和约束输入工具64可以允许设计者使用硬件描述语言例如Verilog硬件描述语言（HDL）或者超高速集成电路硬件描述语言（VHDL）提供逻辑设计。逻辑电路的设计者能够通过以编辑器68写入硬件描述语言代码而输入逻辑设计。如果期望，代码块可以从用户维护的库或者商业库中输入。

在使用设计和约束输入工具64输入设计后，行为仿真工具72可以用来仿真设计的功能特性。如果设计的功能特性不完整或者不正确，则设计者可以使用设计和约束输入工具64对设计做出改变。在使用工具74执行合成操作之前，可以使用行为仿真工具72检验新设计的功能操作。如果需要，仿真工具例如工具72也可以用在设计流的其他阶段（例如，逻辑合成之后）。行为仿真工具72的输出可以以任何合适的格式（例如，真值表、时序图等）提供给逻辑设计者。

一旦确定了逻辑设计的功能操作是满意的，则逻辑合成和优化工具74可以用来实施特定集成电路中（即，在特定的可编程集成电路产品或者同族产品的逻辑和互联资源中）的逻辑设计。

在基于由逻辑设计者使用工具64输入的逻辑设计数据和约束数据的逻辑设计中，工具74试图通过进行适当的硬件选择以实现不同的逻辑功能，从而优化所述设计。

使用工具74完成逻辑合成和优化后，放置和路由工具76可以用来执行物理设计步骤（布置合成操作）。放置和路由工具76用来确定如何将用于每个逻辑功能的电路放置在器件10内。例如，如果两个计数器彼此相互作用，则放置和路由工具76可以使这些计数器定位在集成电路上的邻近逻辑区域中，以使互联延迟最小化。对于给定的集成电路，放置和路由工具76产生逻辑设计的有序并且有效的实施方式。

在使用放置和路由工具76产生器件10中期望的逻辑设计的实施方式之后，可以使用分析工具78分析和测试设计的实施方式。

设计工具62可以用来识别器件10上能够潜在地遭受泄漏问题的区域。例如，设计工具62可以用来识别器件10上所有反向偏置的阱区，从而识别器件10上所有有源驱动的栅极结构，并且确定有源驱动的栅极结构中的任意一个是否被放置得过于靠近被识别的阱区中的任意一个。

图4是示出了应该使用存在的栅极剪切层剪切导电栅极结构的实例的顶部布置图。如图4所示，集成电路10可以包括晶体管102、104、106和107。晶体管102可以具有栅极结构108A，而晶体管104可以具有栅极结构108B。栅极结构108A和108B不应该是电连接的。然而，在栅极结构108A和108B的形成过程中，连续的栅极结构108可以布置在与晶体管102和104相关联的扩散区上。然后设计工具62可以用来指定移除层，例如栅极剪切层120（有时称为剪切多晶硅（CPO）层）。剪切层120用来确保在制作工艺中，栅极结构108将被切断为相应的片段108A和108B。栅极剪切层120可以是某种类型的掩蔽层，其是在制作工艺的中间步骤期间在器件10上临时形成的（例如，以识别应该被剪切或者蚀刻的栅极结构的部分）并且可以在器件10被封装和运送给顾客之前被移除。

名义上，晶体管106可以具有连续的栅极结构110，并且晶体管107可以具有栅极结构100。设计工具62可以识别晶体管107具有反向偏置的阱区30，并且晶体管106的栅极结构110被有源驱动到一定的正电压水平。设计工具62能够进一步计算出阱区30和栅极结构110之间的距离Lsp。在图4的示例中，间距Lsp可以小于预定的阈值间距。然后设计工具62可以用来定位存在的栅极剪切层120并且进一步延伸栅极剪切层120（例如，参见延伸物122），使得晶体管106的栅极结构110将被剪切为两个分离的片段110A和110B。栅极片段110B仍然可以是有源驱动的，所以晶体管106的功能性不会受到影响。然而，栅极片段110A将不再被偏置到正电压水平（假定栅极触点被定位在沿着片段110B而不沿着片段110A的某处）。结果，充分消除了晶体管107的区域30和晶体管106的栅极结构110之间已经存在的（延伸栅极剪切层之前）任何潜在泄漏。图4的示例仅仅显示了其中导电栅极结构能够被剪切的一个说明性的电路配置并且不用来限制本发明的保护范围。

图5是根据本发明的实施例的涉及识别待剪切的栅极结构的说明性步骤的流程图。

在步骤300中，设计工具62可以在器件10上执行晶体管的初始放置和路由。在步骤302，设计工具62可以用来识别所有有源驱动的阱区（例如，有源驱动的所有p阱区）。对于步骤302中识别的阱区中的每一个，设计工具62可以用来检验其偏置水平是否为负（步骤304）。例如，“高电压”（HV）阱区（例如，使用高于给定的正电源电压水平的电压偏置的阱）和“低电压”（LV）阱区（例如，使用高于零伏特但是低于给定的正电源电压的电压偏置的阱）可以被丢弃，而“负电压”（NV）阱区（例如使用低于零伏特并且高于-0.5V的电压偏置的阱）和“超负电压”（VNV）阱区（例如，使用低于-0.5V的电压偏置的阱）可以存储用于进一步的处理。在步骤306，可以通过聚集在步骤304期间没有丢弃的所有被存储的阱区而获得潜在泄漏阱区的集合。

给定的正电源电压可以等于1.2V（作为一个示例）。作为参考，用来给器件10上大多数逻辑电路供电的额定或者核心正电源电压可以等于0.85V。

步骤308、310和312可以与步骤302、304和306同时执行。在步骤308中，设计工具62可以用来识别所有有源驱动的多晶硅栅极结构（例如，工具62可以用来识别所有非浮栅）。对于步骤308中识别的栅极结构中的每一个，设计工具62可以用来检验其栅极偏置水平是否是正的（步骤310）。例如，NV栅极结构（例如，使用低于零伏特并且高于-0.5V的电压偏置的栅极结构）和VNV栅极结构（例如，使用低于-0.5V的电压偏置的栅极结构）可以被丢弃，而LV栅极结构（例如，使用高于零伏特并且低于1.2V的电压偏置的栅极结构）、HV栅极结构（例如，使用高于1.2V的电压偏置的栅极结构）和“无标志”（NM）的栅极结构（例如，可以使用额定正电源电压或者其他可能的电压水平偏置的栅极结构）可以被存储以用于进一步的处理。在步骤312中，可以通过聚集步骤310期间没有被丢弃的所有有源驱动的栅极结构而获得潜在泄漏的栅极结构的集合。

在步骤314中，阱可以从所述潜在泄漏的阱区的集合中选择（即，步骤306中获得的集合），而栅极可以从所述潜在泄漏的栅极结构的集合中选择（即，步骤312中获得的集合）。在步骤316中，设计工具62可以用来检验所选择的阱区和所选择的栅极结构之间的距离Lsp是否小于预定的阈值。如果Lsp大于预定的阈值，则选择的阱-栅极对满足设计准则。如果Lsp小于预定的阈值，则可以标记当前选择的栅极结构（步骤318）。处理可以返回到步骤314以检验新的阱-栅极组合，如路径319所示。步骤314和步骤316可以被叠代，直到检验到所有可能的阱-栅极组合。

一旦识别（标记）了器件10上的有问题区域，则设计工具62可以用来延伸存在的栅极剪切层以使潜在的泄漏栅极结构悬浮。图6显示了图4中的更具体的部分以说明存在的栅极剪切层如何可以被延伸以将相邻的栅极结构剪切为多个片段。如结合图4所描述的，晶体管107的阱区30可以形成为不可接受地靠近有源驱动的栅极结构110（例如，栅极结构110被标记为潜在的泄漏源）。栅极结构110可以被选择作为待剪切的候选栅极结构（例如，参见图7的步骤400）。

在步骤402中，设计工具62能够识别栅极剪切层，其形成在标记的栅极结构110的附近（参见图6，与栅极110相邻的相关联的剪切多晶硅层120）。在步骤404中，设计工具62可以识别最接近相关联的栅极剪切层120的标记的栅极结构110的第一边缘（见图6中的边缘202）。在步骤406中，设计工具62可以识别与第一边缘相对的标记的栅极结构110的第二边缘（见图6中的边缘204）。在步骤408中，设计工具62可以用来计算由第一边缘和第二边缘描绘的第一区域（例如，见图6中的阴影区域206，其长度等于栅极结构110的栅极长度）。

在步骤410中，如箭头210所示，第一区域可以沿其长度向外扩大，以形成第二伸长区域208。在步骤412中，设计工具62然后可以用来填充位于栅极剪切层120和扩大的区域208之间的剩余区域（见图6中的间隙区域212）。

在步骤414中，设计工具62可以将栅极剪切层120延伸以覆盖区域208和212，并且可以给产生的栅极片段分配新的数据类型。通常，每种类型的集成电路结构具有各自的数据层标识符。例如，多晶硅栅极结构、n阱、p阱、p+扩散区、n+扩散区、浅沟槽隔离结构、金属路由路径、虚拟接口适配器和其他集成电路结构中的每一个均可以具有唯一的数据层标识符。

给定数据层标识符的集成电路结构可以进一步归类为各自的数据类型。例如，作为晶体管一部分的多晶硅栅极结构可以具有第一数据类型，而仅形成以用于密度一致目的并且不是晶体管的一部分的虚拟多晶硅结构可以具有第二数据类型。在图6的示例中，浮栅片段110A可以被分配第三数据类型，其不同于第一数据类型和第二数据类型，而仍为有源驱动的切断的栅极片段110B可以被分配第四数据类型，其不同于第一、第二和第三数据类型。数据层和数据类型信息可以使用设计工具62分配并且可以在集成电路制造过程中使用以帮助阐明每个结构形成的顺序。

接着是步骤414，如路径416所示，处理可以返回到步骤400，以剪切在步骤318期间标记的额外的多晶硅栅极结构。图5和图7的步骤仅仅是说明性的，并且不用来限制本发明的保护范围。如果需要，可以使用识别潜在泄漏区域的其他方法以及剪切导电栅极结构的其他途径。

图8是泄漏电流I_leak（例如图1中显示的泄漏电流32）相对于电压Vg′和电压V_body之间的电压差的图示，其中电压Vg′用来驱动第一晶体管的栅极，电压V_body用来偏置与第二晶体管相关联的阱区，所述第二晶体管形成为充分靠近第一晶体管。该电压差在这里可以称为V_stress（即，V_stress等于Vg′减去V_body）。曲线250显示如果V_stress超过阈值击穿电压V_BD，那么泄漏电流会如何明显增大。如果V_stress小于V_BD，I_leak可以表现出低泄漏电流I_off（例如，小于0.1mA）。然而，如果V_stress增加超过V_BD，则I_leak可以增加为大于十倍的I_off，其可以消耗不希望量的电力。击穿电压V_BD可以等于1.2V（作为一个示例）。标记形成为过于靠近反向偏置的阱区的潜在有问题的栅极结构以及剪切相关联的栅极结构可以有助于将产生的栅极片段的V_stress减少到小于V_BD，从而大量地减少泄漏电流和功耗。这里描述的使用正电源电压驱动n沟道晶体管的p阱和栅极结构的示例仅仅是说明性的，并不用来限制本发明的保护范围。如果需要，设计工具62可以用来识别反向偏置的p沟道晶体管的部分、使用负电压有源驱动的栅极结构或者形成为彼此靠近使得两者之间的大电压差能够导致大量的泄漏和可靠问题的其他集成结构。

通常，这种识别特定的待剪切的栅极结构组以及将至少部分被识别的栅极结构分段的工艺还可以用在可编程集成电路中。如图9所示，可编程集成电路10可以包括多个逻辑门，例如反相器（例如，反相器352、354和362）、传输晶体管（例如，传输门356和358）和其他逻辑电路。

取决于使用者选择的功能，部分逻辑电路可以是有源的，而部分逻辑电路在使用中不需要切换。在图9的示例中，电路部分350可以是无源的。停用无源逻辑电路的一种方式是切断其栅极端子，使得其不再被供电或者使得其不再连接到有源电路。例如，逻辑反相电路362可以具有被切断的栅极端子（如标记370所示），使得其不再耦合到其他操作电路。类似地，传输晶体管，例如传输晶体管358可以具有被切断的栅极端子（如标记371所示），使得其可以不再使用由配置随机存取存储器单元360提供的使用者供应的配置数据位来控制。有源电路例如反相器352和354以及传输晶体管356可以具有完整的栅极端子，并且可以串联耦合或者以任何期望的电路路由配置耦合，以提供期望的功能。使用设计工具62可以类似地执行无源栅极和有源栅极的栅极端子的识别以及识别哪个是待剪切的栅极结构的工艺。

额外的实施例：

额外的实施例1.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，包括：利用在计算设备上实施的集成电路设计工具，识别与集成电路上的第一晶体管相关联的至少一个晶体管阱区；利用在计算设备上实施的集成电路设计工具，识别与集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；利用在计算设备上实施的集成电路设计工具，计算分隔晶体管阱区和晶体管栅极结构的距离；以及利用在计算设备上实施的集成电路设计工具，基于计算的距离确定晶体管栅极结构是否应该被剪切为多个片段。

额外的实施例2.根据在额外的实施例1中定义的方法，其中识别至少一个晶体管阱区包括识别被设计为反向偏置的至少一个晶体管阱区。

额外的实施例3.根据在额外的实施例1中定义的方法，其中集成电路设计为被供给高电源电压和低电源电压，并且其中识别至少一个晶体管阱区包括识别设计为接收低于低电源电压的电压的至少一个晶体管阱区。

额外的实施例4.根据在额外的实施例1中定义的方法，其中识别至少一个晶体管栅极结构包括识别被设计为有源偏置的至少一个晶体管栅极结构。

额外的实施例5.根据在额外的实施例1中定义的方法，其中集成电路设计为被供给高电源电压和低电源电压，并且其中识别至少一个晶体管栅极结构包括识别被设计为接收高于低电源电压的电压的至少一个晶体管栅极结构。

额外的实施例6.根据在额外的实施例1中定义的方法，进一步包括：响应于确定计算的距离大于预定的阈值，将晶体管栅极结构记录为满意的设计准则。

额外的实施例7.根据在额外的实施例6中定义的方法，进一步包括：响应于确定计算的距离小于预定的阈值，将晶体管栅极结构记录为失败的设计准则。

额外的实施例8.根据在额外的实施例5中定义的方法，进一步包括：识别集成电路上存在的栅极剪切层，其中栅极剪切层用来指定集成电路上应该不具有晶体管栅极结构的部分。

额外的实施例9.根据在额外的实施例8中定义的方法，进一步包括：延伸栅极剪切层以进一步指定将至少一个晶体管栅极结构剪切为至少第一片段和第二片段，其中第一片段和第二片段中的至少一个被设计为不再接收高于低电源电压的电压。

额外的实施例10.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，包括：利用在计算设备上实施的集成电路设计工具，将集成电路上的晶体管栅极结构识别为潜在的泄漏源；以及利用在计算设备上实施的集成电路设计工具，识别晶体管栅极结构附近的存在的栅极剪切层，其中所述栅极剪切层用来指定在集成电路制造工艺期间应该被剪切的晶体管栅极结构的位置。

额外的实施例11.根据在额外的实施例10中定义的方法，进一步包括：通过延伸存在的栅极剪切层以剪切晶体管栅极结构来减少晶体管栅极结构和相邻晶体管阱区之间的泄漏，其中晶体管栅极结构和相邻的晶体管阱区中的每一个均属于集成电路上各自的晶体管。

额外的实施例12.根据在额外的实施例11中定义的方法，其中延伸存在的栅极剪切层以剪切被识别的晶体管栅极结构包括延伸所述存在的栅极剪切层以将被识别的晶体管栅极结构剪切为接收偏置电压的第一片段和不接收任何偏置电压的第二片段。

额外的实施例13.根据在额外的实施例11中定义的方法，其中延伸所述存在的栅极剪切层包括：识别沿晶体管栅极结构的第一边缘，其最靠近栅极剪切层；以及识别沿晶体管栅极结构的第二边缘，其与第一边缘相对。

额外的实施例14.根据在额外的实施例13中定义的方法，其中延伸存在的栅极剪切层进一步包括：计算由第一边缘和第二边缘限定的晶体管栅极结构内的第一区域，其中第一区域的长度被设计为等于与晶体管栅极结构相关联的栅极长度。

额外的实施例15.根据在额外的实施例14中定义的方法，其中延伸存在的栅极剪切层进一步包括：沿所述第一区域的长度向外扩大第一区域；计算插入在扩大的第一区域和存在的栅极剪切层之间的第二区域；以及延伸存在的栅极剪切层以覆盖第一区域和第二区域。

额外的实施例16.一种形成集成电路的方法，包括：形成晶体管阱区；形成晶体管栅极结构；以及通过将晶体管栅极结构剪切为多个片段而减少晶体管阱区和晶体管栅极结构之间的泄漏。

额外的实施例17.根据在额外的实施例16中定义的方法，其中晶体管阱区包括反向偏置的p阱，并且其中晶体管栅极结构被有源驱动到高电压水平。

额外的实施例18.根据在额外的实施例16中定义的方法，其中晶体管阱区包括反向偏置的n阱，并且其中晶体管栅极结构被有源驱动到低电压水平。

额外的实施例19.根据在额外的实施例16中定义的方法，其中晶体管栅极结构最初接收偏置电压，并且其中将晶体管栅极结构剪切为多个片段包括将晶体管栅极结构剪切为接收偏置电压的第一片段和不再接收偏置电压的第二片段。

额外的实施例20.根据在额外的实施例16中定义的方法，其中将晶体管栅极结构剪切为多个片段包括蚀刻掉部分晶体管栅极结构。

上述实施例仅仅是说明本发明的原理，并且本领域技术人员能够做出各种修改而不背离本发明的保护范围和精神。上述实施例可以单独实施或者以任何组合实施。

Claims (20)

1.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：

利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第一晶体管相关联的至少一个晶体管阱区；

利用在所述计算设备上实施的所述集成电路设计工具，识别与所述集成电路上的第二晶体管相关联的至少一个晶体管栅极结构；

利用在所述计算设备上实施的所述集成电路设计工具，计算分隔所述晶体管阱区和所述晶体管栅极结构的距离；以及

利用在所述计算设备上实施的所述集成电路设计工具，基于计算的距离确定所述晶体管栅极结构是否应该被剪切为多个片段。

2.如权利要求1所述的方法，其中识别所述至少一个晶体管阱区包括识别被设计为反向偏置的至少一个晶体管阱区。

3.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管阱区包括识别被设计为接收低于所述低电源电压的电压的至少一个晶体管阱区。

4.如权利要求1所述的方法，其中识别所述至少一个晶体管栅极结构包括识别被设计为有源偏置的至少一个晶体管栅极结构。

5.如权利要求1所述的方法，其中所述集成电路设计为被供给高电源电压和低电源电压，并且其中识别所述至少一个晶体管栅极结构包括识别被设计为接收高于所述低电源电压的电压的至少一个晶体管栅极结构。

6.如权利要求1所述的方法，进一步包括：

响应于确定所述计算的距离大于预定的阈值，将所述晶体管栅极结构记录为满意的设计准则。

7.如权利要求6所述的方法，进一步包括：

响应于确定所述计算的距离小于所述预定的阈值，将所述晶体管栅极结构记录为失败的设计准则。

8.如权利要求5所述的方法，进一步包括：

识别所述集成电路上存在的栅极剪切层，其中所述栅极剪切层用来指定所述集成电路上应该不具有晶体管栅极结构的部分。

9.如权利要求8所述的方法，进一步包括：

延伸所述栅极剪切层以进一步指定将所述至少一个晶体管栅极结构剪切为至少第一片段和第二片段，其中所述第一片段和所述第二片段中的至少一个被设计为不再接收高于所述低电源电压的电压。

10.一种使用在计算设备上实施的集成电路设计工具设计集成电路的方法，该方法包括：

利用在所述计算设备上实施的所述集成电路设计工具，将所述集成电路上的晶体管栅极结构识别为潜在的泄漏源；以及

利用在所述计算设备上实施的所述集成电路设计工具，识别所述晶体管栅极结构附近存在的栅极剪切层，其中所述栅极剪切层用来指定在集成电路制造工艺期间晶体管栅极结构应该被剪切的位置。

11.如权利要求10所述的方法，进一步包括：

通过延伸所述存在的栅极剪切层以剪切所述晶体管栅极结构而减少所述晶体管栅极结构和相邻晶体管阱区之间的泄漏，其中所述晶体管栅极结构和每个所述相邻晶体管阱区均属于所述集成电路上的相应的晶体管。

12.如权利要求11所述的方法，其中延伸所述存在的栅极剪切层以剪切被识别的晶体管栅极结构包括延伸所述存在的栅极剪切层以将所述被识别的晶体管栅极结构剪切为接收偏置电压的第一片段和不接收任何偏置电压的第二片段。

13.如权利要求11所述的方法，其中延伸所述存在的栅极剪切层包括：

识别沿所述晶体管栅极结构的第一边缘，该第一边缘最靠近所述栅极剪切层；以及

识别沿所述晶体管栅极结构的第二边缘，该第二边缘与所述第一边缘相对。

14.如权利要求13所述的方法，其中延伸所述存在的栅极剪切层进一步包括：

计算由所述第一边缘和所述第二边缘限定的所述晶体管栅极结构内的第一区域，其中所述第一区域的长度被设计为等于与所述晶体管栅极结构相关联的栅极长度。

15.如权利要求14所述的方法，其中延伸所述存在的栅极剪切层进一步包括：

沿所述第一区域的长度向外扩大所述第一区域；

计算插入在扩大的第一区域和所述存在的栅极剪切层之间的第二区域；以及

延伸所述存在的栅极剪切层以覆盖所述第一区域和所述第二区域。

16.一种形成集成电路的方法，包括：

形成晶体管阱区；

形成晶体管栅极结构；以及

通过将所述晶体管栅极结构剪切为多个片段而减少所述晶体管阱区和所述晶体管栅极结构之间的泄漏。

17.如权利要求16所述的方法，其中所述晶体管阱区包括反向偏置的p阱，并且其中所述晶体管栅极结构被有源驱动到高电压水平。

18.如权利要求16所述的方法，其中所述晶体管阱区包括反向偏置的n阱，并且其中所述晶体管栅极结构被有源驱动到低电压水平。

19.如权利要求16所述的方法，其中所述晶体管栅极结构最初接收偏置电压，并且其中将所述晶体管栅极结构剪切为多个片段包括将所述晶体管栅极结构剪切为接收所述偏置电压的第一片段和不再接收所述偏置电压的第二片段。

20.如权利要求16所述的方法，其中将晶体管栅极结构剪切为多个片段包括蚀刻掉部分所述晶体管栅极结构。

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