CN106528909A - 使用soi技术的混合丛库追迹设计的方法、设备及系统 - Google Patents

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Abstract

本发明涉及使用SOI技术的混合丛库追迹设计的方法、设备及系统。本发明的至少一种方法、设备及系统涉及提供用于制造半导体装置的设计。在电路布局上置放具有第一宽度的第一功能胞元。判定第一功能胞元的至少一个晶体管是否为顺偏或逆偏。在电路布局上相邻于第一功能胞元置放具有第二宽度的第二功能胞元，用于回应于判定至少一个晶体管是顺偏或逆偏，在第一与第二功能胞元的总宽度内提供第一偏压井。

Description

使用SOI技术的混合丛库追迹设计的方法、设备及系统
技术领域
大体上，本揭露关于尖端半导体装置的制造，更具体地说，使用SOI技术的混合追迹设计。
背景技术
制造半导体装置时，需要若干离散程序，用以从裸半导体材料开始，建立已封装半导体装置。从半导体材料初始生长、半导体晶体切片成个别晶圆、制作阶段(蚀刻、掺杂、离子布植或类似者)到已完成装置封装与最终测试等，各个程序彼此间有很大的差异，而且各有专门用途，因此，可在含有不同控制方案的不同制造位置进行此等程序。
大体上，目前实践的多种程序技术中，对于许多包括场效晶体管在内的复杂电路系统类型，鉴于运作速度及/或功率消耗及/或成本效益，MOS技术由于特性优越，目前属于最有前途的方法。于使用例如MOS技术制作复杂集成电路期间，数百万个晶体管，例如：N通道晶体管及/或P通道晶体管，乃是在包括结晶半导体层的基材上形成。在制作N通道MOS(NMOS)装置及/或P通道MOS(PMOS)装置期间，设计师通常控制用以使那些装置提升电流驱动能力的程序步骤。对于NMOS装置，可使电子增强流动以提升电流驱动能力。对于PMOS装置，可使“电洞”增强流动以提升电流驱动能力。举例而言，通常形成应变硅层用来提升电荷粒子(即电子或电洞)的输送能力。
业界逐渐一致认为：传统方法必须经过改良，才能使装置更小，并且提供运作电压更小的装置。目前，所谓的大块FET乃是许多装置中所实施更为普及的其中一种设计。图1绘示半导体晶圆上所形成的典型大块FET 100的特写图。FET 100乃是在硅基材105上形成。反转层150乃是在硅基材105上形成。反转层150大体上藉由沉积氧化硅所形成。栅极100乃是在基材105上形成，由晶圆处理期间所形成的绝缘物120所围绕，可由HfO2所构成。
栅极氧化物层125乃是在反转层150上方形成。FET 100的栅极120乃是在栅极氧化物层125上方形成。图1亦绘示源极区140及漏极区130，这两个区域乃是在基材105的顶端部分形成。基材105若属于N型，则漏极与源极区130、140会属于P型，反之亦然。在这种组态中，空乏区160乃是在源极区140与漏极区130下面建立。
与图1的典型大块FET设计相关联的其中一个问题包括：这些类型的FET会呈现显著的寄生电容，导致效能衰减及功率损耗。再者，由于空乏区160的关系，即使FET 100断开，仍可能出现电流泄漏。电流泄漏可包括漏极漏电流、源极漏电流、及井体漏电流。FET 100亦倾向较高的临限电压。此外，若为了减少功率消耗而降低供应电压，图1的典型大块FET设计则倾向呈现效能衰减。
设计师已提议利用所谓的绝缘体上覆硅(silicon-on-insulator；SOI)设计来因应图1的典型大块FET设计所呈现的其中一些缺陷及问题。SOI晶体管大体上是在薄硅层中形成，此等薄硅层与半导体晶圆的主要基材是藉由使用诸如二氧化硅的电绝缘体来隔离。薄硅层的厚度范围可从数微米(典型为用于电力切换装置)往下到小于500埃米(典型为用于高效能微处理器)。SOI设计授予的隔离特性能用来降低电流泄漏。SOI设计可提供其它诸如电路运作更快及运作电压更低等优点。图2绘示半导体晶圆上所形成典型全空乏型(fully depleted；FD)SOI FET 200的特写图。
FD-SOI FET 200乃是在硅基材205上形成。FET 200包含藉由沉积氧化硅所形成的空乏区250。栅极200乃是在基材205上形成，由晶圆处理期间所形成的绝缘物220所围绕，而且大体上由HfO2所构成。
栅极氧化物层225乃是在基材205上方形成。FET 220的栅极220乃是在栅极氧化物层225上方形成。FET 200亦包含源极区240及漏极区240，这两个区域乃是在基材105的顶端形成。基材205若属于N型，则漏极与源极区230、240会属于P型，反之亦然。再者，FET 200在漏极与源极区230、240下面包含埋置型氧化物(buried oxide；BOX)区270。
在这种组态中，将图1的大空乏区160取而代之的是，空乏区250约束于BOX区270上面及漏极与源极区230、240之间。BOX区270乃是在源极区140、漏极区130及空乏区250下面形成。BOX区270的此部分防止形成与图1的空乏区160类似的大空乏区。再者，在这种情况下，空乏区250为完全空乏。漏极与源极区230、240若属于P型，则空乏区250会为N型空乏区，反之亦然。
再者，可将FD-SOI FET组配成所谓的LVT/SLVT格式，其中晶体管对包含N型井上方所形成的NMOS FET、及P型井上方所形成的PMOS FET，亦称为覆井(flip-well)组态。又再者，可将FD-SOI FET组配成所谓的RVT/HVT格式，其中晶体管对包含P型井上方所形成的NMOS FET、及N型井上方所形成的PMOS FET。这些组态在下文有说明。
FD SOI FET设计的其中一项优点乃是临限电压降低，使得运作电压可以更低。其它优点包括寄生电容更低且漏电流更低。然而，与FD SOI FET及其它技术相关联的其中一个问题在于，只要施加更低的运作电压，便可能出现低Vdd时序违规。为了因应时序误差，设计师已诉诸于提供定标偏压(targeted bias voltage)，即用于覆井(LSVT/LVT)组态的顺偏压，以及用于习知井体(RVT/HVT)组态的逆偏压。
图3绘示LVT/SLVT组态中所形成典型晶体管对400的特写图。图4绘示RVT/HVT组态中所形成的典型晶体管对500的特写图。请同时参阅图3及4，晶体管对300(图4)包含NFET301及PFET 302。图4绘示晶体管对400，此晶体管对亦包含NFET 401及PFET 402。
关于晶体管对300，NFET 301乃是在N型井375A上形成，并且包含栅极320A、漏极区330A及源极区340A。PFET 302乃是在P型井375B上形成，并且包含栅极320B、漏极区330B及源极区340B。NFET 301及PFET 302乃是由浅沟槽隔离(STI)区380隔开。
NFET 301乃是在BOX区370A上方形成，而PFET 302乃是在BOX区370B上方形成。NFET 301及PFET 302分别包含全空乏区350A及350B。全空乏区350A、350B分别位于BOX区370A、370B上面、及FET 301、302的源极与漏极区之间。
关于晶体管对400，NFET 401乃是在P型井475A上形成，并且包含栅极420A、漏极区430A及源极区440A。PFET 402乃是在P型井475B上形成，并且包含栅极420B、漏极区430B及源极区440B。NFET 401及PFET 402乃是由浅沟槽隔离(STI)区480隔开。
NFET 401乃是在BOX区470A上方形成，而PFET440B乃是在BOX区470B上方形成。NFET 402及PFET 440B分别包含全空乏区450A及450B。全空乏区450A、450B位于BOX区470A、470B上面、及FET 401、402的源极与漏极区之间。
如图3及4所示，LVT/SLVT FET 301、302能为顺偏，其中RVT/HVT FET 401、402能为逆偏。为了针对任何因FD SOI FET运作导致的时序问题(例如：因为低Vdd导致的时序误差)进行调整，设计师已引进顺偏或逆偏方案。然而，目前的顺偏/逆偏方案需要时序调整，例如：插入延迟缓冲。
在设计各种具有集成电路(例如：CMOS逻辑架构)的装置的布局时，设计师通常选择包含各种特征(例如：扩散区、晶体管、金属线、贯孔等)的预设计功能胞元，并且策略性地置放这些功能胞元以在集成电路装置中提供主动电路系统。这些胞元可包含诸如晶体管、金属插线板(metal power strips)等各种组件。这些胞元系设置于预定架构中，该预定架构界定胞元对准及金属追迹的位置，用于携载大电压信号(例如：功率信号等)。
此外，这些胞元中的组件大体上是由同质技术所构成。举例而言，在典型SOI CMOS逻辑架构中，各胞元可包含LVT/SLVT FET或RVT/HVT FET任一者，但非两者都包含，除非有使用到隔离井，因此导致大量面积损失。在这种架构中，邻接于RVT/HVT FET设置由LVT/SLVT FET所构成的胞元不可能没有面积损失。为了在一区块中使用LVT/SLVT FET及RVT/HVT FET这两种胞元，必须在LVT/SLVT FET胞元与RVT/HVT FET胞元之间置放用于将对应于不同偏压区的井体隔开的区域。这会在设计中导致过度面积损失及其它无效率情形，并且影响集成电路的运作。
再者，设计师已经对FD SOI FET实施偏压，用以对于关键路径延迟进行调整，或用以提升装置区段的效能。然而，例如使用分压器、稳压器等来产生必要的电压信号，就半导体晶圆上的功率消耗及面积利用状况而言，会有代价高昂的情形。再者，在密集电路中绕送偏压可能有所困难。此外，技术现况乃是针对将整个FET区块偏压，此造成显著的电流泄漏。
因此，含有SOI FET的偏压胞元会成为问题。技术现况需要以无效率的方式将井体空间用于选择性地使区块内的胞元偏压。即便如此，技术现况大体上，对于降低电路的电流泄漏及/或提升电路的驱动能力及其它效能度量，乃然仅容许较小精细度的区块级、或区段偏压。这些问题乃是在下文于图5及6中作说明。
现请参阅图5，所示乃包含偏压井的典型功能胞元区块。多个功能胞元典型可设置于追迹上以形成区块，例如：图5的区块500。第1胞元行510可藉由在电路布局上设置预定宽度(例如：9-追迹[9T])的一或多个胞元而形成。第2胞元行520可相邻第1胞元行510依照类似方式来设置。若所欲是要对第2行提供偏压绕送信号，则在区块500的追迹上建立偏压井530。接着，在偏压井530中绕送偏压信号。相邻偏压井530设置第3胞元行540及第4胞元行550以形成区块500。这样的配置会造成空间过度利用，导致不可接受的面积负担(areaoverhead)。
如此，在许多情况下，于目前的设计中，为了避免图5所示的大面积负担，乃套用区块级偏压。然而，区块级偏压会使电流泄漏增加，并且可能不经意地使非期望晶体管顺偏，及/或干扰其它晶体管必要的逆偏。
现请参阅图6，所示乃包含隔离间隔的典型功能胞元区块。第1胞元行610及第2胞元行620彼此相邻设置于区块600中。第1及第2胞元行610、620属于第1类型的SOI装置，例如：LVT/SLVT装置。如众所周知，不同类型的SOI装置大体上，可能并非彼此相邻设置。举例而言，RVT/HVT功能胞元无法相邻LVT/SLVT胞元设置。因此，必须在不同类型的SOI装置之间形成隔离间隔。
从而在区块600的追迹上形成隔离间隔物(隔离区)660。隔离间隔物660提供与LVT/SLVT功能胞元必要的隔离以形成RVT/HVT功能胞元。因此，隔离间隔物660下面形成不同装置类型的胞元，亦即第3胞元行630、第4胞元行640及第5胞元行650。按照这种方式，不同类型的SOI装置在此区块内是隔开的。这样的配置也会造成空间过度利用，导致不可接受的面积负担。
本揭露可因应及/或至少减少以上指认的其中一或多个问题。
发明内容
以下介绍本发明的简化概要，以便对本发明的一些态样有基本的了解。本概要并非本发明的详尽概述。用意不在于指认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
大体上，本揭露系针对所揭示的至少一种方法、设备及系统，涉及提供用于制造半导体装置的设计。在电路布局上置放具有第一宽度的第一功能胞元。判定第一功能胞元的至少一个晶体管是否为顺偏或逆偏。在电路布局上相邻于第一功能胞元置放具有第二宽度的第二功能胞元，用于回应于判定至少一个晶体管是顺偏或逆偏，在第一与第二功能胞元的总宽度内提供第一偏压井。
附图说明
本揭露可搭配附图参照以下说明来了解，其中相似的参考元件符号表示相似的元件，并且其中：
图1绘示半导体晶圆上所形成的典型大块FET的特写图；
图2绘示半导体晶圆上所形成的典型全空乏型(FD)SOI FET的特写图；
图3绘示LVT/SLVT组态中所形成的典型晶体管对400的特写图；
图4绘示RVT/HVT组态中所形成的典型晶体管对500的特写图；
图5绘示包含偏压井的典型胞元区块；
图6绘示包含隔离间隔的典型功能胞元区块；
图7根据第一具体实施例，绘示包含偏压井的混合功能胞元区块的特写方块图；
图8根据第二具体实施例，绘示包含多个偏压井的混合功能胞元区块的特写方块图；
图9根据本文中的具体实施例，绘示包含隔离间隔区的混合设计区块的特写方块图；
图10根据本文中的具体实施例，绘示包含偏压电路靶的半导体装置的特写方块图；
图11根据本文中的具体实施例，绘示一程序的流程图，该程序是用来提供包含FDSOI装置的混合功能胞元区块；
图12根据本文中的具体实施例，绘示一程序的流程图，该程序是用来对于FD SOI装置提供顺偏及/或逆偏；
图13根据本文中的一些具体实施例，绘示一系统的特写图，该系统系用于制作可于其上形成FD SOI PMOS及NMOS装置的半导体基材。
尽管本文中揭示的专利标的易受各种修改及替代形式影响，其特定具体实施例仍已在图式中举例展示，并且系于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如权利要求书所界定，用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
符号说明
100 FET 105 硅基材
110 栅极 120 绝缘物
125 栅极氧化物层 130 漏极区
140 源极区 150 反转层
160 空乏区 200 FD-SOI FET
205 硅基材 210 栅极
220 绝缘物 225 栅极氧化物层
230 漏极区 240 源极区
250 空乏区 270 BOX区
300 晶体管对 301 NFET
302 PFET 305 硅基材
320A 栅极 320B 栅极
330A 漏极区 330B 漏极区
340A 源极区 340B 源极区
350A 全空乏区 350B 全空乏区
370A BOX区 370B BOX区
375A N型井 375B P型井
380 浅沟槽隔离(STI)区 400 晶体管对
401 NFET、FET、RVT/HVT FET
402 PFET、FET、RVT/HVT FET
405 硅基材 420A 栅极
420B 栅极 430A 漏极区
430B 漏极区 440A 源极区
440B 源极区 450A 全空乏区
450B 全空乏区 470A BOX区
470B BOX区 475A P型井
475B P型井 480 浅沟槽隔离(STI)区
500 区块 510 胞元行
520 胞元行 530 偏压井
540 胞元行 550 胞元行
600 区块 610 胞元行
620 胞元行 630 胞元行
640 胞元行 650 胞元行
660 隔离间隔物 700 区块
710 胞元 720 胞元
730 胞元 740 胞元
750 胞元 760 井隔离区
800 区块 810 胞元
820 胞元 830 胞元
840 胞元 850 胞元
860 胞元 900 区块
910 胞元 912 胞元
914 胞元 916 胞元
918 胞元 920 胞元
922 胞元 924 胞元
930 隔离间隔 940 隔离间隔
1000 半导体装置 1010 控制器
1020 记忆体 1030 逻辑区块
1040 逻辑区块 1050 外部介面
1060 介面电路 1070A 偏压靶
1070B 偏压靶 1070C 偏压靶
1070D 偏压靶 1080 介面电路
1090 介面电路 1110 程序块
1120 程序块 1130 程序块
1140 程序块 1150 程序块
1160 程序块 1170 程序块
1175 程序块 1180 程序块
1185 程序块 1210 程序块
1220 程序块 1230 程序块
1240 程序块 1250 程序块
1260 程序块 1270 程序块
1280 程序块 1290 程序块
1300 系统 1310 半导体装置处理系统
1315 已处理集成电路装置/装置
1320 处理控制器 1340 集成电路设计单元
1350 输送机构 W1、W2 宽度。
具体实施方式
下面说明本发明的各项说明性具体实施例。为求清楚，本说明书中并未说明实际实作态样的所有特征。当然，将会领会旳是，在开发任何此实际具体实施例时，必须做出许多实作态样特定决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作态样不同而变。此外，将会领会的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本揭露的本领域的技术人员的例行工作。
本专利标的现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因本领域的技术人员众所周知的细节而混淆本揭露。虽然如此，仍将附图包括进来以说明并阐释本揭露的说明性实施例。本文中使用的字组及词组应了解并诠释为与本领域的技术人员了解的字组及词组具有一致的意义。与本领域的技术人员了解的通常及惯用意义不同的词汇或词组(即定义)的特殊定义，用意不在于藉由本文词汇或词组的一致性用法提供暗示。就一词汇或词组用意在于具有特殊意义的方面来说，即有别于本领域的技术人员了解的意义，此一特殊定义将会按照为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。
半导体功能胞元可用于设计并提供用于制作集成电路装置的布局。在许多具体实施例中，功能胞元可预先定义并储存于丛库中。本文中的具体实施例是用来使用混合设计来形成半导体装置，此混合设计用到功能胞元。本文中的具体实施例的功能胞元可包含诸如FD SOI晶体管等NMOS及/或PMOS装置，例如：22个FDSOI晶体管。在一些具体实施例中，混合设计可包含SLVT/LVT装置及HVT/RVT装置。
本文中的具体实施例是用来设置不同追迹(例如：8-追迹[8T]、9-追迹[9T]、10-追迹[10T]、11-追迹[11T]等)的标准胞元，使得不同大小的胞元之间的固有间隔提供偏压井空间，用于绕送偏压信号以供胞元中晶体管偏压之用。按照这种方式，装置的定标偏压可利用比区块级(例如：行或胞元级偏压)更高的精细度来偏压。
在其它具体实施例中，不同追迹的标准胞元可设置成使得不同大小的胞元之间的固有间隔提供隔离间隔，用于按照相邻方式设置不同类型的晶体管(例如：SLVT/LVT及HVT/RVT装置)，若没有隔离间隔，这是不可能的。按照这种方式，可形成包含不同类型的晶体管(例如：SLVT/LVT及HVT/RVT装置)的混合区块。
现请参阅图7，其根据第一具体实施例，绘示包含偏压井的混合功能胞元区块的特写方块图。区块700可包含多个功能胞元，各功能胞元可包含多个FD SOI装置。举例而言，区块700可包含第1胞元710、第2胞元720、第3胞元730、第4胞元740及第5胞元750。第1至第4胞元710至740有第一追迹宽度W1(例如：9个追迹胞元[9T])。第5胞元750有第二追迹宽度W2(例如：8个追迹胞元[8T])，其比第一宽度W1更小。在一项具体实施例中，W1可有m-追迹宽度(例如：m等于9、10或11)，而W2可有(m-1)-追迹宽度或(m-2)-追迹宽度。
在一项具体实施例中，第2胞元720可包含经定标要偏压的装置。举例而言，第2胞元720中的装置可针对要在LVT/SLVT装置例子中顺偏、或要在RVT/HVT装置例子中逆偏的数据路径或介面电路。第5胞元750可在此区块内安置成使得区块700中建立井体隔离区760。井隔离区的大小乃是追迹宽度量，其等于第2胞元720与第5胞元750之间的追迹宽度差(如方程式1所示)。
井隔离区＝W2-W1 方程式1
井隔离区760提供内可绕送偏压信号的电隔离区。可指挥此偏压信号以促使(catalyst)顺偏或逆偏。
在一项具体实施例中，“混合”设计一词可指称为利用诸如区块700的区块中所利用的不同追迹宽度的功能胞元。按照这种方式，可使用不同宽度的标准胞元，在区块中形成用于提供晶体管定标偏压的定标井隔离区。
此外，由于区块700中存在井隔离区760，相较于第5胞元750的装置类型，第2胞元720可由不同装置类型(例如：LVT/SLVT装置或RVT/HVT装置)所构成。因此，在一替代具体实施例中，“混合”设计一词可指称为在功能胞元群组或区块内使用不同装置类型(例如：LVT/SLVT装置之于RVT/HVT装置)的功能胞元。此替代具体实施例乃是在图8及9、及下文随附说明中进一步详细描述。在又另一具体实施例中，“混合”设计一词可指称为多个追迹宽度功能胞元、及不同装置类型的功能胞元都有包含的装置设计。
现请参阅图8，其根据第二具体实施例，绘示包含多个偏压井的混合功能胞元区块的特写方块图。区块800可包含多个功能胞元，各功能胞元可包含多个FD SOI装置。举例而言，区块800可包含第1胞元810、第2胞元820、第3胞元830、第4胞元840、第5胞元850及第6胞元860。第1至第4胞元810至840有第一追迹宽度W1(例如：9T或10T)。第5及第6胞元850、860有第二追迹宽度W2(例如：8T)，其比第一宽度W1更小。在一替代具体实施例中，第5胞元850在追迹宽度方面，可有别于第6胞元860及其它胞元。
在一项具体实施例中，第2胞元820可包含经定标要顺偏的LVT/SLVT装置。举例而言，第2胞元720中的装置可针对要顺偏的数据路径或介面电路。类似的是，第3胞元830可包含经定标要逆偏的RVT/HVT装置。经定标用于偏压的胞元可经偏压以减少时序误差、改善效能或其组合。
第5胞元750可安置于区块800内，相邻第2胞元820，使得区块800中建立第1井隔离区(1st well isolation region-FBB)870。第1井隔离区870提供内可绕送顺偏信号的电隔离区。第6胞元860可安置于区块800内，相邻第3胞元830，使得区块800中建立第2井隔离区(2nd well isolation region-RBB)880。第2井隔离区880提供内可绕送逆偏信号至第3胞元830的电隔离区。因此，在图8的实施例中，第1及第2胞元810、820包含LVT/SLVT装置，而第3至第6胞元包含RVT/HVT装置。按照这种方式，可在电路布局中使用标准胞元，于功能胞元群组或区块内形成内建偏压通道。
现请参阅图9，其根据本文中的具体实施例，绘示包含隔离间隔区的混合设计区块的特写方块图。区块900可包含多个功能胞元，各功能胞元可包含多个FD SOI装置。举例而言，区块900可包含第1胞元910、第2胞元912、第3胞元914、第4胞元916、第5胞元918、第6胞元920、第7胞元922及第8胞元924。第3及第6胞元914、920有第二追迹宽度W2(例如：8T)，而所有其它胞元则有第一追迹宽度W1(例如：9T或10T)。
此外，区块900的功能胞元有一些可由LVT/SLVT装置所构成，而其它功能胞元可由RVT/HVT装置所构成。如本领域的技术人员已知，若没有充分的隔离间隔，LVT/SLVT胞元无法相邻于RVT/HVT胞元设置。然而，就面积资源而言，插入隔离间隔可能无效率而且代价高昂。本文中的具体实施例是用来插入更小追迹宽度的功能胞元，并且使用追迹宽度尺寸彼此间的差异插入“内建”隔离间隔而得到混合功能胞元区块。
在一项具体实施例中，第6胞元920可以是有更小追迹宽度(W2)的RVT/HVT胞元，相邻而置的可以是有更大追迹宽度(W1)的LVT/SLVT胞元的第2胞元912。第一与第二追迹宽度之间的差等于第一间隔物宽度(SW1)，如方程式2所示。第一间隔物宽度SW1有一尺寸，此尺寸在两种类型的功能胞元之间提供充分隔离。
间隔物宽度(SW1)＝W2-W1 方程式2
再者，第3胞元920可以是有更小追迹宽度(W2)的LVT/SLVT胞元，并且相邻而置的可以是有更大追迹宽度(W1)的RVT/HVT胞元的第2胞元912。第一与第二追迹宽度之间的差等于第二间隔物宽度(SW2)，该第二间隔物宽度在一项具体实施例中等于SW1，但在一替代具体实施例中为不同的值。第二间隔物宽度SW2亦有一尺寸，此尺寸在两种类型的功能胞元之间提供充分隔离。按照这种方式，包含多种装置类型的FD SOI装置的功能胞元的区块900可使用固有追迹间隔彼此相邻形成，此固有追迹间隔可藉由使用不同追迹宽度的胞元得到。再者，在一些具体实施例中，间隔物宽度SW1及SW2有足以容许绕送偏压信号的尺寸，用于使第3胞元914顺偏并使第6胞元922逆偏。
现请参阅图10，其根据本文中的具体实施例，绘示包含偏压电路靶的半导体装置1000的特写方块图。在一项具体实施例中，装置1000可包含控制器1010(例如：处理器)、记忆体1020、第1逻辑电路1030、第2逻辑电路1050及外部介面1050。在一项具体实施例中，装置1000可以是单一半导体晶片。在其它具体实施例中，装置1000可以是印刷电路(PC)板。在又其它具体实施例中，装置1000可以是单机型装置。本领域的技术人员会了解的是，装置1000可包含所示电路部分的子集、或附加电路部分，例如：电压供应器、记忆体控制器等。
外部介面1050容许装置1000与外部装置之间进行通讯。在一项具体实施例中，第2逻辑1040指挥此类通讯。另外，装置1000可在逻辑区块1030、1040、记忆体1020与控制器1010之间包含各种介面电路。举例而言，介于第1与第2逻辑区块1030、1040之间的数据路径中可包含一电路，此电路乃是用于使其内的一部分偏压的电位靶(potential target)。此部分可以是一行功能胞元区块。此部分在图10中乃标示为“第1偏压靶(biasing target)1070A”。第1偏压靶1070A可包含功能胞元区块，该功能胞元区块包含如图7至9所述的隔离或偏压井。可对第1偏压靶1070A提供偏压信号V1，用于进行高精细度(例如：行级)偏压。按照这种方式，可进行特定FD SOI晶体管或数据路径中晶体管集合的定标顺偏及/或逆偏。
第1介面电路1060可用来在记忆体1020与第1逻辑1030之间提供通讯机制。第1介面电路1060可包含一电路，此电路乃是用于使其内的一部分偏压的电位靶。此部分可以是一行功能胞元区块。此部分在图10中乃标示为“第2偏压靶1070B”。第2偏压靶1070B可包含功能胞元区块，该功能胞元区块包含如图7至9所述的隔离或偏压井。可对第2偏压靶1070B提供偏压信号V2。按照这种方式，可进行特定FD SOI晶体管或第1介面电路1060中晶体管集合的定标顺偏及/或逆偏。
第2介面电路1080可用来在控制器1040与第2逻辑1030之间提供通讯机制。第2介面电路1080可包含一电路，此电路乃是用于使其内的一部分偏压的电位靶。此部分可以是一行功能胞元区块。此部分在图10中乃标示为“第3偏压靶1070C”。第3偏压靶1070C可包含功能胞元区块，该功能胞元区块包含如图7至9所述的隔离或偏压井。可对第3偏压靶1070C提供偏压信号V3。按照这种方式，可进行特定FD SOI晶体管或第3介面电路1080中晶体管集合的定标顺偏及/或逆偏。
类似的是，第3介面电路1090可在控制器1040与记忆体1020之间提供通讯机制。第3介面电路1080可包含一电路，此电路乃是用于使其内的一部分偏压的电位靶。此部分可以是一行功能胞元区块。此部分在图10中乃标示为“第4偏压靶1070D”。第4偏压靶1070D可包含功能胞元区块，该功能胞元区块包含如图7至9所述的隔离或偏压井。可对第4偏压靶1070D提供偏压信号V4。按照这种方式，可进行特定FD SOI晶体管或第4介面电路1090中晶体管集合的定标顺偏及/或逆偏。如上所述，偏压靶1070A至1070D可用来使用顺偏及/或逆偏，增强时序校正及效能。
在一替代具体实施例中，图10的偏压靶(bias voltage target)可指称为其内可能希望使用混合功能胞元区块(例如：包含LVT/SLVT胞元及RVT/HVT胞元的区块)的电路部分。可能希望将混合功能胞元区块用于对某些电路部分施加顺偏及/或逆偏，及/或用于增强效能/运作。
偏压靶1070A至1070D可用于使晶体管集合偏压，用以调整上述各种电路的运作速度。可进行这些调整以减少时序违规、提升效能、及/或补偿PVT问题。
本领域的技术人员受益于本揭露，会了解的是，图10所示的电路乃是提供作为实施例，用于实施本文中的具体实施例。举例而言，电路1000可包含图10中所示电路组件的子集，或可包含附加电路系统。本文中的具体实施例可实施于各种电路中，并且仍在本文中的具体实施例及权利要求书的精神和范畴内。
现请参阅图11，其根据本文中的具体实施例，绘示一程序的流程图，该程序是用来提供包含FD SOI装置的混合功能胞元区块。初始功能胞元置放于功能胞元区块里的电路布局中，用于提供半导体装置设计(程序块1110)。此程序可代表意图置放于半导体基材上的电路系统。接着判定隔离间隔是否为所欲(程序块1120、1130)。在一项具体实施例中，可提供隔离空间以绕送偏压信号，但不需用到功能胞元区块中的附加空间。在另一具体实施例中，可提供隔离空间以顺应在功能胞元区块内置放不同装置类型的FD SOI装置(例如：LVT/SLVT及RVT/HVT装置)。
判定隔离空间的大小(程序块1140)。举例而言，若需要在数行功能胞元区块之间置放实质偏压信号，则可能需要更宽的隔离间隔(例如：二-追迹间隔，而不是一-追迹间隔)。举另一实施例来说，若要相邻于初始胞元置放不同类型的FD SOI装置的实质大小胞元，则可能希望更宽的隔离间隔。
基于所欲间隔大小，得以判定后续功能胞元的追迹宽度(程序块1160)。举例而言，在一项具体实施例中，初始胞元追迹宽度可以是10T。若需要正常隔离间隔，后续胞元的追迹宽度可以是9T。然而，若需要更大的隔离间隔，后续胞元的追迹宽度可以是8T，藉此提供内建2T追迹宽度，用以为偏压信号提供隔离，及/或为以相邻方式置放不同装置类型的FDSOI装置胞元提供隔离。基于判定后续功能胞元的追迹宽度，此胞元乃相邻初始功能胞元置放(程序块1170)。
接着判定功能胞元区块是否已完成(程序块1175)。若功能胞元区块未完成，则置放后续功能胞元(程序块1180)，并且可重复对于程序块1120至1175的后续胞元置放判定隔离间隔的程序，直到功能胞元区块完成为止。当功能胞元区块已完成时，提供初始装置设计(程序块1185)。在一些具体实施例中，可进行初始装置设计的进一步分析，用以改进半导体装置设计，如图12例示。在另一具体实施例中，图11中所述的步骤可用于在半导体晶圆的电路布局上置放功能胞元以形成半导体装置。
现请参阅图12，其根据本文中的具体实施例，提供一程序的流程图，该程序是用来对于FD SOI装置提供顺偏及/或逆偏。藉由半导体处理系统提供或接收可包含混合功能胞元区块的初始装置设计(程序块1105)。举例而言，混合功能胞元区块可包含一些包含LVT/SLVT装置的功能胞元、及其它包含RVT/HVT装置的胞元。在其它具体实施例中，初始装置设计可包含同质FD SOI装置集合，此等同质FD SOI装置可包含可经偏压用以增强效能及/或调整运作时序的电路位置。
在一项具体实施例中，基于包含FD SOI装置的半导体装置的初始装置设计，进行此半导体装置的建模(modeling)及/或测试(程序块1210)。基于此建模/测试功能，判定是否希望调整时序或效能(程序块1220)。若不希望调整时序或效能，则可终止设计阶段(程序块1230)。
然而，若判定希望调整时序或效能，则可判定一或多个潜在错误区(例如：时序失效、效能低于预定临限位准、PVT问题等)(程序块1240)。此判定在作法上可包括：分析建模/测试数据，进一步进行建模/测试，及/或选择诸如介于两个主要电路组件之间的介面区(例如：图10的偏压靶的一或多者)等大体上已知具有时序或效能问题的电路区。在一项具体实施例中，此判定可包括：判定增大或减小运作速度的电路区，或判定可将功能还原到以更宽运作条件(例如：扩大的电压位准窗、温度条件等)进行先硅调协(pre-silicon tuning)或后硅调协(post-silicon tuning)其中至少一者的电路区。
基于判定可能具有时序、效能问题、及/或PVT问题的电路区，可判定应该顺偏的区域、及/或应该逆偏的区域(程序块1250)。此包括：识别其乃组配成顺偏的LVT/SLVT的特定晶体管或晶体管集合，及/或识别其乃组配成逆偏的RVT/HVT的特定晶体管或晶体管集合。
存在潜在时序、效能及/或PVT问题的区域一经判定，便判定应该顺偏或逆偏的特定位置(例如：利用行级精细度)，及/或判定用于实施混合功能胞元的特定位置(程序块1260)。这些判定一经完成，便可使用本文中所述的多-追迹宽度胞元设计，进行高精细度偏压(例如：行级偏压)的绕送，及/或混合功能胞元区块的实施(程序块1260)。
按照这种方式，某些介面区或数据路径可为了对于时序、效能及/或PVT问题进行调整而加速或减速。再者，此装置设计的效能可藉由使用混合功能胞元区块来改善。程序块1240至1260中所述的步骤可视为最佳化功能，用于最佳化待设计的半导体装置的效能。
程序块1260的内容中所述的偏压及混合胞元区块一经设计，在一项具体实施例中，便可进行进一步确认建模/测试程序(程序块1270)。此建模/测试程序可能更受限于建模及/或测试程序块1240至1260的内容中已改变的特定区域。判定是否需要依据此确认建模/测试而对半导体装置的时序或效能做进一步调整(程序块1280)。若判定需要进一步调整，则可重复最佳化功能(程序块1240至1260)。若判定不需要进一步调整，则可终止设计阶段(程序块1230)。图11及12中所述的步骤可藉由与下文在图13中所述的系统类似的程序控制系统来自动进行。
现请参阅图13，所示乃根据本文中的具体实施例，能够设计并制造半导体装置的半导体装置系统的特写图。半导体装置处理系统1310可包含各种处理站，例如：蚀刻程序站、光微影程序站、CMP程序站等。藉由处理系统1310所进行的程序步骤其中一或多者可藉由处理控制器1320来控制。处理控制器1320可以是工作站电脑、桌上型电脑、膝上型电脑、平板电脑、或任何其它类型的包含一或多个软体产品的运算装置，此一或多个软体产品能够控制程序、接收程序回授、接收测试结果数据、进行学习周期调整、进行程序调整等。
半导体装置处理系统1310可在诸如硅晶圆的媒体上生产集成电路。藉由装置处理系统1310生产集成电路可基于由集成电路设计单元1340所提供的电路设计。处理系统1310可在诸如输送器系统的输送机构1350上提供已处理集成电路/装置1315。在一些具体实施例中，此输送器系统可以是能够输送半导体晶圆的尖端无尘室输送系统。在一项具体实施例中，半导体装置处理系统1310可包含多个处理步骤，例如：第1程序步骤、第2程序集合等，如以上所述。再者，装置处理系统1310可包含用于提供度量衡数据以供测试/建模分析之用的度量衡工具。
在一些具体实施例中，标示“1315”的项目可代表个别晶圆，而在其它具体实施例中，项目1315可代表半导体群组，例如：一“批”半导体晶圆。集成电路或装置1315可以是晶体管、电容器、电阻器、记忆胞、处理器及/或类似者。在一项具体实施例中，装置1315乃是晶体管，而介电层乃是用于晶体管的栅极绝缘层。
系统1300的集成电路设计单元1340能够提供可藉由半导体处理系统1310来制造的电路设计。设计单元1340可接收与待设计集成电路的设计规格有关的数据。集成电路设计单元1340能够提供初始半导体电路设计，此初始半导体电路设计包含至少两个有不同追迹宽度的功能胞元。再者，集成电路设计单元1340能够产生不同晶体管类型(例如：LVT/SLVT装置类型及RVT/HVT装置类型)的功能胞元群组或区块。
在一项具体实施例中，集成电路设计单元1340可进行装置设计的建模、及/或所处理半导体装置设计的测试，用以测试此设计的效能及运作。此包括判定设计或装置的某些区域是否应该具备顺偏或逆偏及时序调整，如以上所述。集成电路设计单元1340能够分析并进行设计调整以提供、绕送及实施顺偏压及/或逆偏压。图12中所述的设计调整可藉由系统1300来自动进行。在一些具体实施例中，半导体装置测试得出的测试数据可由集成电路设计单元1340用于修改后续装置设计。
在其他具体实施例中，集成电路设计单元1340可进行需要设计调整的区域的自动化判定，用以提供、绕送及实施顺偏压及/或逆偏压和时序调整，并且自动将设计调整并入此装置设计。举例而言，集成电路设计单元1340的设计师或使用者一旦使用图形使用者介面产生设计与集成电路设计单元1340通讯，单元1340便进行设计的自动化修改。
系统1300可能够进行涉及各种技术的各种产品的分析及制造。举例而言，系统1300可设计并产生用于制造以下所述的数据：CMOS技术的装置、Flash技术、BiCMOS技术、功率装置、控制器、处理器、记忆体装置(例如：DRAM装置)、NAND记忆体装置、及/或各种其它半导体技术。
虽然，在一些实施例中，本文中的电路是为了一致性及便于说明而依据FD SOI装置描述，但本领域的技术人员会了解的是，本文中所述旳概念亦可套用至其它SOI装置(例如：部分空乏型(PD)SOI装置)，并且仍在本文具体实施例的范畴内。本文中所述的概念及具体实施例可套用至多种类型的VT系列的装置，包括但限于FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管、FD SOI HVT晶体管、或本文中的组合，并且仍在本文具体实施例的范畴内。本文中的概念及具体实施例可套用至上述技术中任何VT系列的晶体管(例如：是否有产生ULVt或UHVt)。
系统1300可能够制造并测试各种产品，此等产品包括具有涉及各种技术的作用及未作用栅极的晶体管。举例而言，系统1300可用来制造并测试与以下有关的产品：CMOS技术、快闪记忆体技术、BiCMOS技术、功率装置、记忆体装置(例如：DRAM装置)、NAND记忆体装置、处理器、及/或各种其它半导体技术。
上述方法可藉由指令来支配，此等指令系储存于非暂存电脑可读储存媒体中，并且可由例如运算装置中的处理器来执行。本文中所述的运作(例如：图10、11及12)各可对应于非暂存电脑记忆体或电脑可读储存媒体中所储存的指令。在各项具体实施例中，此非暂存电脑可读储存媒体包括磁性或光碟储存装置、诸如快闪记忆体的固态储存装置、或其它一或多个非易失性记忆体装置。储存于非暂存电脑可读储存媒体上的电脑可读指令可呈原始码、组合语言码、目标码、或其它指令格式，系由一或多个处理器来解译及/或可由此一或多个处理器执行。
以上所揭示的特定具体实施例仅具有说明性，因为本发明可采用对受益于本文教示的本领域的技术人员显而易见的不同但均等方式来修改并且实践。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再者，除了如权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，证实可改变或修改以上揭示的特定具体实施例，而且所有此类变例全都视为在本发明的范畴及精神内。因此，本文寻求的保护如权利要求书中所提。

Claims (20)

1.一种方法，其包含：
在电路布局上置放具有第一宽度的第一功能胞元；
判定该第一功能胞元的至少一个晶体管是否为顺偏或逆偏；以及
在该电路布局上相邻于该第一功能胞元置放具有第二宽度的第二功能胞元，用于回应于判定该至少一个晶体管是顺偏或逆偏，在该第一功能胞元与该第二功能胞元的总宽度内提供第一偏压井。
2.根据权利要求1所述的方法，其中：
在电路布局上置放具有第一宽度的该第一功能胞元包含置放m-追迹胞元，其中，m等于9、10或11其中至少一者；
置放具有第二宽度的该第二功能胞元包含置放(m-1)-追迹胞元或(m-2)胞元其中至少一者。
3.根据权利要求1所述的方法，其中，提供该第一偏压井包含在该第一功能胞元与该第二功能胞元之间提供隔离区。
4.根据权利要求1所述的方法，其中，在该第一功能胞元与该第二功能胞元的总宽度内提供该第一偏压井包含在两倍该第一宽度内设置该第一功能胞元、该第二功能胞元及该偏压井。
5.根据权利要求1所述的方法，更包含在该第一偏压井中绕送第一偏压信号。
6.根据权利要求1所述的方法，更包含：
相邻该第二功能胞元置放具有该第一宽度的第三功能胞元；
相邻该第三功能胞元置放具有该第二宽度的第四功能胞元，用于在该第一功能胞元、该第二功能胞元、该第三功能胞元及该第四功能胞元的总宽度内提供第二偏压井。
7.根据权利要求6所述的方法，其中，置放该第一功能胞元、该第二功能胞元、该第三功能胞元及该第四功能胞元包括置放含有FDSOI LVT晶体管、FD SOI SLVT晶体管、FD SOIRVT晶体管或FD SOI HVT晶体管其中至少一者的胞元。
8.根据权利要求1所述的方法，更包含处理半导体晶圆，用于形成包含该第一功能胞元与该第二功能胞元的装置。
9.一种方法，包含：
提供包含混合功能胞元区块的装置设计，其中，该混合功能胞元区块包含第一装置类型胞元及第二装置类型胞元，其中，提供该装置设计包含：
在电路布局中置放该第一装置类型的第一功能胞元，其中，该第一功能胞元具有第一宽度；以及
相邻该第一功能胞元置放该第二装置类型的第二功能胞元，该第二功能胞元具有第二宽度，用于在该第一功能胞元与该第二功能胞元之间提供隔离通道。
10.根据权利要求9所述的方法，其中：
在该电路布局上置放具有第一宽度的该第一功能胞元包含置放9-追迹胞元、10-追迹胞元或11-追迹胞元其中至少一者；
置放具有第二宽度的该第二功能胞元包含置放具有小于该第一宽度的一条追迹、或小于该第一宽度的两条追迹的第二宽度的胞元。
11.根据权利要求9所述的方法，其中，提供装置设计包含：
判定是否应该为了提供偏压通道或建立隔离通道其中至少一者而形成隔离间隔，用于以相邻方式置放不同装置类型的功能胞元；
基于判定应该形成该隔离间隔，判定该偏压通道或该隔离通道其中至少一者的大小；以及
基于该大小，判定该第二功能胞元的该追迹宽度。
12.根据权利要求9所述的方法，更包含进行该装置设计的运作建模，用于判定该装置设计是否包含时序误差或效能误差其中至少一者。
13.根据权利要求12所述的方法，其中，进行该运作建模包含至少以下的一者：测试时序误差，判定用于减少时序误差的设计变更，或判定用于改善该半导体装置电路设计的效能的设计变更。
14.根据权利要求12所述的方法，更包含至少以下的一者：
识别运作速度提升或降低的电路区；或
识别能以更宽运作条件将功能还原到先硅调协或后硅调协其中至少一者的电路区。
15.根据权利要求14所述的方法，相邻该电路区形成该偏压通道。
16.一种半导体装置，其包含：
第一功能胞元，具有第一宽度；
第二功能胞元，在该电路布局上相邻于该第一功能胞元而具有第二宽度，用于在该第一功能胞元与该第二功能胞元的总宽度内提供第一偏压井；以及
第一偏压信号线，置于该第一偏压井中，用于对该第一功能胞元或该第二功能胞元其中至少一者提供顺偏信号或逆偏信号其中至少一者。
17.根据权利要求16所述的半导体装置，其中，该第一与第二功能胞元是由以下至少一者所构成：FD SOI晶体管、FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管或FDSOI HVT晶体管。
18.根据权利要求16所述的半导体装置，其中，该偏压信号线提供用于将该第一功能胞元或该第二功能胞元的该至少一部分的运作时序进行调整的信号。
19.根据权利要求16所述的半导体装置，更包含
处理器；
记忆体装置；
介面电路，用于有效耦合至该处理器及该记忆体装置，该介面电路包含该第一偏压信号线、该第一功能胞元及第二功能胞元。
20.根据权利要求12所述的半导体装置，更包含：
混合功能胞元区块，其中，该混合功能胞元区块包含第一装置类型胞元及第二装置类型胞元，以及其中，该混合功能胞元区块包含该第一装置类型的第一功能胞元、及相邻该第一功能胞元的该第二装置类型的第二功能胞元，该第二功能胞元具有第二宽度，用于在两倍该第一宽度的尺寸内，于该第一功能胞元与该第二功能胞元之间提供隔离通道。
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