TW201725524A - 使用絕緣體上覆矽技術之混合叢庫追跡設計的方法、設備及系統 - Google Patents

使用絕緣體上覆矽技術之混合叢庫追跡設計的方法、設備及系統 Download PDF

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Abstract

本發明之至少一種方法、設備及系統涉及提供用於製造半導體裝置之設計。在電路布局上置放具有第一寬度之第一功能胞元。判定第一功能胞元之至少一個電晶體是否為順偏或逆偏。在電路布局上相鄰於第一功能胞元置放具有第二寬度之第二功能胞元，用於回應於判定至少一個電晶體是順偏或逆偏，在第一與第二功能胞元之總寬度內提供第一偏壓井。

Description

使用絕緣體上覆矽技術之混合叢庫追跡設計的方法、設備及系統
大體上，本揭露係關於尖端半導體裝置之製造，更具體地說，係使用SOI技術之混合追跡設計。
製造半導體裝置時，需要若干離散程序，用以從裸半導體材料開始，建立已封裝半導體裝置。從半導體材料初始生長、半導體晶體切片成個別晶圓、製作階段(蝕刻、摻雜、離子佈植或類似者)到已完成裝置封裝與最終測試等，各個程序彼此間有很大的差異，而且各有專門用途，因此，可在含有不同控制方案的不同製造位置進行此等程序。
大體上，目前實踐的複數種程序技術中，對於許多包括場效電晶體在內的複雜電路系統類型，鑑於運作速度及/或功率消耗及/或成本效益，MOS技術由於特性優越，目前屬於最有前途的方法。於使用例如MOS技術製作複雜積體電路期間，數百萬個電晶體，例如：N通道電 晶體及/或P通道電晶體，乃是在包括結晶半導體層之基材上形成。在製作N通道MOS(NMOS)裝置及/或P通道MOS(PMOS)裝置期間，設計師通常控制用以使那些裝置提升電流驅動能力的程序步驟。對於NMOS裝置，可使電子增強流動以提升電流驅動能力。對於PMOS裝置，可使「電洞」增強流動以提升電流驅動能力。舉例而言，通常形成應變矽層用來提升電荷粒子(即電子或電洞)的輸送能力。
業界逐漸一致認為：傳統方法必須經過改良，才能使裝置更小，並且提供運作電壓更小的裝置。目前，所謂的大塊FET乃是許多裝置中所實施更為普及的其中一種設計。第1圖繪示半導體晶圓上所形成之典型大塊FET 100的特寫圖。FET 100乃是在矽基材105上形成。反轉層150乃是在矽基材105上形成。反轉層150大體上係藉由沉積氧化矽所形成。閘極100乃是在基材105上形成，由晶圓處理期間所形成的絕緣物120所圍繞，可由HfO2所構成。
閘極氧化物層125乃是在反轉層150上方形成。FET 100的閘極120乃是在閘極氧化物層125上方形成。第1圖亦繪示源極區140及汲極區130，這兩個區域乃是在基材105的頂端部分形成。基材105若屬於N型，則汲極與源極區130、140會屬於P型，反之亦然。在這種組態中，空乏區160乃是在源極區140與汲極區130下面建立。
與第1圖之典型大塊FET設計相關聯的其中 一個問題包括：這些類型的FET會呈現顯著的寄生電容，導致效能衰減及功率損耗。再者，由於空乏區160的關係，即使FET 100斷開，仍可能出現電流洩漏。電流洩漏可包括汲極漏電流、源極漏電流、及井體漏電流。FET 100亦傾向較高的臨限電壓。此外，若為了減少功率消耗而降低供應電壓，第1圖的典型大塊FET設計則傾向呈現效能衰減。
設計師已提議利用所謂的絕緣體上覆矽(SOI)設計來因應第1圖之典型大塊FET設計所呈現的其中一些缺陷及問題。SOI電晶體大體上是在薄矽層中形成，此等薄矽層與半導體晶圓之主要基材是藉由使用諸如二氧化矽之電絕緣體來隔離。薄矽層的厚度範圍可從數微米(典型為用於電力切換裝置)往下到小於500Å(典型為用於高效能微處理器)。SOI設計授予的隔離特性能用來降低電流洩漏。SOI設計可提供其它諸如電路運作更快及運作電壓更低等優點。第2圖繪示半導體晶圓上所形成典型全空乏型(FD)SOI FET 200的特寫圖。
FD-SOI FET 200乃是在矽基材205上形成。FET 200包含藉由沉積氧化矽所形成的空乏區250。閘極200乃是在基材205上形成，由晶圓處理期間所形成的絕緣物220所圍繞，而且大體上係由HfO2所構成。
閘極氧化物層225乃是在基材205上方形成。FET 220的閘極220乃是在閘極氧化物層225上方形成。FET 200亦包含源極區240及汲極區240，這兩個區域乃是 在基材105的頂端形成。基材205若屬於N型，則汲極與源極區230、240會屬於P型，反之亦然。再者，FET 200在汲極與源極區230、240下面包含埋置型氧化物(BOX)區270。
在這種組態中，將第1圖之大空乏區160取而代之的是，空乏區250係約束於BOX區270上面及汲極與源極區230、240之間。BOX區270乃是在源極區140、汲極區130及空乏區250下面形成。BOX區270之此部分防止形成與第1圖之空乏區160類似的大空乏區。再者，在這種情況下，空乏區250為完全空乏。汲極與源極區230、240若屬於P型，則空乏區250會為N型空乏區，反之亦然。
再者，可將FD-SOI FET組配成所謂的LVT/SLVT格式，其中電晶體對包含N型井上方所形成的NMOS FET、及P型井上方所形成的PMOS FET，亦稱為覆井(flip-well)組態。又再者，可將FD-SOI FET組配成所謂的RVT/HVT格式，其中電晶體對包含P型井上方所形成的NMOS FET、及N型井上方所形成的PMOS FET。這些組態在下文有說明。
FD SOI FET設計的其中一項優點乃是臨限電壓降低，使得運作電壓可以更低。其它優點包括寄生電容更低且漏電流更低。然而，與FD SOI FET及其它技術相關聯的其中一個問題在於，只要施加更低的運作電壓，便可能出現低Vdd時序違規。為了因應時序誤差，設計師已訴 諸於提供定標偏壓(targeted bias voltage)，即用於覆井(LSVT/LVT)組態的順偏壓，以及用於習知井體(RVT/HVT)組態的逆偏壓。
第3圖繪示LVT/SLVT組態中所形成典型電晶體對400的特寫圖。第4圖繪示RVT/HVT組態中所形成之典型電晶體對500的特寫圖。請同時參閱第3及4圖，電晶體對300(第4圖)包含NFET 301及PFET 302。第4圖繪示電晶體對400，此電晶體對亦包含NFET 401及PFET 402。
關於電晶體對300，NFET 301乃是在N型井375A上形成，並且包含閘極320A、汲極區330A及源極區340A。PFET 302乃是在P型井375B上形成，並且包含閘極320B、汲極區330B及源極區340B。NFET 301及PFET 302乃是由淺溝槽隔離(STI)區380隔開。
NFET 301乃是在BOX區370A上方形成，而PFET 302乃是在BOX區370B上方形成。NFET 301及PFET 302分別包含全空乏區350A及350B。全空乏區350A、350B分別位於BOX區370A、370B上面、及FET 301、302的源極與汲極區之間。
關於電晶體對400，NFET 401乃是在P型井475A上形成，並且包含閘極420A、汲極區430A及源極區440A。PFET 402乃是在P型井475B上形成，並且包含閘極420B、汲極區430B及源極區440B。NFET 401及PFET 402乃是由淺溝槽隔離(STI)區480隔開。
NFET 401乃是在BOX區470A上方形成，而PFET440B乃是在BOX區470B上方形成。NFET 402及PFET 440B分別包含全空乏區450A及450B。全空乏區450A、450B位於BOX區470A、470B上面、及FET 401、402的源極與汲極區之間。
如第3及4圖所示，LVT/SLVT FET 301、302能為順偏，其中RVT/HVT FET 401、402能為逆偏。為了針對任何因FD SOI FET運作導致的時序問題(例如：因為低Vdd導致的時序誤差)進行調整，設計師已引進順偏或逆偏方案。然而，目前的順偏/逆偏方案需要時序調整，例如：插入延遲緩衝。
在設計各種具有積體電路(例如：CMOS邏輯架構)之裝置的布局時，設計師通常選擇包含各種特徵(例如：擴散區、電晶體、金屬線、貫孔等)之預設計功能胞元，並且策略性地置放這些功能胞元以在積體電路裝置中提供主動電路系統。這些胞元可包含諸如電晶體、金屬插線板(metal power strips)等各種組件。這些胞元係設置於預定架構中，該預定架構界定胞元對準及金屬追跡的位置，用於攜載大電壓信號(例如：功率信號等)。
此外，這些胞元中的組件大體上是由同質技術所構成。舉例而言，在典型SOI CMOS邏輯架構中，各胞元可包含LVT/SLVT FET或RVT/HVT FET任一者，但非兩者都包含，除非有使用到隔離井，因此導致大量面積損失。在這種架構中，鄰接於RVT/HVT FET設置由LVT/SLVT FET所構成的胞元不可能沒有面積損失。為了在一區塊中使用LVT/SLVT FET及RVT/HVT FET這兩種胞元，必須在LVT/SLVT FET胞元與RVT/HVT FET胞元之間置放用於將對應於不同偏壓區之井體隔開的區域。這會在設計中導致過度面積損失及其它無效率情形，並且影響積體電路的運作。
再者，設計師已經對FD SOI FET實施偏壓，用以對於關鍵路徑延遲進行調整，或用以提升裝置區段的效能。然而，例如使用分壓器、穩壓器等來產生必要的電壓信號，就半導體晶圓上的功率消耗及面積利用狀況而言，會有代價高昂的情形。再者，在密集電路中繞送偏壓可能有所困難。此外，技術現況乃是針對將整個FET區塊偏壓，此造成顯著的電流洩漏。
因此，含有SOI FET的偏壓胞元會成為問題。技術現況需要以無效率的方式將井體空間用於選擇性地使區塊內的胞元偏壓。即便如此，技術現況大體上，對於降低電路的電流洩漏及/或提升電路的驅動能力及其它效能度量，乃然僅容許較小精細度的區塊級、或區段偏壓。這些問題乃是在下文於第5及6圖中作說明。
現請參閱第5圖，所示乃包含偏壓井之典型功能胞元區塊。複數個功能胞元典型可設置於追跡上以形成區塊，例如：第5圖之區塊500。第1胞元列510可藉由在電路布局上設置預定寬度(例如：9-追跡[9T])的一或多個胞元而形成。第2胞元列520可相鄰第1胞元列510 依照類似方式來設置。若所欲是要對第2列提供偏壓繞送信號，則在區塊500的追跡上建立偏壓井530。接著，在偏壓井530中繞送偏壓信號。相鄰偏壓井530設置第3胞元列540及第4胞元列550以形成區塊500。這樣的配置會造成空間過度利用，導致不可接受的面積負擔(area overhead)。
如此，在許多情況下，於目前的設計中，為了避免第5圖所示的大面積負擔，乃套用區塊級偏壓。然而，區塊級偏壓會使電流洩漏增加，並且可能不經意地使非期望電晶體順偏，及/或干擾其它電晶體必要的逆偏。
現請參閱第6圖，所示乃包含隔離間隔之典型功能胞元區塊。第1胞元列610及第2胞元列620係彼此相鄰設置於區塊600中。第1及第2胞元列610、620屬於第1類型之SOI裝置，例如：LVT/SLVT裝置。如眾所周知，不同類型的SOI裝置大體上，可能並非彼此相鄰設置。舉例而言，RVT/HVT功能胞元無法相鄰LVT/SLVT胞元設置。因此，必須在不同類型的SOI裝置之間形成隔離間隔。
從而在區塊600的追跡上形成隔離間隔物660。隔離間隔物660提供與LVT/SLVT功能胞元必要的隔離以形成RVT/HVT功能胞元。因此，隔離間隔物660下面形成不同裝置類型的胞元，亦即第3胞元列630、第4胞元列640及第5胞元列650。按照這種方式，不同類型的SOI裝置在此區塊內是隔開的。這樣的配置也會造成空間 過度利用，導致不可接受的面積負擔。
本揭露可因應及/或至少減少以上指認之其中一或多個問題。
以下介紹本發明之簡化概要，以便對本發明之一些態樣有基本的了解。本概要並非本發明之詳盡概述。用意不在於指認本發明之重要或關鍵要素，或敍述本發明之範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
大體上，本揭露係針對所揭示之至少一種方法、設備及系統，涉及提供用於製造半導體裝置之設計。在電路布局上置放具有第一寬度之第一功能胞元。判定第一功能胞元之至少一個電晶體是否為順偏或逆偏。在電路布局上相鄰於第一功能胞元置放具有第二寬度之第二功能胞元，用於回應於判定至少一個電晶體是順偏或逆偏，在第一與第二功能胞元之總寬度內提供第一偏壓井。
100‧‧‧FET
105‧‧‧矽基材
110‧‧‧閘極
120‧‧‧絕緣物
125‧‧‧閘極氧化物層
130‧‧‧汲極區
140‧‧‧源極區
150‧‧‧反轉層
160‧‧‧空乏區
200‧‧‧FD-SOI FET
205‧‧‧矽基材
210‧‧‧閘極
220‧‧‧絕緣物
225‧‧‧閘極氧化物層
230‧‧‧汲極區
240‧‧‧源極區
250‧‧‧空乏區
270‧‧‧BOX區
300‧‧‧電晶體對
301‧‧‧NFET
302‧‧‧PFET
305‧‧‧矽基材
320A‧‧‧閘極
320B‧‧‧閘極
330A‧‧‧汲極區
330B‧‧‧汲極區
340A‧‧‧源極區
3401B‧‧‧源極區
350A‧‧‧全空乏區
350B‧‧‧全空乏區
370A‧‧‧BOX區
370B‧‧‧BOX區
375A‧‧‧N型井
375B‧‧‧P型井
380‧‧‧淺溝槽隔離(STI)區
400‧‧‧電晶體對
401‧‧‧NFET、FET、RVT/HVT FET
402‧‧‧PFET、FET、RVT/HVT FET
405‧‧‧矽基材
420A‧‧‧閘極
420B‧‧‧閘極
430A‧‧‧汲極區
430B‧‧‧汲極區
440A‧‧‧源極區
440B‧‧‧源極區
450A‧‧‧全空乏區
450B‧‧‧全空乏區
470A‧‧‧BOX區
470B‧‧‧BOX區
475A‧‧‧P型井
475B‧‧‧P型井
480‧‧‧淺溝槽隔離(STI)區
500‧‧‧區塊
510‧‧‧胞元列
520‧‧‧胞元列
530‧‧‧偏壓井
540‧‧‧胞元列
550‧‧‧胞元列
600‧‧‧區塊
610‧‧‧胞元列
620‧‧‧胞元列
630‧‧‧胞元列
640‧‧‧胞元列
650‧‧‧胞元列
660‧‧‧隔離間隔物
700‧‧‧區塊
710‧‧‧胞元
720‧‧‧胞元
730‧‧‧胞元
740‧‧‧胞元
750‧‧‧胞元
760‧‧‧井隔離區
800‧‧‧區塊
810‧‧‧胞元
820‧‧‧胞元
830‧‧‧胞元
840‧‧‧胞元
850‧‧‧胞元
860‧‧‧胞元
900‧‧‧區塊
910‧‧‧胞元
912‧‧‧胞元
914‧‧‧胞元
916‧‧‧胞元
918‧‧‧胞元
920‧‧‧胞元
922‧‧‧胞元
924‧‧‧胞元
930‧‧‧隔離間隔
940‧‧‧隔離間隔
1000‧‧‧半導體裝置
1010‧‧‧控制器
1020‧‧‧記憶體
1030‧‧‧邏輯區塊
1040‧‧‧邏輯區塊
1050‧‧‧外部介面
1060‧‧‧介面電路
1070A‧‧‧偏壓靶
1070B‧‧‧偏壓靶
1070C‧‧‧偏壓靶
1070D‧‧‧偏壓靶
1080‧‧‧介面電路
1090‧‧‧介面電路
1110‧‧‧程序塊
1120‧‧‧程序塊
1130‧‧‧程序塊
1140‧‧‧程序塊
1150‧‧‧程序塊
1160‧‧‧程序塊
1170‧‧‧程序塊
1175‧‧‧程序塊
1180‧‧‧程序塊
1185‧‧‧程序塊
1210‧‧‧程序塊
1220‧‧‧程序塊
1230‧‧‧程序塊
1240‧‧‧程序塊
1250‧‧‧程序塊
1260‧‧‧程序塊
1270‧‧‧程序塊
1280‧‧‧程序塊
1290‧‧‧程序塊
1300‧‧‧系統
1310‧‧‧半導體裝置處理系統
1315‧‧‧已處理積體電路裝置/裝置
1320‧‧‧處理控制器
1340‧‧‧積體電路設計單元
1350‧‧‧輸送機構
W1、W2‧‧‧寬度
本揭露可搭配附圖參照以下說明來了解，其中相似的參考元件符號表示相似的元件，並且其中：第1圖繪示半導體晶圓上所形成之典型大塊FET的特寫圖；第2圖繪示半導體晶圓上所形成之典型全空乏型(FD)SOI FET的特寫圖；第3圖繪示LVT/SLVT組態中所形成之典型 電晶體對400的特寫圖；第4圖繪示RVT/HVT組態中所形成之典型電晶體對500的特寫圖；第5圖繪示包含偏壓井之典型胞元區塊；第6圖繪示包含隔離間隔之典型功能胞元區塊；第7圖根據第一具體實施例，繪示包含偏壓井之混合功能胞元區塊之特寫方塊圖；第8圖根據第二具體實施例，繪示包含複數個偏壓井之混合功能胞元區塊之特寫方塊圖；第9圖根據本文中的具體實施例，繪示包含隔離間隔區之混合設計區塊之特寫方塊圖；第10圖根據本文中的具體實施例，繪示包含偏壓電路靶之半導體裝置之特寫方塊圖；第11圖根據本文中之具體實施例，繪示一程序之流程圖，該程序是用來提供包含FD SOI裝置之混合功能胞元區塊；第12圖根據本文中之具體實施例，繪示一程序之流程圖，該程序是用來對於FD SOI裝置提供順偏及/或逆偏；第13圖根據本文中之一些具體實施例，繪示一系統之特寫圖，該系統係用於製作可於其上形成FD SOI PMOS及NMOS裝置之半導體基材。
儘管本文中揭示之專利標的易受各種修改及 替代形式影響，其特定具體實施例仍已在圖式中舉例展示，並且係於本文中詳述。然而，應了解的是，本文中特定具體實施例之說明用意不在於將本發明限制於所揭示之特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落於本發明之精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明之各項說明性具體實施例。為求清楚，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會旳是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將會領會的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本揭露之所屬技術領域中具有通常知識者的例行工作。
本專利標的現將參照附圖來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因所屬技術領域中具有通常知識者眾所周知的細節而混淆本揭露。雖然如此，仍將附圖包括進來以說明並闡釋本揭露之說明性實施例。本文中使用的字組及詞組應了解並詮釋為與所屬技術領域中具有通常知識者了解的字組及詞組具有一致的意義。與所屬技術領域中具有通常知識者了解的通常及慣用意義不同的詞彙或詞組(即定義)之特殊定義，用意不在於藉由本文詞彙或詞組的一致性用法提供暗示。 就一詞彙或詞組用意在於具有特殊意義的方面來說，即有別於所屬技術領域中具有通常知識者了解的意義，此一特殊定義將會按照為此詞彙或詞組直接且明確提供此特殊定義的定義方式，在本說明書中明確提出。
半導體功能胞元可用於設計並提供用於製作積體電路裝置之布局。在許多具體實施例中，功能胞元可預先定義並儲存於叢庫中。本文中的具體實施例是用來使用混合設計來形成半導體裝置，此混合設計用到功能胞元。本文中之具體實施例之功能胞元可包含諸如FD SOI電晶體等NMOS及/或PMOS裝置，例如：22個FDSOI電晶體。在一些具體實施例中，混合設計可包含SLVT/LVT裝置及HVT/RVT裝置。
本文中的具體實施例是用來設置不同追跡(例如：8-追跡[8T]、9-追跡[9T]、10-追跡[10T]、11-追跡[11T]等)的標準胞元，使得不同大小之胞元之間的固有間隔提供偏壓井空間，用於繞送偏壓信號以供胞元中電晶體偏壓之用。按照這種方式，裝置的定標偏壓可利用比區塊級(例如：列或胞元級偏壓)更高的精細度來偏壓。
在其它具體實施例中，不同追跡的標準胞元可設置成使得不同大小之胞元之間的固有間隔提供隔離間隔，用於按照相鄰方式設置不同類型的電晶體(例如：SLVT/LVT及HVT/RVT裝置)，若沒有隔離間隔，這是不可能的。按照這種方式，可形成包含不同類型的電晶體(例如：SLVT/LVT及HVT/RVT裝置)之混合區塊。
現請參閱第7圖，其根據第一具體實施例，繪示包含偏壓井之混合功能胞元區塊之特寫方塊圖。區塊700可包含複數個功能胞元，各功能胞元可包含複數個FD SOI裝置。舉例而言，區塊700可包含第1胞元710、第2胞元720、第3胞元730、第4胞元740及第5胞元750。第1至第4胞元710至740有第一追跡寬度W1(例如：9個追跡胞元[9T])。第5胞元750有第二追跡寬度W2(例如：8個追跡胞元[8T])，其比第一寬度W1更小。在一項具體實施例中，W1可有m-追跡寬度(例如：m等於9、10或11)，而W2可有(m-1)-追跡寬度或(m-2)-追跡寬度。
在一項具體實施例中，第2胞元720可包含經定標要偏壓之裝置。舉例而言，第2胞元720中的裝置可針對要在LVT/SLVT裝置例子中順偏、或要在RVT/HVT裝置例子中逆偏的資料路徑或介面電路。第5胞元750可在此區塊內安置成使得區塊700中建立井體隔離區760。井隔離區的大小乃是追跡寬度量，其等於第2胞元720與第5胞元750之間的追跡寬度差(如方程式1所示)。
井隔離區=W 2 -W 1 方程式1
井隔離區760提供內可繞送偏壓信號的電隔離區。可指揮此偏壓信號以促使(catalyst)順偏或逆偏。
在一項具體實施例中，「混合」設計一詞可指稱為利用諸如區塊700之區塊中所利用之不同追跡寬度的功能胞元。按照這種方式，可使用不同寬度的標準胞元，在區塊中形成用於提供電晶體定標偏壓的定標井隔離區。
此外，由於區塊700中存在井隔離區760，相較於第5胞元750的裝置類型，第2胞元720可由不同裝置類型(例如：LVT/SLVT裝置或RVT/HVT裝置)所構成。因此，在一替代具體實施例中，「混合」設計一詞可指稱為在功能胞元群組或區塊內使用不同裝置類型(例如：LVT/SLVT裝置之於RVT/HVT裝置)的功能胞元。此替代具體實施例乃是在第8及9圖、及下文隨附說明中進一步詳細描述。在又另一具體實施例中，「混合」設計一詞可指稱為多個追跡寬度功能胞元、及不同裝置類型之功能胞元都有包含的裝置設計。
現請參閱第8圖，其根據第二具體實施例，繪示包含複數個偏壓井之混合功能胞元區塊之特寫方塊圖。區塊800可包含複數個功能胞元，各功能胞元可包含複數個FD SOI裝置。舉例而言，區塊800可包含第1胞元810、第2胞元820、第3胞元830、第4胞元840、第5胞元850及第6胞元860。第1至第4胞元810至840有第一追跡寬度W1(例如：9T或10T)。第5及第6胞元850、860有第二追跡寬度W2(例如：8T)，其比第一寬度W1更小。在一替代具體實施例中，第5胞元850在追跡寬度方面，可有別於第6胞元860及其它胞元。
在一項具體實施例中，第2胞元820可包含經定標要順偏之LVT/SLVT裝置。舉例而言，第2胞元720中的裝置可針對要順偏的資料路徑或介面電路。類似的是，第3胞元830可包含經定標要逆偏的RVT/HVT裝置。 經定標用於偏壓之胞元可經偏壓以減少時序誤差、改善效能或其組合。
第5胞元750可安置於區塊800內，相鄰第2胞元820，使得區塊800中建立第1井隔離區870。第1井隔離區870提供內可繞送順偏信號的電隔離區。第6胞元860可安置於區塊800內，相鄰第3胞元830，使得區塊800中建立第2井隔離區880。第2井隔離區880提供內可繞送逆偏信號至第3胞元830的電隔離區。因此，在第8圖的實施例中，第1及第2胞元810、820包含LVT/SLVT裝置，而第3至第6胞元包含RVT/HVT裝置。按照這種方式，可在電路布局中使用標準胞元，於功能胞元群組或區塊內形成內建偏壓通道。
現請參閱第9圖，其根據本文中的具體實施例，繪示包含隔離間隔區之混合設計區塊之特寫方塊圖。區塊900可包含複數個功能胞元，各功能胞元可包含複數個FD SOI裝置。舉例而言，區塊900可包含第1胞元910、第2胞元912、第3胞元914、第4胞元916、第5胞元918、第6胞元920、第7胞元922及第8胞元924。第3及第6胞元914、920有第二追跡寬度W2(例如：8T)，而所有其它胞元則有第一追跡寬度W1(例如：9T或10T)。
此外，區塊900之功能胞元有一些可由LVT/SLVT裝置所構成，而其它功能胞元可由RVT/HVT裝置所構成。如所屬技術領域中具有通常知識者已知，若沒有充分的隔離間隔，LVT/SLVT胞元無法相鄰於RVT/HVT 胞元設置。然而，就面積資源而言，插入隔離間隔可能無效率而且代價高昂。本文中的具體實施例是用來插入更小追跡寬度的功能胞元，並且使用追跡寬度尺寸彼此間的差異插入「內建」隔離間隔而得到混合功能胞元區塊。
在一項具體實施例中，第6胞元920可以是有更小追跡寬度(W2)的RVT/HVT胞元，相鄰而置的可以是有更大追跡寬度(W1)之LVT/SLVT胞元的第2胞元912。第一與第二追跡寬度之間的差等於第一間隔物寬度(SW1)，如方程式2所示。第一間隔物寬度SW1有一尺寸，此尺寸在兩種類型之功能胞元之間提供充分隔離。
間隔物寬度(SW 1 )=W 2 -W 1 方程式2
再者，第3胞元920可以是有更小追跡寬度(W2)的LVT/SLVT胞元，並且相鄰而置的可以是有更大追跡寬度(W1)之RVT/HVT胞元的第2胞元912。第一與第二追跡寬度之間的差等於第二間隔物寬度(SW2)，該第二間隔物寬度在一項具體實施例中等於SW1，但在一替代具體實施例中為不同的值。第二間隔物寬度SW2亦有一尺寸，此尺寸在兩種類型之功能胞元之間提供充分隔離。按照這種方式，包含複數種裝置類型之FD SOI裝置之功能胞元之區塊900可使用固有追跡間隔彼此相鄰形成，此固有追跡間隔可藉由使用不同追跡寬度之胞元得到。再者，在一些具體實施例中，間隔物寬度SW1及SW2有足以容許繞送偏壓信號的尺寸，用於使第3胞元914順偏並使第6胞元922逆偏。
現請參閱第10圖，其根據本文中的具體實施例，繪示包含偏壓電路靶之半導體裝置1000之特寫方塊圖。在一項具體實施例中，裝置1000可包含控制器1010(例如：處理器)、記憶體1020、第1邏輯電路1030、第2邏輯電路1050及外部介面1050。在一項具體實施例中，裝置1000可以是單一半導體晶片。在其它具體實施例中，裝置1000可以是印刷電路(PC)板。在又其它具體實施例中，裝置1000可以是單機型裝置。所屬技術領域中具有通常知識者會了解的是，裝置1000可包含所示電路部分之子集、或附加電路部分，例如：電壓供應器、記憶體控制器等。
外部介面1050容許裝置1000與外部裝置之間進行通訊。在一項具體實施例中，第2邏輯1040指揮此類通訊。另外，裝置1000可在邏輯區塊1030、1040、記憶體1020與控制器1010之間包含各種介面電路。舉例而言，介於第1與第2邏輯區塊1030、1040之間的資料路徑中可包含一電路，此電路乃是用於使其內之一部分偏壓的電位靶(potential target)。此部分可以是一列功能胞元區塊。此部分在第10圖中乃標示為「第1偏壓靶(biasing target)1070A」。第1偏壓靶1070A可包含功能胞元區塊，該功能胞元區塊包含如第7至9圖所述之隔離或偏壓井。可對第1偏壓靶1070A提供偏壓信號V1，用於進行高精細度(例如：列級)偏壓。按照這種方式，可進行特定FD SOI電晶體或資料路徑中電晶體集合的定標順偏及/或逆偏。
第1介面電路1060可用來在記憶體1020與第1邏輯1030之間提供通訊機制。第1介面電路1060可包含一電路，此電路乃是用於使其內之一部分偏壓的電位靶。此部分可以是一列功能胞元區塊。此部分在第10圖中乃標示為「第2偏壓靶1070B」。第2偏壓靶1070B可包含功能胞元區塊，該功能胞元區塊包含如第7至9圖所述之隔離或偏壓井。可對第2偏壓靶1070B提供偏壓信號V2。按照這種方式，可進行特定FD SOI電晶體或第1介面電路1060中電晶體集合的定標順偏及/或逆偏。
第2介面電路1080可用來在控制器1040與第2邏輯1030之間提供通訊機制。第2介面電路1080可包含一電路，此電路乃是用於使其內之一部分偏壓的電位靶。此部分可以是一列功能胞元區塊。此部分在第10圖中乃標示為「第3偏壓靶1070C」。第3偏壓靶1070C可包含功能胞元區塊，該功能胞元區塊包含如第7至9圖所述之隔離或偏壓井。可對第3偏壓靶1070C提供偏壓信號V3。按照這種方式，可進行特定FD SOI電晶體或第3介面電路1080中電晶體集合的定標順偏及/或逆偏。
類似的是，第3介面電路1090可在控制器1040與記憶體1020之間提供通訊機制。第3介面電路1080可包含一電路，此電路乃是用於使其內之一部分偏壓的電位靶。此部分可以是一列功能胞元區塊。此部分在第10圖中乃標示為「第4偏壓靶1070D」。第4偏壓靶1070D可包含功能胞元區塊，該功能胞元區塊包含如第7至9圖 所述之隔離或偏壓井。可對第4偏壓靶1070D提供偏壓信號V4。按照這種方式，可進行特定FD SOI電晶體或第4介面電路1090中電晶體集合的定標順偏及/或逆偏。如上所述，偏壓靶1070A至1070D可用來使用順偏及/或逆偏，增強時序校正及效能。
在一替代具體實施例中，第10圖的偏壓靶(bias voltage target)可指稱為其內可能希望使用混合功能胞元區塊(例如：包含LVT/SLVT胞元及RVT/HVT胞元的區塊)的電路部分。可能希望將混合功能胞元區塊用於對某些電路部分施加順偏及/或逆偏，及/或用於增強效能/運作。
偏壓靶1070A至1070D可用於使電晶體集合偏壓，用以調整上述各種電路的運作速度。可進行這些調整以減少時序違規、提升效能、及/或補償PVT問題。
所屬技術領域中具有通常知識者受益於本揭露，會了解的是，第10圖所示的電路乃是提供作為實施例，用於實施本文中的具體實施例。舉例而言，電路1000可包含第10圖中所示電路組件的子集，或可包含附加電路系統。本文中的具體實施例可實施於各種電路中，並且仍在本文中之具體實施例及申請專利範圍的精神和範疇內。
現請參閱第11圖，其根據本文中之具體實施例，繪示一程序之流程圖，該程序是用來提供包含FD SOI裝置之混合功能胞元區塊。初始功能胞元係置放於功能胞元區塊裡的電路布局中，用於提供半導體裝置設計(程序 塊1110)。此程序可代表意圖置放於半導體基材上之電路系統。接著判定隔離間隔是否為所欲(程序塊1120、1130)。在一項具體實施例中，可提供隔離空間以繞送偏壓信號，但不需用到功能胞元區塊中的附加空間。在另一具體實施例中，可提供隔離空間以順應在功能胞元區塊內置放不同裝置類型的FD SOI裝置(例如：LVT/SLVT及RVT/HVT裝置)。
判定隔離空間的大小(程序塊1140)。舉例而言，若需要在數列功能胞元區塊之間置放實質偏壓信號，則可能需要更寬的隔離間隔(例如：二-追跡間隔，而不是一-追跡間隔)。舉另一實施例來說，若要相鄰於初始胞元置放不同類型之FD SOI裝置的實質大小胞元，則可能希望更寬的隔離間隔。
基於所欲間隔大小，得以判定後續功能胞元的追跡寬度(程序塊1160)。舉例而言，在一項具體實施例中，初始胞元追跡寬度可以是10T。若需要正常隔離間隔，後續胞元的追跡寬度可以是9T。然而，若需要更大的隔離間隔，後續胞元的追跡寬度可以是8T，藉此提供內建2T追跡寬度，用以為偏壓信號提供隔離，及/或為以相鄰方式置放不同裝置類型的FD SOI裝置胞元提供隔離。基於判定後續功能胞元之追跡寬度，此胞元乃相鄰初始功能胞元置放(程序塊1170)。
接著判定功能胞元區塊是否已完成(程序塊1175)。若功能胞元區塊未完成，則置放後續功能胞元(程 序塊1180)，並且可重複對於程序塊1120至1175之後續胞元置放判定隔離間隔的程序，直到功能胞元區塊完成為止。當功能胞元區塊已完成時，提供初始裝置設計(程序塊1185)。在一些具體實施例中，可進行初始裝置設計的進一步分析，用以改進半導體裝置設計，如第12圖例示。在另一具體實施例中，第11圖中所述的步驟可用於在半導體晶圓之電路布局上置放功能胞元以形成半導體裝置。
現請參閱第12圖，其根據本文中之具體實施例，提供一程序之流程圖，該程序是用來對於FD SOI裝置提供順偏及/或逆偏。藉由半導體處理系統提供或接收可包含混合功能胞元區塊的初始裝置設計(程序塊1105)。舉例而言，混合功能胞元區塊可包含一些包含LVT/SLVT裝置的功能胞元、及其它包含RVT/HVT裝置的胞元。在其它具體實施例中，初始裝置設計可包含同質FD SOI裝置集合，此等同質FD SOI裝置可包含可經偏壓用以增強效能及/或調整運作時序的電路位置。
在一項具體實施例中，基於包含FD SOI裝置之半導體裝置的初始裝置設計，進行此半導體裝置的建模(modeling)及/或測試(程序塊1210)。基於此建模/測試功能，判定是否希望調整時序或效能(程序塊1220)。若不希望調整時序或效能，則可終止設計階段(程序塊1230)。
然而，若判定希望調整時序或效能，則可判定一或多個潛在錯誤區(例如：時序失效、效能低於預定臨限位準、PVT問題等)(程序塊1240)。此判定在作法上 可包括：分析建模/測試資料，進一步進行建模/測試，及/或選擇諸如介於兩個主要電路組件之間的介面區(例如：第10圖之偏壓靶之一或多者)等大體上已知具有時序或效能問題之電路區。在一項具體實施例中，此判定可包括：判定增大或減小運作速度之電路區，或判定可將功能還原到以更寬運作條件(例如：擴大之電壓位準窗、溫度條件等)進行先矽調協(pre-silicon tuning)或後矽調協(post-silicon tuning)其中至少一者之電路區。
基於判定可能具有時序、效能問題、及/或PVT問題之電路區，可判定應該順偏之區域、及/或應該逆偏之區域(程序塊1250)。此包括：識別其乃組配成順偏之LVT/SLVT的特定電晶體或電晶體集合，及/或識別其乃組配成逆偏之RVT/HVT的特定電晶體或電晶體集合。
存在潛在時序、效能及/或PVT問題之區域一經判定，便判定應該順偏或逆偏之特定位置(例如：利用列級精細度)，及/或判定用於實施混合功能胞元之特定位置(程序塊1260)。這些判定一經完成，便可使用本文中所述的多-追跡寬度胞元設計，進行高精細度偏壓(例如：列級偏壓)之繞送，及/或混合功能胞元區塊之實施(程序塊1260)。
按照這種方式，某些介面區或資料路徑可為了對於時序、效能及/或PVT問題進行調整而加速或減速。再者，此裝置設計的效能可藉由使用混合功能胞元區塊來改善。程序塊1240至1260中所述的步驟可視為最佳化功 能，用於最佳化待設計之半導體裝置的效能。
程序塊1260之內容中所述的偏壓及混合胞元區塊一經設計，在一項具體實施例中，便可進行進一步確認建模/測試程序(程序塊1270)。此建模/測試程序可能更受限於建模及/或測試程序塊1240至1260之內容中已改變的特定區域。判定是否需要依據此確認建模/測試而對半導體裝置之時序或效能做進一步調整(程序塊1280)。若判定需要進一步調整，則可重複最佳化功能(程序塊1240至1260)。若判定不需要進一步調整，則可終止設計階段(程序塊1230)。第11及12圖中所述的步驟可藉由與下文在第13圖中所述之系統類似的程序控制系統來自動進行。
現請參閱第13圖，所示乃根據本文中的具體實施例，能夠設計並製造半導體裝置之半導體裝置系統的特寫圖。半導體裝置處理系統1310可包含各種處理站，例如：蝕刻程序站、光微影程序站、CMP程序站等。藉由處理系統1310所進行之程序步驟其中一或多者可藉由處理控制器1320來控制。處理控制器1320可以是工作站電腦、桌上型電腦、膝上型電腦、平板電腦、或任何其它類型之包含一或多個軟體產品的運算裝置，此一或多個軟體產品能夠控制程序、接收程序回授、接收測試結果資料、進行學習週期調整、進行程序調整等。
半導體裝置處理系統1310可在諸如矽晶圓之媒體上生產積體電路。藉由裝置處理系統1310生產積體電 路可基於由積體電路設計單元1340所提供的電路設計。處理系統1310可在諸如輸送器系統之輸送機構1350上提供已處理積體電路/裝置1315。在一些具體實施例中，此輸送器系統可以是能夠輸送半導體晶圓的尖端無塵室輸送系統。在一項具體實施例中，半導體裝置處理系統1310可包含複數個處理步驟，例如：第1程序步驟、第2程序集合等，如以上所述。再者，裝置處理系統1310可包含用於提供度量衡資料以供測試/建模分析之用的度量衡工具。
在一些具體實施例中，標示「1315」的項目可代表個別晶圓，而在其它具體實施例中，項目1315可代表半導體群組，例如：一「批」半導體晶圓。積體電路或裝置1315可以是電晶體、電容器、電阻器、記憶胞、處理器及/或類似者。在一項具體實施例中，裝置1315乃是電晶體，而介電層乃是用於電晶體之閘極絕緣層。
系統1300之積體電路設計單元1340能夠提供可藉由半導體處理系統1310來製造的電路設計。設計單元1340可接收與待設計積體電路之設計規格有關的資料。積體電路設計單元1340能夠提供初始半導體電路設計，此初始半導體電路設計包含至少兩個有不同追跡寬度的功能胞元。再者，積體電路設計單元1340能夠產生不同電晶體類型(例如：LVT/SLVT裝置類型及RVT/HVT裝置類型)之功能胞元群組或區塊。
在一項具體實施例中，積體電路設計單元1340可進行裝置設計之建模、及/或所處理半導體裝置設計之測 試，用以測試此設計之效能及運作。此包括判定設計或裝置的某些區域是否應該具備順偏或逆偏及時序調整，如以上所述。積體電路設計單元1340能夠分析並進行設計調整以提供、繞送及實施順偏壓及/或逆偏壓。第12圖中所述的設計調整可藉由系統1300來自動進行。在一些具體實施例中，半導體裝置測試得出之測試資料可由積體電路設計單元1340用於修改後續裝置設計。
在其他具體實施例中，積體電路設計單元1340可進行需要設計調整之區域的自動化判定，用以提供、繞送及實施順偏壓及/或逆偏壓和時序調整，並且自動將設計調整併入此裝置設計。舉例而言，積體電路設計單元1340的設計師或使用者一旦使用圖形使用者介面產生設計與積體電路設計單元1340通訊，單元1340便進行設計的自動化修改。
系統1300可能夠進行涉及各種技術之各種產品的分析及製造。舉例而言，系統1300可設計並產生用於製造下列所述的資料：CMOS技術之裝置、Flash技術、BiCMOS技術、功率裝置、控制器、處理器、記憶體裝置(例如：DRAM裝置)、NAND記憶體裝置、及/或各種其它半導體技術。
雖然，在一些實施例中，本文中的電路是為了一致性及便於說明而依據FD SOI裝置描述，但所屬技術領域中具有通常知識者會了解的是，本文中所述旳概念亦可套用至其它SOI裝置(例如：部分空乏型(PD)SOI裝 置)，並且仍在本文具體實施例之範疇內。本文中所述的概念及具體實施例可套用至複數種類型之VT系列之裝置，包括但限於FD SOI LVT電晶體、FD SOI SLVT電晶體、FD SOI RVT電晶體、FD SOI HVT電晶體、或本文中之組合，並且仍在本文具體實施例之範疇內。本文中的概念及具體實施例可套用至上述技術中任何VT系列之電晶體(例如：是否有產生ULVt或UHVt)。
系統1300可能夠製造並測試各種產品，此等產品包括具有涉及各種技術之作用及未作用閘極的電晶體。舉例而言，系統1300可用來製造並測試與下列有關的產品：CMOS技術、快閃記憶體技術、BiCMOS技術、功率裝置、記憶體裝置(例如：DRAM裝置)、NAND記憶體裝置、處理器、及/或各種其它半導體技術。
上述方法可藉由指令來支配，此等指令係儲存於非暫存電腦可讀儲存媒體中，並且可由例如運算裝置中的處理器來執行。本文中所述的運作(例如：第10、11及12圖)各可對應於非暫存電腦記憶體或電腦可讀儲存媒體中所儲存的指令。在各項具體實施例中，此非暫存電腦可讀儲存媒體包括磁性或光碟儲存裝置、諸如快閃記憶體之固態儲存裝置、或其它一或多個非揮發性記憶體裝置。儲存於非暫存電腦可讀儲存媒體上的電腦可讀指令可呈原始碼、組合語言碼、目標碼、或其它指令格式，係由一或多個處理器來解譯及/或可由此一或多個處理器執行。
以上所揭示的特定具體實施例僅具有說明 性，因為本發明可採用對受益於本文教示之所屬技術領域中具有通常知識者顯而易見的不同但均等方式來修改並且實踐。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，除了如下面申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，證實可改變或修改以上揭示之特定具體實施例，而且所有此類變例全都視為在本發明的範疇及精神內。因此，本文尋求的保護係如以下申請專利範圍中所提。
700‧‧‧區塊
710‧‧‧胞元
720‧‧‧胞元
730‧‧‧胞元
740‧‧‧胞元
750‧‧‧胞元
760‧‧‧井隔離區
W1、W2‧‧‧寬度

Claims (20)

  1. 一種方法，其包含：在電路布局上置放具有第一寬度之第一功能胞元；判定該第一功能胞元之至少一個電晶體是否為順偏或逆偏；以及在該電路布局上相鄰於該第一功能胞元置放具有第二寬度之第二功能胞元，用於回應於判定該至少一個電晶體是順偏或逆偏，在該等第一與第二功能胞元之總寬度內提供第一偏壓井。
  2. 如申請專利範圍第1項所述之方法，其中：在電路布局上置放具有第一寬度之該第一功能胞元包含置放m-追跡胞元，其中，m等於9、10或11其中至少一者；置放具有第二寬度之該第二功能胞元包含置放(m-1)-追跡胞元或(m-2)胞元其中至少一者。
  3. 如申請專利範圍第1項所述之方法，其中，提供該第一偏壓井包含在該第一功能胞元與該第二功能胞元之間提供隔離區。
  4. 如申請專利範圍第1項所述之方法，其中，在該等第一與第二功能胞元之總寬度內提供該第一偏壓井包含在兩倍該第一寬度內設置該第一功能胞元、該第二功能胞元及該偏壓井。
  5. 如申請專利範圍第1項所述之方法，更包含在該第一偏壓井中繞送第一偏壓信號。
  6. 如申請專利範圍第1項所述之方法，更包含：相鄰該第二功能胞元置放具有該第一寬度之第三功能胞元；相鄰該第三功能胞元置放具有該第二寬度之第四功能胞元，用於在該等第一、第二、第三及第四功能胞元之總寬度內提供第二偏壓井。
  7. 如申請專利範圍第6項所述之方法，其中，置放該等第一、第二、第三及第四功能胞元包括置放含有FD SOI LVT電晶體、FD SOI SLVT電晶體、FD SOI RVT電晶體或FD SOI HVT電晶體其中至少一者之胞元。
  8. 如申請專利範圍第1項所述之方法，更包含處理半導體晶圓，用於形成包含該等第一與第二功能胞元之裝置。
  9. 一種方法，包含：提供包含混合功能胞元區塊之裝置設計，其中，該混合功能胞元區塊包含第一裝置類型胞元及第二裝置類型胞元，其中，提供該裝置設計包含：在電路布局中置放該第一裝置類型之第一功能胞元，其中，該第一功能胞元具有第一寬度；以及相鄰該第一功能胞元置放該第二裝置類型之第二功能胞元，該第二功能胞元具有第二寬度，用於在該等第一與第二功能胞元之間提供隔離通道。
  10. 如申請專利範圍第9項所述之方法，其中： 在該電路布局上置放具有第一寬度之該第一功能胞元包含置放9-追跡胞元、10-追跡胞元或11-追跡胞元其中至少一者；置放具有第二寬度之該第二功能胞元包含置放具有小於該第一寬度之一條追跡、或小於該第一寬度之兩條追跡之第二寬度的胞元。
  11. 如申請專利範圍第9項所述之方法，其中，提供裝置設計包含：判定是否應該為了提供偏壓通道或建立隔離通道其中至少一者而形成隔離間隔，用於以相鄰方式置放不同裝置類型的功能胞元；基於判定應該形成該隔離間隔，判定該偏壓通道或該隔離通道其中至少一者之大小；以及基於該大小，判定該第二功能胞元之該追跡寬度。
  12. 如申請專利範圍第9項所述之方法，更包含進行該裝置設計之運作建模，用於判定該裝置設計是否包含時序誤差或效能誤差其中至少一者。
  13. 如申請專利範圍第12項所述之方法，其中，進行該運作建模包含至少下列之一者：測試時序誤差，判定用於減少時序誤差之設計變更，或判定用於改善該半導體裝置電路設計之效能的設計變更。
  14. 如申請專利範圍第12項所述之方法，更包含至少下列之一者：識別運作速度提升或降低的電路區；或 識別能以更寬運作條件將功能還原到先矽調協或後矽調協其中至少一者的電路區。
  15. 如申請專利範圍第14項所述之方法，相鄰該電路區形成該偏壓通道。
  16. 一種半導體裝置，其包含：第一功能胞元，具有第一寬度；第二功能胞元，在該電路布局上相鄰於該第一功能胞元而具有第二寬度，用於在該等第一與第二功能胞元之總寬度內提供第一偏壓井；以及第一偏壓信號線，置於該第一偏壓井中，用於對該第一功能胞元或該第二功能胞元其中至少一者提供順偏信號或逆偏信號其中至少一者。
  17. 如申請專利範圍第16項所述之半導體裝置，其中，該等第一與第二功能胞元是由下列至少一者所構成：FD SOI電晶體、FD SOI LVT電晶體、FD SOI SLVT電晶體、FD SOI RVT電晶體或FD SOI HVT電晶體。
  18. 如申請專利範圍第16項所述之半導體裝置，其中，該偏壓信號線提供用於將該第一功能胞元或該第二功能胞元之該至少一部分之運作時序進行調整的信號。
  19. 如申請專利範圍第16項所述之半導體裝置，更包含處理器；記憶體裝置；介面電路，用於有效耦合至該處理器及該記憶體裝置，該介面電路包含該第一偏壓信號線、該第一功能胞 元及第二功能胞元。
  20. 如申請專利範圍第12項所述之半導體裝置，更包含：混合功能胞元區塊，其中，該混合功能胞元區塊包含第一裝置類型胞元及第二裝置類型胞元，以及其中，該混合功能胞元區塊包含該第一裝置類型之第一功能胞元、及相鄰該第一功能胞元之該第二裝置類型之第二功能胞元，該第二功能胞元具有第二寬度，用於在兩倍該第一寬度之尺寸內，於該等第一與第二功能胞元之間提供隔離通道。
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