JP2004023047A - 半導体装置 - Google Patents
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Abstract
【課題】電源電圧が低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することができ、この結果、回路設計上の余裕度を増すことができるとともに、選別不良率を低減することが可能となる半導体装置を提供する。
【解決手段】ＬＳＩの内部ロジック回路を構成する１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１の基板は基板バイアス電圧Ｖｒｅｆｎに、ＰＭＯＳＦＥＴＱｐ１の基板は基板バイアス電圧Ｖｒｅｆｐに接続される。この基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐは、それぞれ、待機時：Ｖｒｅｆｎ＝−１Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ＋１Ｖ、動作時：Ｖｒｅｆｎ＝０Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ、のように設定することにより、待機時の各論理回路のリーク電流を削減することができる。
【選択図】 図２
【解決手段】ＬＳＩの内部ロジック回路を構成する１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１の基板は基板バイアス電圧Ｖｒｅｆｎに、ＰＭＯＳＦＥＴＱｐ１の基板は基板バイアス電圧Ｖｒｅｆｐに接続される。この基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐは、それぞれ、待機時：Ｖｒｅｆｎ＝−１Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ＋１Ｖ、動作時：Ｖｒｅｆｎ＝０Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ、のように設定することにより、待機時の各論理回路のリーク電流を削減することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に回路スピードの温度依存性を最小とするような回路設計に好適な半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、回路スピードの温度依存性を考慮した半導体装置に関しては、以下のような技術が考えられる。
【０００３】
一般に、半導体装置の回路では、高温ほどインバータスピードが低下する。これは、高温では、散乱機構によりキャリアの移動度や速度が低下するためと言われている。ただし、入力数の多いほど、インバータの遅延時間（ｔｐｄ）の温度特性は弱くなるという傾向がある。回路設計にあたってはこの現象を考慮したマージン設計、および製品出荷にあたってはこの現象を考慮した試験をそれぞれ行う必要がある。
【０００４】
たとえば、１入力論理回路（インバータ）を介して伝わるクロック信号が、種々の論理回路を介して伝わるデータ信号よりも高温での遅延が大きいため、高温では、ホールド不良（クロック信号が入る前に次のデータを読み込んでしまう不良、データ突抜け不良）が発生しやすくなる。言うまでもなく、逆に、低温では、セットアップ不良（クロック信号が来たときにデータを取り込めない不良、データ遅れ不良）が発生しやすくなる。従って、回路設計時には、高温でのホールドマージンと低温でのセットアップマージンを同時に満足するように、マージン設計が必要である。また、製品出荷時は、高温選別でのホールドマージン試験と低温選別でのセットアップマージン試験の双方を行わなければならない。
【０００５】
なお、このような回路スピードの温度依存性を考慮した半導体装置に関する技術としては、たとえば特開平１１−１７５２２号、特開平１０−５１２９６号の各公報に記載される技術などが挙げられる。特開平１１−１７５２２号公報には、低しきい値電圧ＭＯＳＦＥＴと正規しきい値電圧ＭＯＳＦＥＴとを混合した多入力論理ブロックに関する技術が開示されている。特開平１０−５１２９６号公報には、（標準）しきい値電圧のＭＯＳＦＥＴと高しきい値電圧のＭＯＳＦＥＴとを混合した２入力論理回路に関する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記のような、回路スピードの温度依存性を考慮した半導体装置について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、本発明者は、デバイスのしきい値電圧を下げずに回路の低電圧化の検討を行ったところ、低電圧デバイスでは、逆に高温ほど論理回路スピードが速くなる傾向があること、特に入力数の多い論理回路ほどその傾向が強い場合があることを発見した。このようなデバイスを利用すると、設計上、新たな課題が発生する。
【０００８】
従来のように、入力数に関わらずに論理回路スピードが正の温度特性を持つ場合は、高温でのホールドマージン試験は、回路スピード低下に対するマージンも同時に判定していることになる。しかし、負の特性を持つ論理回路が混在している場合、回路スピードが低温でワーストになる場合もあるため、低温選別試験項目を増やす必要があり、ロジック製品にとっては大幅なコストアップとなる。また、設計段階でも、各温度でのマージン確保が必要となる。
【０００９】
具体的に、低電圧デバイス開発の検討の一環として、遅延時間の温度特性の電源電圧（Ｖｃｃ）依存性をシミュレーションで調査したところ、新たな現象を発見した。すなわち、図１７（（ａ）：１入力論理回路（インバータ）、（ｂ）：４入力ＮＡＮＤ型論理回路）に示すように、▲１▼論理しきい値電圧Ｖｔを固定し、Ｖｃｃを下げた場合、論理回路遅延時間の温度依存性は、傾き正の関数から傾き負の関数に移る、▲２▼入力数が多いほど、遅延時間の温度依存性の相関は、負の傾きとなる、という結果となった。
【００１０】
この原因を調査するため、低電圧化（Ｖｃｃ＝１．２Ｖ）での各タイプの論理回路について、遅延時間の温度特性の論理しきい値電圧（Ｖｔ）依存性をシミュレーションしたところ、図１８（（ａ）：１入力論理回路（インバータ）、（ｂ）：４入力ＮＡＮＤ型論理回路）に示すように、Ｖｔが低い場合は高電源電圧の場合と同様、遅延時間の温度依存性は正の傾きを持つ関数であるが、Ｖｔが高くなるにつれて、傾きが負の関数にシフトすることが判明した。
【００１１】
すなわち、▲１▼論理しきい値電圧ＶｔとＶｃｃの差が近くなると、論理回路の遅延時間の温度に対する相関は、正の傾きから負の傾きに移る、▲２▼入力数が多くなると、基板効果がかかった状態でＭＯＳＦＥＴが動作するようになり、論理しきい値電圧Ｖｔがさらに上昇してＶｃｃに近くなるため、この現象は顕著となる、▲３▼この現象は、回路電源電圧の低下に対し、顕著となり、実際には、電源電圧Ｖｃｃを１．２Ｖに下げた世代から顕著となる現象であり、それに対応した設計手法を確立する必要がある、ということが明らかとなった。
【００１２】
そこで、論理しきい値電圧ＶｔとＶｃｃの差が近くなると、論理回路の遅延時間の温度に対する相関が負の傾きに移る理由を解析した。まず、Ｖｃｃ＝１．８Ｖの場合のＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのＩ−Ｖ特性をシミュレーションした結果、高温状態ほど散乱機構により電流が減少しているのが確認できた。一方、Ｖｃｃ＝１．２Ｖの場合をシミュレーションした結果、このように電源電圧を下げた場合、論理しきい値電圧Ｖｔが高温ほど低下するため、低いバイアス条件では高温ほど電流が低下する効果が顕著に現れることが確認できた。これは、高温で散乱機構により電流が減少する効果と相反する効果である。
【００１３】
なお、論理しきい値電圧Ｖｔが高温で減少する原因は公知である。たとえば、昭和６１年３月２５日、マグロウヒルブック株式会社発行の「半導体デバイスの基礎」の図４．７では、高温ほど半導体のフェルミレベルＥｆは真性半導体順位のＥｉに近づく、すなわち真性半導体に近い特性となることが述べられている。これは、ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ Φｂ≡｜Ｅｆ−Ｅｉ｜／ｑが高温ほど減少することを意味している。一般に論理しきい値電圧Ｖｔは式（１）で近似されるため、高温ほどΦｂが下がり、それによりＶｔが下がることが知られている。
【００１４】
【数１】
【００１５】
このように、電源電圧を下げて電源電圧と論理しきい値電圧Ｖｔが近くなると、動作条件で論理しきい値電圧Ｖｔが高温で低下し、低電圧状態でかえって電流が増えるため、論理回路遅延時間の温度特性の傾きが負の方向にシフトすることが、本発明者によって明らかになった。本発明者は、最初、このメカニズムを積極的に活用し、論理回路の温度依存性を最小に制御するデバイス設計手法を考案し、回路シミュレーションを実施した。しかし、回路スピードを達成するためには、デバイスのしきい値電圧を下げなければならないため、全論理回路の温度特性は正にせざるを得なかった。
【００１６】
従って、本発明者は、リーク電流を削減する機構を別に加えることを前提とし、入力数に関わらずに各論理回路の正の傾きのｔｐｄの温度変化率が揃うように論理回路内のＭＯＳＦＥＴのしきい値電圧を低く作り分けることにより、セットアップマージンとホールドマージンを拡大する手法を発明するに至った。なお、前述した特開平１１−１７５２２号、特開平１０−５１２９６号の各公報には、リーク電流を削減する機構は備えられていない。
【００１７】
そこで、本発明の目的は、電源電圧が低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することができ、この結果、回路設計上の余裕度を増すことができるとともに、選別不良率を低減することが可能となる半導体装置を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体装置は、多入力論理回路（ｎ入力ＮＡＮＤ型論理回路、ｎ入力ＮＯＲ型論理回路）と、１入力論理回路（インバータ）と、待機時のリーク電流を削減する機構とを有し、以下のような特徴を有するものである。
【００２１】
（１）前記待機時のリーク電流を削減する機構は、前記多入力論理回路中のソースを電圧源に接続した第１ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＭＯＳＦＥＴのしきい値電圧に等しく、前記多入力論理回路中の前記第１ＭＯＳＦＥＴ以外の第３ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＭＯＳＦＥＴのしきい値電圧より低くなるように設定する機能を含むものである。
【００２２】
（２）具体的な例として、前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の前記第１ＮＭＯＳＦＥＴ以外の第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の前記第１ＰＭＯＳＦＥＴ以外の第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むものである。
【００２３】
（３）具体的な他の例として、前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の出力部にドレインが接続した第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の出力部にドレインが接続した第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むものである。
【００２４】
よって、本発明による半導体装置によれば、電源電圧がたとえば１．２Ｖ以下などのような低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することができるようになる。この結果、回路スピードの温度依存性が最小になるような回路設計につながり、回路設計上の余裕度を増すことができるとともに、選別不良率を低減することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図１により、本発明の一実施の形態の半導体装置の概略構成の一例を説明する。図１は本実施の形態の半導体装置の概略構成図を示す。
【００２７】
本実施の形態の半導体装置（ＬＳＩ）は、特に限定されるものではないが、たとえば内部ロジック回路１と、降圧回路２と、電圧発生回路３と、入出力回路４などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンなどのような１個の半導体基板上において形成される。
【００２８】
このＬＳＩには、周辺部に電源用の外部端子が設けられ、これらの外部端子を通じて外部から高電圧源である電源電圧ＶＣＣ、低電圧源である接地電圧（０Ｖ）がそれぞれ供給される。これに限定されるものではないが、たとえば一例として、外部からの電源電圧ＶＣＣとして３．３Ｖが供給され、この外部電源電圧ＶＣＣにより入出力回路４を動作させるとともに、この３．３Ｖが降圧回路２により１．２Ｖに降圧され、この１．２Ｖの内部電源電圧Ｖｃｃにより内部ロジック回路１を動作させるような構成となっている。
【００２９】
また、このＬＳＩの周辺部には、前記電源用の外部端子の他に、データや各種制御信号用の外部端子が設けられ、これらの外部端子を通じてデータや各種制御信号が入力または出力可能となっている。特に、制御信号として、ＬＳＩをスタンバイ状態に移行させるスタンバイ信号が外部端子を通じて入力され、このスタンバイ信号により電圧発生回路３が制御され、基板バイアス電圧Ｖｒｅｆｐ，ｖｒｅｆｎが発生されるようになっている。この基板バイアス電圧Ｖｒｅｆｐ，ｖｒｅｆｎを発生する電圧発生回路３は、待機時のリーク電流を削減する機構として機能する。
【００３０】
内部ロジック回路１には、たとえばＣＰＵ１１、複数のロジック回路１２，１３などが設けられている。これらの各回路は、たとえば一例として、１入力論理回路（インバータ）や多入力論理回路などから構成され、この多入力論理回路には２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路、・・・、ｎ入力ＮＡＮＤ型論理回路、ｎ入力ＮＯＲ型論理回路などが含まれる。
【００３１】
この内部ロジック回路１を構成する各回路は、内部電源電圧Ｖｃｃにより動作し、また各回路を構成するトランジスタのうち、各ＰＭＯＳＦＥＴには電圧発生回路３により発生された基板バイアス電圧Ｖｒｅｆｐが、各ＮＭＯＳＦＥＴには電圧発生回路３により発生された基板バイアス電圧Ｖｒｅｆｎがそれぞれ印加され、各ＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐ，Ｖｔｈｎが制御されて動作するようになっている。
【００３２】
次に、図２〜図４により、１入力論理回路（インバータ）、多入力論理回路（２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路）の回路構成の一例を説明する。それぞれ、図２は１入力論理回路（インバータ）、図３は２入力ＮＡＮＤ型論理回路、図４は２入力ＮＯＲ型論理回路の回路図を示す。
【００３３】
１入力論理回路（インバータ）は、図２に示すように、ＰＭＯＳＦＥＴＱｐ１と、ＮＭＯＳＦＥＴＱｎ１からなり、ＰＭＯＳＦＥＴＱｐ１のソースが電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが接地電圧にそれぞれ接続されている。ＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１との共通に接続されたゲートには、入力信号ＩＮが入力され、また共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３４】
２入力ＮＡＮＤ型論理回路は、図３に示すように、並列接続されたＰＭＯＳＦＥＴＱｐ１と、直列接続されたＮＭＯＳＦＥＴＱｎ１，Ｑｎ２からなり、ＰＭＯＳＦＥＴＱｐ１のソースが共通に電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが接地電圧にそれぞれ接続されている。ＮＭＯＳＦＥＴＱｎ１のドレインには、ＮＭＯＳＦＥＴＱｎ２のソースが接続されている。一方のＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ１が、他方のＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ２の共通に接続されたゲートに入力信号ＩＮ２がそれぞれ入力され、またＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ２の共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３５】
２入力ＮＯＲ型論理回路は、図４に示すように、直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２と、並列接続されたＮＭＯＳＦＥＴＱｎ１からなり、ＰＭＯＳＦＥＴＱｐ１のソースが電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが共通に接地電圧にそれぞれ接続されている。ＰＭＯＳＦＥＴＱｐ１のドレインには、ＰＭＯＳＦＥＴＱｐ２のソースが接続されている。ＰＭＯＳＦＥＴＱｐ１と一方のＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ１が、ＰＭＯＳＦＥＴＱｐ２と他方のＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ２がそれぞれ入力され、またＰＭＯＳＦＥＴＱｐ２とＮＭＯＳＦＥＴＱｎ１の共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３６】
以上のように構成される１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１，Ｑｎ２の基板（Ｐ型ウェル）は基板バイアス電圧Ｖｒｅｆｎに、ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２の基板（Ｎ型ウェル）は基板バイアス電圧Ｖｒｅｆｐに接続される。基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐは、それぞれ、
待機時：Ｖｒｅｆｎ＝−１Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ＋１Ｖ
動作時：Ｖｒｅｆｎ＝０Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ
のように設定することにより、待機時の各論理回路のリーク電流を削減することができる。
【００３７】
たとえば一例として、図２に示すように、ＮＭＯＳＦＥＴＱｎ１の基板、ＰＭＯＳＦＥＴＱｐ１の基板にはそれぞれ、前記図１に示した電圧発生回路３から発生された基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐが印加され、内部電源電圧Ｖｃｃが１．２Ｖの場合には、スタンバイ時のＮＭＯＳＦＥＴＱｎ１の基板バイアス電圧Ｖｒｅｆｎは−１Ｖに、ＰＭＯＳＦＥＴＱｐ１の基板バイアス電圧Ｖｒｅｆｐは＋２．２Ｖにそれぞれ設定される。なお、動作状態からスタンバイ状態への移行は、たとえば図１に示すように外部からスタンバイ信号が入力されたときや、内部のＣＰＵ１１の制御によって発生されたスタンバイ信号などによって可能となる。
【００３８】
以上のように設定される基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐに関係して、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路において、ＮＭＯＳＦＥＴＱｎ１のしきい値電圧Ｖｔｈｎ１、ＰＭＯＳＦＥＴＱｐ１のしきい値電圧Ｖｔｈｐ１は、回路スピードを達成するために決められる。
【００３９】
また、２入力ＮＡＮＤ型論理回路のＮＭＯＳＦＥＴＱｎ２のしきい値電圧Ｖｔｈｎ２は、２入力ＮＡＮＤ型論理回路のｔｐｄ（遅延時間）の温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように設定する。前記に述べた理由で、
Ｖｔｈｎ１＞Ｖｔｈｎ２
となる。
【００４０】
さらに、２入力ＮＯＲ型論理回路のＰＭＯＳＦＥＴＱｐ２のしきい値電圧Ｖｔｈｐ２は、２入力ＮＯＲ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように設定する。前記に述べた理由で、
｜Ｖｔｈｐ１｜＞｜Ｖｔｈｐ２｜
となる。
【００４１】
次に、図５〜図７により、前述した１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路のレイアウト構成の一例を説明する。それぞれ、図５は１入力論理回路（インバータ）、図６は２入力ＮＡＮＤ型論理回路、図７は２入力ＮＯＲ型論理回路のレイアウト図を示す。
【００４２】
１入力論理回路（インバータ）は、図５に示すように、基板上のＮ型ウェルＮＷｅｌｌ上にＰＭＯＳＦＥＴＱｐ１が、Ｐ型ウェルＰＷｅｌｌ上にＮＭＯＳＦＥＴＱｎ１がそれぞれ配置されている。ＰＭＯＳＦＥＴＱｐ１およびＮＭＯＳＦＥＴＱｎ１は、それぞれ、ソース、ドレインを形成するアクティブ領域からコンタクト孔を通じてメタル配線に接続され、またアクティブ領域上のソースとドレインの間にはゲートが設けられ、コンタクト孔を通じてメタル配線に接続されている。特に、Ｎ型ウェルＮＷｅｌｌ上のアクティブ領域、Ｐ型ウェルＰＷｅｌｌ上のアクティブ領域は、それぞれ、コンタクト孔を通じて基板バイアス電圧Ｖｒｅｆｐ，Ｖｒｅｆｎ用のメタル配線と接続されている。
【００４３】
２入力ＮＡＮＤ型論理回路は、図６に示すように、基板上のＮ型ウェルＮＷｅｌｌ上に並列接続のＰＭＯＳＦＥＴＱｐ１が、Ｐ型ウェルＰＷｅｌｌ上に直列接続のＮＭＯＳＦＥＴＱｎ１，Ｑｎ１がそれぞれ配置されている。ＰＭＯＳＦＥＴＱｐ１およびＮＭＯＳＦＥＴＱｎ１，Ｑｎ２は、１入力論理回路（インバータ）と同様に形成されるが、並列接続のＰＭＯＳＦＥＴＱｐ１のドレインはアクティブ領域において共通に配置されている。
【００４４】
２入力ＮＯＲ型論理回路は、図７に示すように、基板上のＮ型ウェルＮＷｅｌｌ上に直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２が、Ｐ型ウェルＰＷｅｌｌ上に並列接続されたＮＭＯＳＦＥＴＱｎ１がそれぞれ形成されている。ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２およびＮＭＯＳＦＥＴＱｎ１は、１入力論理回路（インバータ）と同様に形成されるが、並列接続のＮＭＯＳＦＥＴＱｎ１のドレインはアクティブ領域において共通に配置されている。
【００４５】
次に、図８〜図１１により、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の製造方法の一例を説明する。それぞれ、図８〜図１１はＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図を示す。
【００４６】
まず、図８（ａ）に示すように、シリコン（Ｓｉ）基板Ｐ−Ｓｕｂに対し、素子分離のためのＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）を形成する。次に、図８（ｂ）に示すように、レジストＲｅｓをマスクに用いて選択的にボロンなどのアクセプタの深いイオン打ち込みを行い、深いＰ型ウェルＰ−Ｗｅｌｌを形成する。次に、図８（ｃ）に示すように、レジストＲｅｓをマスクに用いて選択的にリンなどのドナーの深いイオン打ち込みを行い、深いＮ型ウェルＮ−Ｗｅｌｌを形成する。
【００４７】
続いて、両ウェルＰ−Ｗｅｌｌ，Ｎ−Ｗｅｌｌの活性化のための熱処理を行った後、図８（ｄ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌの領域に対して選択的にＢＦ２などのアクセプタのイオン打ち込みを行い、ＮＭＯＦＥＴの表面チャネル濃度を所望のプロファイルになるように設定する。一方、ＰＭＯＳＦＥＴに対しては、図９（ｅ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌの領域に対して選択的にヒ素などのドナーのイオン打ち込みを行い、ＰＭＯＦＥＴの表面チャネル濃度を所望のプロファイルになるように設定する。
【００４８】
次に、図９（ｆ）に示すように、ゲート絶縁膜ＧＩ、多結晶Ｓｉなどで形成したゲート電極ＧＥを堆積後、Ｐ型ウェルＰ−Ｗｅｌｌ上のゲート電極ＧＥに対して選択的にリンなどのドナーの浅いイオン打ち込みを行い、ＮＭＯＳＦＥＴのゲート電極ＧＥを濃いＮ型にする。同様に、図９（ｇ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ上のゲート電極ＧＥに対して選択的にＢＦ２などのアクセプタの浅いイオン打ち込みを行い、ＰＭＯＳＦＥＴのゲート電極ＧＥを濃いＰ型にする。
【００４９】
続いて、ゲート電極ＧＥを加工後、図９（ｈ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌ内にヒ素などのドナー、およびボロンなどのアクセプタをそれぞれ浅く、深くイオン打ち込みし、ゲート電極ＧＥに対して自己整合で、ＮＭＯＳＦＥＴの低濃度ドレイン（ＬＤＤ）Ｎ−およびポケット層ＰＨを形成する。同様に、図１０（ｉ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ内にＢＦ２などのアクセプタ、およびリンなどのドナーをそれぞれ浅く、深くイオン打ち込みし、ゲート電極ＧＥに対して自己整合で、ＰＭＯＳＦＥＴの低濃度ドレイン（ＬＤＤ）Ｐ−およびポケット層ＮＨを形成する。
【００５０】
次に、図１０（ｊ）に示すように、ゲート電極ＧＥの側壁にスペーサＳＰを形成後、図１０（ｋ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌ上に選択的にヒ素などのドナーのイオン打ち込みを行い、ゲート電極ＧＥおよびスペーサＳＰに対して自己整合で、ＮＭＯＳＦＥＴの高濃度ソース／ドレインＮ＋を形成する。同様に、図１０（ｌ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ上に選択的にＢＦ２などのアクセプタのイオン打ち込みを行い、ゲート電極ＧＥおよびスペーサＳＰに対して自己整合で、ＰＭＯＳＦＥＴの高濃度ソース／ドレインＰ＋を形成する。
【００５１】
続いて、図１１（ｍ）に示すように、パッシベーション膜ＰＩを堆積してコンタクト孔を形成後、図１１（ｎ）に示すように、タングステン（Ｗ）などのプラグ材ＰＬを埋め込み、図１１（ｏ）に示すように、銅（Ｃｕ）またはアルミニウム（Ａｌ）のメタル配線ＭＷを形成する。これで、ゲートＧ、ソースＳ、ドレインＤの端子を持つＮＭＯＳＦＥＴおよびゲートＧ、ソースＳ、ドレインＤの端子を持つＰＭＯＳＦＥＴで構成するＣＭＯＳ回路が完成する。
【００５２】
以上のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの製造工程において、ＮＭＯＳＦＥＴのＶｔｈを調整するためには、図８（ｄ）で示したチャネルイオン打ち込みドーズ量を最適化すればよい。同様に、ＰＭＯＳＦＥＴのＶｔｈを調整するためには、図９（ｅ）で示したチャネルイオン打ち込みドーズ量を最適化すればよい。たとえば、Ｖｔｈを作り分ける場合は、ＭＯＳＦＥＴ毎に、チャネルイオン打ち込み量を分ければよい。
【００５３】
次に、図１２により、１入力論理回路（インバータ）、多入力論理回路（４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路）におけるｔｐｄの温度特性を、本発明と従来技術とを比較して説明する。それぞれ、（ａ），（ｂ）は従来技術のｔｐｄの温度特性、（ｃ），（ｄ）は本発明のｔｐｄの温度特性を示す。なお、図１２においては、前述した２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を含めた４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までの多入力論理回路を考慮して示している。
【００５４】
図１２（ａ），（ｂ）は、従来技術において、論理回路のＮＭＯＳＦＥＴ（Ｑｎ１〜Ｑｎ４）、ＰＭＯＳＦＥＴ（Ｑｐ１〜Ｑｐ４）のしきい値電圧を作り分けない場合の、論理回路のｔｐｄの温度変化率を示している。４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路のｔｐｄの温度特性は負の傾きを有し、１入力論理回路（インバータ）のｔｐｄの温度特性は正の傾きを有する。前記に述べた理由により、このような温度特性を持つ場合、ホールドマージンおよびセットアップマージンの設計が困難となる。
【００５５】
一方、図１２（ｃ），（ｄ）に示すように、本発明においては、前述したように、しきい値電圧Ｖｔｈを、
ＮＭＯＳＦＥＴ：Ｖｔｈ（Ｑｎ１）≧Ｖｔｈ（Ｑｎ２）≧Ｖｔｈ（Ｑｎ３）≧Ｖｔｈ（Ｑｎ４）かつＶｔｈ（Ｑｎ１）＞Ｖｔｈ（Ｑｎ４）
ＰＭＯＳＦＥＴ：｜Ｖｔｈ（Ｑｐ１）｜≧｜Ｖｔｈ（Ｑｐ２）｜≧｜Ｖｔｈ（Ｑｐ３）｜≧｜Ｖｔｈ（Ｑｐ４）｜かつ｜Ｖｔｈ（Ｑｐ１）｜＞｜Ｖｔｈ（Ｑｐ４）｜
と作り分けることにより、入力数によらず、論理回路の温度変化率を揃えることが可能となる。すなわち、１入力論理回路（インバータ）、４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路のいずれにおいても、ｔｐｄの温度特性は正の傾きを有するように均等化することができる。
【００５６】
次に、図１３〜図１５により、電源スイッチを接続した、１入力論理回路（インバータ）、多入力論理回路（２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路）の回路構成の一例を説明する。それぞれ、図１３は電源スイッチを接続した１入力論理回路（インバータ）、図１４は電源スイッチを接続した２入力ＮＡＮＤ型論理回路、図１５は電源スイッチを接続した２入力ＮＯＲ型論理回路の回路図を示す。
【００５７】
電源スイッチを接続した１入力論理回路（インバータ）は、図１３に示すように、ＰＭＯＳＦＥＴＱｐ１と、ＮＭＯＳＦＥＴＱｎ１と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図２の１入力論理回路（インバータ）に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００５８】
電源スイッチを接続した２入力ＮＡＮＤ型論理回路は、図１４に示すように、並列接続されたＰＭＯＳＦＥＴＱｐ１と、直列接続されたＮＭＯＳＦＥＴＱｎ１，Ｑｎ２と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図３の２入力ＮＡＮＤ型論理回路に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００５９】
電源スイッチを接続した２入力ＮＯＲ型論理回路は、図１５に示すように、直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２と、並列接続されたＮＭＯＳＦＥＴＱｎ１と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図４の２入力ＮＯＲ型論理回路に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００６０】
以上のように構成される、電源スイッチを接続した、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１，Ｑｎ２の基板（Ｐ型ウェル）は接地電圧に、ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２の基板（Ｎ型ウェル）は電源電圧Ｖｃｃに、スイッチＭＯＳＦＥＴＱｓｗの基板（Ｐ型ウェル）は基板バイアス電圧Ｖｒｅｆｎに接続される。
【００６１】
このように、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路の各論理回路に、直列にスイッチＭＯＳＦＥＴＱｓｗを接続し、待機時にスタンバイ制御信号ＳＷによりスイッチＭＯＳＦＥＴＱｓｗをオンにすることで、待機時のリーク電流を削減することができる。このスイッチＭＯＳＦＥＴＱｓｗの部分は、待機時のリーク電流を削減する回路として機能する。
【００６２】
このスイッチＭＯＳＦＥＴＱｓｗは、論理回路内のＮＭＯＳＦＥＴＱｎ１，Ｑｎ２に対して、ゲート長、ゲート幅、しきい値電圧、ゲート絶縁膜厚などがデバイス的に異なる仕様となっている。たとえば、スイッチＭＯＳＦＥＴＱｓｗは、論理回路内のＮＭＯＳＦＥＴＱｎ１，Ｑｎ２よりゲート幅がおよそ１００倍大きく、待機時はＶｒｅｆｎおよびゲート電位を−１Ｖに設定してＶｔｈを上げることによりリーク電流を下げ、動作時はＶｒｅｆｎ＝０．５Ｖ（順方向）、ゲート電位をＶｃｃに設定すれば、スイッチＭＯＳＦＥＴＱｓｗの電位降下は無視することができる。
【００６３】
一般に、ロジック回路では、異なる論理回路の貫通電流が同時に流れる確率は小さいため、このスイッチＭＯＳＦＥＴＱｓｗを、全論理回路に対して共通に用いてもよい。また、スイッチＭＯＳＦＥＴＱｓｗでは、動作上、ホットキャリアが問題となるようなバイアスがかからないため、ゲート絶縁膜の信頼度が許容される範囲でゲート絶縁膜を薄膜化すれば、動作時のスイッチＭＯＳＦＥＴＱｓｗの電圧降下をさらに低減しながら待機時のリーク電流を削減することができるので、より本発明のメリットを活かすことが可能となる。
【００６４】
なお、スイッチＭＯＳＦＥＴＱｓｗは、接地電圧側に接続する場合に限らず、電源電圧Ｖｃｃ側に接続したり、あるいは接地電圧側と電源電圧Ｖｃｃ側の両方に接続することも可能である。
【００６５】
次に、図１６により、１入力論理回路（インバータ）、多入力論理回路（４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路）の全論理回路におけるｔｐｄの温度変化率が最小になるようにしきい値電圧を作り分けた場合を説明する。それぞれ、（ａ）は１入力論理回路（インバータ）、（ｂ）は４入力ＮＡＮＤ型論理回路、（ｃ）は４入力ＮＯＲ型論理回路のｔｐｄの温度特性を示し、また（ｄ）は各デバイスのしきい値電圧を示す。なお、図１６においては、前述した２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を含めた４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までの多入力論理回路を考慮して示している。
【００６６】
本実施の形態では、さらに応用し、１入力論理回路（インバータ）の温度変化率が最小になるように１入力論理回路（インバータ）を構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈを設定し、ｎ入力ＮＡＮＤ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように接地電圧からｎ番目のＮＭＯＳＦＥＴのしきい値電圧Ｖｔｈを設定し、ｎ入力ＮＯＲ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように電源電圧Ｖｃｃからｎ番目のＮＭＯＳＦＥＴのしきい値電圧を設定すれば、全ての論理回路の温度変化率を揃えることができる。
【００６７】
たとえば、図１６（ａ），（ｂ），（ｃ）に示すように、最大入力数が４の場合は、およそ−５０℃からおよそ１２０℃までの全論理回路の温度変化率をおよそ１％以内にすることができる。これにより、セットアップマージン、ホールドマージンを改善するとともに、常温のみの選別試験を実施すればよいため、選別コストを削減することができる。また、全回路においてスピードの温度依存性がないため、温度依存性を考慮せずにロジック回路の設計を実施できるようになり、設計効率を改善することができる。
【００６８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
たとえば、前記実施の形態においては、多入力論理回路として、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を例に図示し、４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までを考慮して説明したが、さらに５入力以上の多入力論理回路についても同様に適用可能である。
【００７０】
また、本発明は、特にロジック回路を搭載するＬＳＩの分野に適用でき、特にＳＯＧに好適であり、さらにＬＳＩ全般に広く応用することができる。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７２】
（１）電源電圧がたとえば１．２Ｖ以下などのような低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することが可能となる。
【００７３】
（２）前記（１）により、回路スピードの温度依存性が最小になるように回路を設計することができるので、回路スピードのセットアップマージンとホールドマージンの拡大によって設計自由度を増すことが可能となる。
【００７４】
（３）前記（１）により、回路スピードの温度依存性が最小になるように回路を設計することができるので、回路スピードのセットアップマージンとホールドマージンの拡大によって選別不良率を低減することが可能となる。
【００７５】
（４）前記（１）〜（３）により、電源電圧が低電圧化の半導体装置において、待機電流値を増やすことなく、回路のホールドマージン、セットアップマージンを拡大することができるので、回路設計上の余裕度を増すことができるとともに、選別試験歩留まりを改善することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示す概略構成図である。
【図２】本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）を示す回路図である。
【図３】本発明の一実施の形態の半導体装置において、２入力ＮＡＮＤ型論理回路を示す回路図である。
【図４】本発明の一実施の形態の半導体装置において、２入力ＮＯＲ型論理回路を示す回路図である。
【図５】本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）を示すレイアウト図である。
【図６】本発明の一実施の形態の半導体装置において、２入力ＮＡＮＤ型論理回路を示すレイアウト図である。
【図７】本発明の一実施の形態の半導体装置において、２入力ＮＯＲ型論理回路を示すレイアウト図である。
【図８】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図９】（ｅ）〜（ｈ）は本発明の一実施の形態の半導体装置において、図８に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１０】（ｉ）〜（ｌ）は本発明の一実施の形態の半導体装置において、図９に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１１】（ｍ）〜（ｏ）は本発明の一実施の形態の半導体装置において、図１０に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１２】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、本発明と従来技術とを比較してｔｐｄの温度特性を示す説明図である。
【図１３】本発明の一実施の形態の半導体装置において、電源スイッチを接続した１入力論理回路（インバータ）を示す回路図である。
【図１４】本発明の一実施の形態の半導体装置において、電源スイッチを接続した２入力ＮＡＮＤ型論理回路を示す回路図である。
【図１５】本発明の一実施の形態の半導体装置において、電源スイッチを接続した２入力ＮＯＲ型論理回路を示す回路図である。
【図１６】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）、多入力論理回路の全論理回路におけるｔｐｄの温度変化率が最小になるようにしきい値電圧を作り分けた場合を示す説明図である。
【図１７】（ａ），（ｂ）は本発明において、種々の論理回路の遅延時間の温度特性の電源電圧依存性をシミュレーションした結果を示す説明図である。
【図１８】（ａ），（ｂ）は本発明において、種々の論理回路の遅延時間の温度特性の論理しきい値電圧依存性をシミュレーションした結果を示す説明図である。
【符号の説明】
１ 内部ロジック回路
２ 降圧回路
３ 電圧発生回路
４ 入出力回路
１１ ＣＰＵ
１２，１３ ロジック回路
Ｑｐ１，Ｑｐ２ ＰＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２ ＮＭＯＳＦＥＴ
Ｑｓｗ スイッチＭＯＳＦＥＴ
ＶＣＣ 外部電源電圧
Ｖｃｃ 内部電源電圧
Ｖｒｅｆｐ，Ｖｒｅｆｎ 基板バイアス電圧
ＩＮ，ＩＮ１，ＩＮ２ 入力信号
ＯＵＴ 出力信号
ＳＷ スタンバイ制御信号
【発明の属する技術分野】
本発明は、半導体装置に関し、特に回路スピードの温度依存性を最小とするような回路設計に好適な半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
本発明者が検討したところによれば、回路スピードの温度依存性を考慮した半導体装置に関しては、以下のような技術が考えられる。
【０００３】
一般に、半導体装置の回路では、高温ほどインバータスピードが低下する。これは、高温では、散乱機構によりキャリアの移動度や速度が低下するためと言われている。ただし、入力数の多いほど、インバータの遅延時間（ｔｐｄ）の温度特性は弱くなるという傾向がある。回路設計にあたってはこの現象を考慮したマージン設計、および製品出荷にあたってはこの現象を考慮した試験をそれぞれ行う必要がある。
【０００４】
たとえば、１入力論理回路（インバータ）を介して伝わるクロック信号が、種々の論理回路を介して伝わるデータ信号よりも高温での遅延が大きいため、高温では、ホールド不良（クロック信号が入る前に次のデータを読み込んでしまう不良、データ突抜け不良）が発生しやすくなる。言うまでもなく、逆に、低温では、セットアップ不良（クロック信号が来たときにデータを取り込めない不良、データ遅れ不良）が発生しやすくなる。従って、回路設計時には、高温でのホールドマージンと低温でのセットアップマージンを同時に満足するように、マージン設計が必要である。また、製品出荷時は、高温選別でのホールドマージン試験と低温選別でのセットアップマージン試験の双方を行わなければならない。
【０００５】
なお、このような回路スピードの温度依存性を考慮した半導体装置に関する技術としては、たとえば特開平１１−１７５２２号、特開平１０−５１２９６号の各公報に記載される技術などが挙げられる。特開平１１−１７５２２号公報には、低しきい値電圧ＭＯＳＦＥＴと正規しきい値電圧ＭＯＳＦＥＴとを混合した多入力論理ブロックに関する技術が開示されている。特開平１０−５１２９６号公報には、（標準）しきい値電圧のＭＯＳＦＥＴと高しきい値電圧のＭＯＳＦＥＴとを混合した２入力論理回路に関する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
ところで、前記のような、回路スピードの温度依存性を考慮した半導体装置について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００７】
たとえば、本発明者は、デバイスのしきい値電圧を下げずに回路の低電圧化の検討を行ったところ、低電圧デバイスでは、逆に高温ほど論理回路スピードが速くなる傾向があること、特に入力数の多い論理回路ほどその傾向が強い場合があることを発見した。このようなデバイスを利用すると、設計上、新たな課題が発生する。
【０００８】
従来のように、入力数に関わらずに論理回路スピードが正の温度特性を持つ場合は、高温でのホールドマージン試験は、回路スピード低下に対するマージンも同時に判定していることになる。しかし、負の特性を持つ論理回路が混在している場合、回路スピードが低温でワーストになる場合もあるため、低温選別試験項目を増やす必要があり、ロジック製品にとっては大幅なコストアップとなる。また、設計段階でも、各温度でのマージン確保が必要となる。
【０００９】
具体的に、低電圧デバイス開発の検討の一環として、遅延時間の温度特性の電源電圧（Ｖｃｃ）依存性をシミュレーションで調査したところ、新たな現象を発見した。すなわち、図１７（（ａ）：１入力論理回路（インバータ）、（ｂ）：４入力ＮＡＮＤ型論理回路）に示すように、▲１▼論理しきい値電圧Ｖｔを固定し、Ｖｃｃを下げた場合、論理回路遅延時間の温度依存性は、傾き正の関数から傾き負の関数に移る、▲２▼入力数が多いほど、遅延時間の温度依存性の相関は、負の傾きとなる、という結果となった。
【００１０】
この原因を調査するため、低電圧化（Ｖｃｃ＝１．２Ｖ）での各タイプの論理回路について、遅延時間の温度特性の論理しきい値電圧（Ｖｔ）依存性をシミュレーションしたところ、図１８（（ａ）：１入力論理回路（インバータ）、（ｂ）：４入力ＮＡＮＤ型論理回路）に示すように、Ｖｔが低い場合は高電源電圧の場合と同様、遅延時間の温度依存性は正の傾きを持つ関数であるが、Ｖｔが高くなるにつれて、傾きが負の関数にシフトすることが判明した。
【００１１】
すなわち、▲１▼論理しきい値電圧ＶｔとＶｃｃの差が近くなると、論理回路の遅延時間の温度に対する相関は、正の傾きから負の傾きに移る、▲２▼入力数が多くなると、基板効果がかかった状態でＭＯＳＦＥＴが動作するようになり、論理しきい値電圧Ｖｔがさらに上昇してＶｃｃに近くなるため、この現象は顕著となる、▲３▼この現象は、回路電源電圧の低下に対し、顕著となり、実際には、電源電圧Ｖｃｃを１．２Ｖに下げた世代から顕著となる現象であり、それに対応した設計手法を確立する必要がある、ということが明らかとなった。
【００１２】
そこで、論理しきい値電圧ＶｔとＶｃｃの差が近くなると、論理回路の遅延時間の温度に対する相関が負の傾きに移る理由を解析した。まず、Ｖｃｃ＝１．８Ｖの場合のＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのＩ−Ｖ特性をシミュレーションした結果、高温状態ほど散乱機構により電流が減少しているのが確認できた。一方、Ｖｃｃ＝１．２Ｖの場合をシミュレーションした結果、このように電源電圧を下げた場合、論理しきい値電圧Ｖｔが高温ほど低下するため、低いバイアス条件では高温ほど電流が低下する効果が顕著に現れることが確認できた。これは、高温で散乱機構により電流が減少する効果と相反する効果である。
【００１３】
なお、論理しきい値電圧Ｖｔが高温で減少する原因は公知である。たとえば、昭和６１年３月２５日、マグロウヒルブック株式会社発行の「半導体デバイスの基礎」の図４．７では、高温ほど半導体のフェルミレベルＥｆは真性半導体順位のＥｉに近づく、すなわち真性半導体に近い特性となることが述べられている。これは、ｂｕｉｌｔ−ｉｎ ｐｏｔｅｎｔｉａｌ Φｂ≡｜Ｅｆ−Ｅｉ｜／ｑが高温ほど減少することを意味している。一般に論理しきい値電圧Ｖｔは式（１）で近似されるため、高温ほどΦｂが下がり、それによりＶｔが下がることが知られている。
【００１４】
【数１】
このように、電源電圧を下げて電源電圧と論理しきい値電圧Ｖｔが近くなると、動作条件で論理しきい値電圧Ｖｔが高温で低下し、低電圧状態でかえって電流が増えるため、論理回路遅延時間の温度特性の傾きが負の方向にシフトすることが、本発明者によって明らかになった。本発明者は、最初、このメカニズムを積極的に活用し、論理回路の温度依存性を最小に制御するデバイス設計手法を考案し、回路シミュレーションを実施した。しかし、回路スピードを達成するためには、デバイスのしきい値電圧を下げなければならないため、全論理回路の温度特性は正にせざるを得なかった。
【００１６】
従って、本発明者は、リーク電流を削減する機構を別に加えることを前提とし、入力数に関わらずに各論理回路の正の傾きのｔｐｄの温度変化率が揃うように論理回路内のＭＯＳＦＥＴのしきい値電圧を低く作り分けることにより、セットアップマージンとホールドマージンを拡大する手法を発明するに至った。なお、前述した特開平１１−１７５２２号、特開平１０−５１２９６号の各公報には、リーク電流を削減する機構は備えられていない。
【００１７】
そこで、本発明の目的は、電源電圧が低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することができ、この結果、回路設計上の余裕度を増すことができるとともに、選別不良率を低減することが可能となる半導体装置を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体装置は、多入力論理回路（ｎ入力ＮＡＮＤ型論理回路、ｎ入力ＮＯＲ型論理回路）と、１入力論理回路（インバータ）と、待機時のリーク電流を削減する機構とを有し、以下のような特徴を有するものである。
【００２１】
（１）前記待機時のリーク電流を削減する機構は、前記多入力論理回路中のソースを電圧源に接続した第１ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＭＯＳＦＥＴのしきい値電圧に等しく、前記多入力論理回路中の前記第１ＭＯＳＦＥＴ以外の第３ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＭＯＳＦＥＴのしきい値電圧より低くなるように設定する機能を含むものである。
【００２２】
（２）具体的な例として、前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の前記第１ＮＭＯＳＦＥＴ以外の第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の前記第１ＰＭＯＳＦＥＴ以外の第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むものである。
【００２３】
（３）具体的な他の例として、前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の出力部にドレインが接続した第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の出力部にドレインが接続した第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むものである。
【００２４】
よって、本発明による半導体装置によれば、電源電圧がたとえば１．２Ｖ以下などのような低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することができるようになる。この結果、回路スピードの温度依存性が最小になるような回路設計につながり、回路設計上の余裕度を増すことができるとともに、選別不良率を低減することが可能となる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
図１により、本発明の一実施の形態の半導体装置の概略構成の一例を説明する。図１は本実施の形態の半導体装置の概略構成図を示す。
【００２７】
本実施の形態の半導体装置（ＬＳＩ）は、特に限定されるものではないが、たとえば内部ロジック回路１と、降圧回路２と、電圧発生回路３と、入出力回路４などから構成され、これらの各回路を構成する回路素子は公知の半導体集積回路の製造技術によって単結晶シリコンなどのような１個の半導体基板上において形成される。
【００２８】
このＬＳＩには、周辺部に電源用の外部端子が設けられ、これらの外部端子を通じて外部から高電圧源である電源電圧ＶＣＣ、低電圧源である接地電圧（０Ｖ）がそれぞれ供給される。これに限定されるものではないが、たとえば一例として、外部からの電源電圧ＶＣＣとして３．３Ｖが供給され、この外部電源電圧ＶＣＣにより入出力回路４を動作させるとともに、この３．３Ｖが降圧回路２により１．２Ｖに降圧され、この１．２Ｖの内部電源電圧Ｖｃｃにより内部ロジック回路１を動作させるような構成となっている。
【００２９】
また、このＬＳＩの周辺部には、前記電源用の外部端子の他に、データや各種制御信号用の外部端子が設けられ、これらの外部端子を通じてデータや各種制御信号が入力または出力可能となっている。特に、制御信号として、ＬＳＩをスタンバイ状態に移行させるスタンバイ信号が外部端子を通じて入力され、このスタンバイ信号により電圧発生回路３が制御され、基板バイアス電圧Ｖｒｅｆｐ，ｖｒｅｆｎが発生されるようになっている。この基板バイアス電圧Ｖｒｅｆｐ，ｖｒｅｆｎを発生する電圧発生回路３は、待機時のリーク電流を削減する機構として機能する。
【００３０】
内部ロジック回路１には、たとえばＣＰＵ１１、複数のロジック回路１２，１３などが設けられている。これらの各回路は、たとえば一例として、１入力論理回路（インバータ）や多入力論理回路などから構成され、この多入力論理回路には２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路、・・・、ｎ入力ＮＡＮＤ型論理回路、ｎ入力ＮＯＲ型論理回路などが含まれる。
【００３１】
この内部ロジック回路１を構成する各回路は、内部電源電圧Ｖｃｃにより動作し、また各回路を構成するトランジスタのうち、各ＰＭＯＳＦＥＴには電圧発生回路３により発生された基板バイアス電圧Ｖｒｅｆｐが、各ＮＭＯＳＦＥＴには電圧発生回路３により発生された基板バイアス電圧Ｖｒｅｆｎがそれぞれ印加され、各ＭＯＳＦＥＴのしきい値電圧Ｖｔｈｐ，Ｖｔｈｎが制御されて動作するようになっている。
【００３２】
次に、図２〜図４により、１入力論理回路（インバータ）、多入力論理回路（２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路）の回路構成の一例を説明する。それぞれ、図２は１入力論理回路（インバータ）、図３は２入力ＮＡＮＤ型論理回路、図４は２入力ＮＯＲ型論理回路の回路図を示す。
【００３３】
１入力論理回路（インバータ）は、図２に示すように、ＰＭＯＳＦＥＴＱｐ１と、ＮＭＯＳＦＥＴＱｎ１からなり、ＰＭＯＳＦＥＴＱｐ１のソースが電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが接地電圧にそれぞれ接続されている。ＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１との共通に接続されたゲートには、入力信号ＩＮが入力され、また共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３４】
２入力ＮＡＮＤ型論理回路は、図３に示すように、並列接続されたＰＭＯＳＦＥＴＱｐ１と、直列接続されたＮＭＯＳＦＥＴＱｎ１，Ｑｎ２からなり、ＰＭＯＳＦＥＴＱｐ１のソースが共通に電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが接地電圧にそれぞれ接続されている。ＮＭＯＳＦＥＴＱｎ１のドレインには、ＮＭＯＳＦＥＴＱｎ２のソースが接続されている。一方のＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ１が、他方のＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ２の共通に接続されたゲートに入力信号ＩＮ２がそれぞれ入力され、またＰＭＯＳＦＥＴＱｐ１とＮＭＯＳＦＥＴＱｎ２の共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３５】
２入力ＮＯＲ型論理回路は、図４に示すように、直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２と、並列接続されたＮＭＯＳＦＥＴＱｎ１からなり、ＰＭＯＳＦＥＴＱｐ１のソースが電源電圧Ｖｃｃに、ＮＭＯＳＦＥＴＱｎ１のソースが共通に接地電圧にそれぞれ接続されている。ＰＭＯＳＦＥＴＱｐ１のドレインには、ＰＭＯＳＦＥＴＱｐ２のソースが接続されている。ＰＭＯＳＦＥＴＱｐ１と一方のＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ１が、ＰＭＯＳＦＥＴＱｐ２と他方のＮＭＯＳＦＥＴＱｎ１の共通に接続されたゲートに入力信号ＩＮ２がそれぞれ入力され、またＰＭＯＳＦＥＴＱｐ２とＮＭＯＳＦＥＴＱｎ１の共通に接続されたドレインから出力信号ＯＵＴが出力される。
【００３６】
以上のように構成される１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１，Ｑｎ２の基板（Ｐ型ウェル）は基板バイアス電圧Ｖｒｅｆｎに、ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２の基板（Ｎ型ウェル）は基板バイアス電圧Ｖｒｅｆｐに接続される。基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐは、それぞれ、
待機時：Ｖｒｅｆｎ＝−１Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ＋１Ｖ
動作時：Ｖｒｅｆｎ＝０Ｖ、Ｖｒｅｆｐ＝＋Ｖｃｃ
のように設定することにより、待機時の各論理回路のリーク電流を削減することができる。
【００３７】
たとえば一例として、図２に示すように、ＮＭＯＳＦＥＴＱｎ１の基板、ＰＭＯＳＦＥＴＱｐ１の基板にはそれぞれ、前記図１に示した電圧発生回路３から発生された基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐが印加され、内部電源電圧Ｖｃｃが１．２Ｖの場合には、スタンバイ時のＮＭＯＳＦＥＴＱｎ１の基板バイアス電圧Ｖｒｅｆｎは−１Ｖに、ＰＭＯＳＦＥＴＱｐ１の基板バイアス電圧Ｖｒｅｆｐは＋２．２Ｖにそれぞれ設定される。なお、動作状態からスタンバイ状態への移行は、たとえば図１に示すように外部からスタンバイ信号が入力されたときや、内部のＣＰＵ１１の制御によって発生されたスタンバイ信号などによって可能となる。
【００３８】
以上のように設定される基板バイアス電圧Ｖｒｅｆｎ，Ｖｒｅｆｐに関係して、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路において、ＮＭＯＳＦＥＴＱｎ１のしきい値電圧Ｖｔｈｎ１、ＰＭＯＳＦＥＴＱｐ１のしきい値電圧Ｖｔｈｐ１は、回路スピードを達成するために決められる。
【００３９】
また、２入力ＮＡＮＤ型論理回路のＮＭＯＳＦＥＴＱｎ２のしきい値電圧Ｖｔｈｎ２は、２入力ＮＡＮＤ型論理回路のｔｐｄ（遅延時間）の温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように設定する。前記に述べた理由で、
Ｖｔｈｎ１＞Ｖｔｈｎ２
となる。
【００４０】
さらに、２入力ＮＯＲ型論理回路のＰＭＯＳＦＥＴＱｐ２のしきい値電圧Ｖｔｈｐ２は、２入力ＮＯＲ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように設定する。前記に述べた理由で、
｜Ｖｔｈｐ１｜＞｜Ｖｔｈｐ２｜
となる。
【００４１】
次に、図５〜図７により、前述した１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路のレイアウト構成の一例を説明する。それぞれ、図５は１入力論理回路（インバータ）、図６は２入力ＮＡＮＤ型論理回路、図７は２入力ＮＯＲ型論理回路のレイアウト図を示す。
【００４２】
１入力論理回路（インバータ）は、図５に示すように、基板上のＮ型ウェルＮＷｅｌｌ上にＰＭＯＳＦＥＴＱｐ１が、Ｐ型ウェルＰＷｅｌｌ上にＮＭＯＳＦＥＴＱｎ１がそれぞれ配置されている。ＰＭＯＳＦＥＴＱｐ１およびＮＭＯＳＦＥＴＱｎ１は、それぞれ、ソース、ドレインを形成するアクティブ領域からコンタクト孔を通じてメタル配線に接続され、またアクティブ領域上のソースとドレインの間にはゲートが設けられ、コンタクト孔を通じてメタル配線に接続されている。特に、Ｎ型ウェルＮＷｅｌｌ上のアクティブ領域、Ｐ型ウェルＰＷｅｌｌ上のアクティブ領域は、それぞれ、コンタクト孔を通じて基板バイアス電圧Ｖｒｅｆｐ，Ｖｒｅｆｎ用のメタル配線と接続されている。
【００４３】
２入力ＮＡＮＤ型論理回路は、図６に示すように、基板上のＮ型ウェルＮＷｅｌｌ上に並列接続のＰＭＯＳＦＥＴＱｐ１が、Ｐ型ウェルＰＷｅｌｌ上に直列接続のＮＭＯＳＦＥＴＱｎ１，Ｑｎ１がそれぞれ配置されている。ＰＭＯＳＦＥＴＱｐ１およびＮＭＯＳＦＥＴＱｎ１，Ｑｎ２は、１入力論理回路（インバータ）と同様に形成されるが、並列接続のＰＭＯＳＦＥＴＱｐ１のドレインはアクティブ領域において共通に配置されている。
【００４４】
２入力ＮＯＲ型論理回路は、図７に示すように、基板上のＮ型ウェルＮＷｅｌｌ上に直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２が、Ｐ型ウェルＰＷｅｌｌ上に並列接続されたＮＭＯＳＦＥＴＱｎ１がそれぞれ形成されている。ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２およびＮＭＯＳＦＥＴＱｎ１は、１入力論理回路（インバータ）と同様に形成されるが、並列接続のＮＭＯＳＦＥＴＱｎ１のドレインはアクティブ領域において共通に配置されている。
【００４５】
次に、図８〜図１１により、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の製造方法の一例を説明する。それぞれ、図８〜図１１はＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図を示す。
【００４６】
まず、図８（ａ）に示すように、シリコン（Ｓｉ）基板Ｐ−Ｓｕｂに対し、素子分離のためのＳＧＩ（Ｓｈａｌｌｏｗ Ｇｒｏｏｖｅ Ｉｓｏｌａｔｉｏｎ）を形成する。次に、図８（ｂ）に示すように、レジストＲｅｓをマスクに用いて選択的にボロンなどのアクセプタの深いイオン打ち込みを行い、深いＰ型ウェルＰ−Ｗｅｌｌを形成する。次に、図８（ｃ）に示すように、レジストＲｅｓをマスクに用いて選択的にリンなどのドナーの深いイオン打ち込みを行い、深いＮ型ウェルＮ−Ｗｅｌｌを形成する。
【００４７】
続いて、両ウェルＰ−Ｗｅｌｌ，Ｎ−Ｗｅｌｌの活性化のための熱処理を行った後、図８（ｄ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌの領域に対して選択的にＢＦ２などのアクセプタのイオン打ち込みを行い、ＮＭＯＦＥＴの表面チャネル濃度を所望のプロファイルになるように設定する。一方、ＰＭＯＳＦＥＴに対しては、図９（ｅ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌの領域に対して選択的にヒ素などのドナーのイオン打ち込みを行い、ＰＭＯＦＥＴの表面チャネル濃度を所望のプロファイルになるように設定する。
【００４８】
次に、図９（ｆ）に示すように、ゲート絶縁膜ＧＩ、多結晶Ｓｉなどで形成したゲート電極ＧＥを堆積後、Ｐ型ウェルＰ−Ｗｅｌｌ上のゲート電極ＧＥに対して選択的にリンなどのドナーの浅いイオン打ち込みを行い、ＮＭＯＳＦＥＴのゲート電極ＧＥを濃いＮ型にする。同様に、図９（ｇ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ上のゲート電極ＧＥに対して選択的にＢＦ２などのアクセプタの浅いイオン打ち込みを行い、ＰＭＯＳＦＥＴのゲート電極ＧＥを濃いＰ型にする。
【００４９】
続いて、ゲート電極ＧＥを加工後、図９（ｈ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌ内にヒ素などのドナー、およびボロンなどのアクセプタをそれぞれ浅く、深くイオン打ち込みし、ゲート電極ＧＥに対して自己整合で、ＮＭＯＳＦＥＴの低濃度ドレイン（ＬＤＤ）Ｎ−およびポケット層ＰＨを形成する。同様に、図１０（ｉ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ内にＢＦ２などのアクセプタ、およびリンなどのドナーをそれぞれ浅く、深くイオン打ち込みし、ゲート電極ＧＥに対して自己整合で、ＰＭＯＳＦＥＴの低濃度ドレイン（ＬＤＤ）Ｐ−およびポケット層ＮＨを形成する。
【００５０】
次に、図１０（ｊ）に示すように、ゲート電極ＧＥの側壁にスペーサＳＰを形成後、図１０（ｋ）に示すように、Ｐ型ウェルＰ−Ｗｅｌｌ上に選択的にヒ素などのドナーのイオン打ち込みを行い、ゲート電極ＧＥおよびスペーサＳＰに対して自己整合で、ＮＭＯＳＦＥＴの高濃度ソース／ドレインＮ＋を形成する。同様に、図１０（ｌ）に示すように、Ｎ型ウェルＮ−Ｗｅｌｌ上に選択的にＢＦ２などのアクセプタのイオン打ち込みを行い、ゲート電極ＧＥおよびスペーサＳＰに対して自己整合で、ＰＭＯＳＦＥＴの高濃度ソース／ドレインＰ＋を形成する。
【００５１】
続いて、図１１（ｍ）に示すように、パッシベーション膜ＰＩを堆積してコンタクト孔を形成後、図１１（ｎ）に示すように、タングステン（Ｗ）などのプラグ材ＰＬを埋め込み、図１１（ｏ）に示すように、銅（Ｃｕ）またはアルミニウム（Ａｌ）のメタル配線ＭＷを形成する。これで、ゲートＧ、ソースＳ、ドレインＤの端子を持つＮＭＯＳＦＥＴおよびゲートＧ、ソースＳ、ドレインＤの端子を持つＰＭＯＳＦＥＴで構成するＣＭＯＳ回路が完成する。
【００５２】
以上のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴの製造工程において、ＮＭＯＳＦＥＴのＶｔｈを調整するためには、図８（ｄ）で示したチャネルイオン打ち込みドーズ量を最適化すればよい。同様に、ＰＭＯＳＦＥＴのＶｔｈを調整するためには、図９（ｅ）で示したチャネルイオン打ち込みドーズ量を最適化すればよい。たとえば、Ｖｔｈを作り分ける場合は、ＭＯＳＦＥＴ毎に、チャネルイオン打ち込み量を分ければよい。
【００５３】
次に、図１２により、１入力論理回路（インバータ）、多入力論理回路（４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路）におけるｔｐｄの温度特性を、本発明と従来技術とを比較して説明する。それぞれ、（ａ），（ｂ）は従来技術のｔｐｄの温度特性、（ｃ），（ｄ）は本発明のｔｐｄの温度特性を示す。なお、図１２においては、前述した２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を含めた４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までの多入力論理回路を考慮して示している。
【００５４】
図１２（ａ），（ｂ）は、従来技術において、論理回路のＮＭＯＳＦＥＴ（Ｑｎ１〜Ｑｎ４）、ＰＭＯＳＦＥＴ（Ｑｐ１〜Ｑｐ４）のしきい値電圧を作り分けない場合の、論理回路のｔｐｄの温度変化率を示している。４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路のｔｐｄの温度特性は負の傾きを有し、１入力論理回路（インバータ）のｔｐｄの温度特性は正の傾きを有する。前記に述べた理由により、このような温度特性を持つ場合、ホールドマージンおよびセットアップマージンの設計が困難となる。
【００５５】
一方、図１２（ｃ），（ｄ）に示すように、本発明においては、前述したように、しきい値電圧Ｖｔｈを、
ＮＭＯＳＦＥＴ：Ｖｔｈ（Ｑｎ１）≧Ｖｔｈ（Ｑｎ２）≧Ｖｔｈ（Ｑｎ３）≧Ｖｔｈ（Ｑｎ４）かつＶｔｈ（Ｑｎ１）＞Ｖｔｈ（Ｑｎ４）
ＰＭＯＳＦＥＴ：｜Ｖｔｈ（Ｑｐ１）｜≧｜Ｖｔｈ（Ｑｐ２）｜≧｜Ｖｔｈ（Ｑｐ３）｜≧｜Ｖｔｈ（Ｑｐ４）｜かつ｜Ｖｔｈ（Ｑｐ１）｜＞｜Ｖｔｈ（Ｑｐ４）｜
と作り分けることにより、入力数によらず、論理回路の温度変化率を揃えることが可能となる。すなわち、１入力論理回路（インバータ）、４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路のいずれにおいても、ｔｐｄの温度特性は正の傾きを有するように均等化することができる。
【００５６】
次に、図１３〜図１５により、電源スイッチを接続した、１入力論理回路（インバータ）、多入力論理回路（２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路）の回路構成の一例を説明する。それぞれ、図１３は電源スイッチを接続した１入力論理回路（インバータ）、図１４は電源スイッチを接続した２入力ＮＡＮＤ型論理回路、図１５は電源スイッチを接続した２入力ＮＯＲ型論理回路の回路図を示す。
【００５７】
電源スイッチを接続した１入力論理回路（インバータ）は、図１３に示すように、ＰＭＯＳＦＥＴＱｐ１と、ＮＭＯＳＦＥＴＱｎ１と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図２の１入力論理回路（インバータ）に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００５８】
電源スイッチを接続した２入力ＮＡＮＤ型論理回路は、図１４に示すように、並列接続されたＰＭＯＳＦＥＴＱｐ１と、直列接続されたＮＭＯＳＦＥＴＱｎ１，Ｑｎ２と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図３の２入力ＮＡＮＤ型論理回路に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００５９】
電源スイッチを接続した２入力ＮＯＲ型論理回路は、図１５に示すように、直列接続されたＰＭＯＳＦＥＴＱｐ１，Ｑｐ２と、並列接続されたＮＭＯＳＦＥＴＱｎ１と、スイッチＭＯＳＦＥＴＱｓｗからなり、前述した図４の２入力ＮＯＲ型論理回路に対して、ＮＭＯＳＦＥＴＱｎ１のソースと接地電圧との間に、スタンバイ制御信号ＳＷにより制御されるスイッチＭＯＳＦＥＴＱｓｗが接続されて構成されている。
【００６０】
以上のように構成される、電源スイッチを接続した、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路においては、それぞれ、ＮＭＯＳＦＥＴＱｎ１，Ｑｎ２の基板（Ｐ型ウェル）は接地電圧に、ＰＭＯＳＦＥＴＱｐ１，Ｑｐ２の基板（Ｎ型ウェル）は電源電圧Ｖｃｃに、スイッチＭＯＳＦＥＴＱｓｗの基板（Ｐ型ウェル）は基板バイアス電圧Ｖｒｅｆｎに接続される。
【００６１】
このように、１入力論理回路（インバータ）、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路の各論理回路に、直列にスイッチＭＯＳＦＥＴＱｓｗを接続し、待機時にスタンバイ制御信号ＳＷによりスイッチＭＯＳＦＥＴＱｓｗをオンにすることで、待機時のリーク電流を削減することができる。このスイッチＭＯＳＦＥＴＱｓｗの部分は、待機時のリーク電流を削減する回路として機能する。
【００６２】
このスイッチＭＯＳＦＥＴＱｓｗは、論理回路内のＮＭＯＳＦＥＴＱｎ１，Ｑｎ２に対して、ゲート長、ゲート幅、しきい値電圧、ゲート絶縁膜厚などがデバイス的に異なる仕様となっている。たとえば、スイッチＭＯＳＦＥＴＱｓｗは、論理回路内のＮＭＯＳＦＥＴＱｎ１，Ｑｎ２よりゲート幅がおよそ１００倍大きく、待機時はＶｒｅｆｎおよびゲート電位を−１Ｖに設定してＶｔｈを上げることによりリーク電流を下げ、動作時はＶｒｅｆｎ＝０．５Ｖ（順方向）、ゲート電位をＶｃｃに設定すれば、スイッチＭＯＳＦＥＴＱｓｗの電位降下は無視することができる。
【００６３】
一般に、ロジック回路では、異なる論理回路の貫通電流が同時に流れる確率は小さいため、このスイッチＭＯＳＦＥＴＱｓｗを、全論理回路に対して共通に用いてもよい。また、スイッチＭＯＳＦＥＴＱｓｗでは、動作上、ホットキャリアが問題となるようなバイアスがかからないため、ゲート絶縁膜の信頼度が許容される範囲でゲート絶縁膜を薄膜化すれば、動作時のスイッチＭＯＳＦＥＴＱｓｗの電圧降下をさらに低減しながら待機時のリーク電流を削減することができるので、より本発明のメリットを活かすことが可能となる。
【００６４】
なお、スイッチＭＯＳＦＥＴＱｓｗは、接地電圧側に接続する場合に限らず、電源電圧Ｖｃｃ側に接続したり、あるいは接地電圧側と電源電圧Ｖｃｃ側の両方に接続することも可能である。
【００６５】
次に、図１６により、１入力論理回路（インバータ）、多入力論理回路（４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路）の全論理回路におけるｔｐｄの温度変化率が最小になるようにしきい値電圧を作り分けた場合を説明する。それぞれ、（ａ）は１入力論理回路（インバータ）、（ｂ）は４入力ＮＡＮＤ型論理回路、（ｃ）は４入力ＮＯＲ型論理回路のｔｐｄの温度特性を示し、また（ｄ）は各デバイスのしきい値電圧を示す。なお、図１６においては、前述した２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を含めた４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までの多入力論理回路を考慮して示している。
【００６６】
本実施の形態では、さらに応用し、１入力論理回路（インバータ）の温度変化率が最小になるように１入力論理回路（インバータ）を構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのしきい値電圧Ｖｔｈを設定し、ｎ入力ＮＡＮＤ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように接地電圧からｎ番目のＮＭＯＳＦＥＴのしきい値電圧Ｖｔｈを設定し、ｎ入力ＮＯＲ型論理回路のｔｐｄの温度変化率が１入力論理回路（インバータ）のｔｐｄの温度変化率と等しくなるように電源電圧Ｖｃｃからｎ番目のＮＭＯＳＦＥＴのしきい値電圧を設定すれば、全ての論理回路の温度変化率を揃えることができる。
【００６７】
たとえば、図１６（ａ），（ｂ），（ｃ）に示すように、最大入力数が４の場合は、およそ−５０℃からおよそ１２０℃までの全論理回路の温度変化率をおよそ１％以内にすることができる。これにより、セットアップマージン、ホールドマージンを改善するとともに、常温のみの選別試験を実施すればよいため、選別コストを削減することができる。また、全回路においてスピードの温度依存性がないため、温度依存性を考慮せずにロジック回路の設計を実施できるようになり、設計効率を改善することができる。
【００６８】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６９】
たとえば、前記実施の形態においては、多入力論理回路として、２入力ＮＡＮＤ型論理回路、２入力ＮＯＲ型論理回路を例に図示し、４入力ＮＡＮＤ型論理回路、４入力ＮＯＲ型論理回路までを考慮して説明したが、さらに５入力以上の多入力論理回路についても同様に適用可能である。
【００７０】
また、本発明は、特にロジック回路を搭載するＬＳＩの分野に適用でき、特にＳＯＧに好適であり、さらにＬＳＩ全般に広く応用することができる。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７２】
（１）電源電圧がたとえば１．２Ｖ以下などのような低電圧化の回路においても、回路自体の待機電流を増やすことなく、セットアップマージンとホールドマージンを拡大することが可能となる。
【００７３】
（２）前記（１）により、回路スピードの温度依存性が最小になるように回路を設計することができるので、回路スピードのセットアップマージンとホールドマージンの拡大によって設計自由度を増すことが可能となる。
【００７４】
（３）前記（１）により、回路スピードの温度依存性が最小になるように回路を設計することができるので、回路スピードのセットアップマージンとホールドマージンの拡大によって選別不良率を低減することが可能となる。
【００７５】
（４）前記（１）〜（３）により、電源電圧が低電圧化の半導体装置において、待機電流値を増やすことなく、回路のホールドマージン、セットアップマージンを拡大することができるので、回路設計上の余裕度を増すことができるとともに、選別試験歩留まりを改善することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体装置を示す概略構成図である。
【図２】本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）を示す回路図である。
【図３】本発明の一実施の形態の半導体装置において、２入力ＮＡＮＤ型論理回路を示す回路図である。
【図４】本発明の一実施の形態の半導体装置において、２入力ＮＯＲ型論理回路を示す回路図である。
【図５】本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）を示すレイアウト図である。
【図６】本発明の一実施の形態の半導体装置において、２入力ＮＡＮＤ型論理回路を示すレイアウト図である。
【図７】本発明の一実施の形態の半導体装置において、２入力ＮＯＲ型論理回路を示すレイアウト図である。
【図８】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図９】（ｅ）〜（ｈ）は本発明の一実施の形態の半導体装置において、図８に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１０】（ｉ）〜（ｌ）は本発明の一実施の形態の半導体装置において、図９に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１１】（ｍ）〜（ｏ）は本発明の一実施の形態の半導体装置において、図１０に続く、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴで構成するＣＭＯＳ回路の各製造工程における断面図である。
【図１２】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、本発明と従来技術とを比較してｔｐｄの温度特性を示す説明図である。
【図１３】本発明の一実施の形態の半導体装置において、電源スイッチを接続した１入力論理回路（インバータ）を示す回路図である。
【図１４】本発明の一実施の形態の半導体装置において、電源スイッチを接続した２入力ＮＡＮＤ型論理回路を示す回路図である。
【図１５】本発明の一実施の形態の半導体装置において、電源スイッチを接続した２入力ＮＯＲ型論理回路を示す回路図である。
【図１６】（ａ）〜（ｄ）は本発明の一実施の形態の半導体装置において、１入力論理回路（インバータ）、多入力論理回路の全論理回路におけるｔｐｄの温度変化率が最小になるようにしきい値電圧を作り分けた場合を示す説明図である。
【図１７】（ａ），（ｂ）は本発明において、種々の論理回路の遅延時間の温度特性の電源電圧依存性をシミュレーションした結果を示す説明図である。
【図１８】（ａ），（ｂ）は本発明において、種々の論理回路の遅延時間の温度特性の論理しきい値電圧依存性をシミュレーションした結果を示す説明図である。
【符号の説明】
１ 内部ロジック回路
２ 降圧回路
３ 電圧発生回路
４ 入出力回路
１１ ＣＰＵ
１２，１３ ロジック回路
Ｑｐ１，Ｑｐ２ ＰＭＯＳＦＥＴ
Ｑｎ１，Ｑｎ２ ＮＭＯＳＦＥＴ
Ｑｓｗ スイッチＭＯＳＦＥＴ
ＶＣＣ 外部電源電圧
Ｖｃｃ 内部電源電圧
Ｖｒｅｆｐ，Ｖｒｅｆｎ 基板バイアス電圧
ＩＮ，ＩＮ１，ＩＮ２ 入力信号
ＯＵＴ 出力信号
ＳＷ スタンバイ制御信号
Claims (8)
- 多入力論理回路と、１入力論理回路と、待機時のリーク電流を削減する機構とを有し、
前記待機時のリーク電流を削減する機構は、前記多入力論理回路中のソースを電圧源に接続した第１ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＭＯＳＦＥＴのしきい値電圧に等しく、前記多入力論理回路中の前記第１ＭＯＳＦＥＴ以外の第３ＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＭＯＳＦＥＴのしきい値電圧より低くなるように設定する機能を含むことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記多入力論理回路として、ｎ入力ＮＡＮＤ型論理回路とｎ入力ＮＯＲ型論理回路とを有し、
前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の前記第１ＮＭＯＳＦＥＴ以外の第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の前記第１ＰＭＯＳＦＥＴ以外の第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記多入力論理回路として、ｎ入力ＮＡＮＤ型論理回路とｎ入力ＮＯＲ型論理回路とを有し、
前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の低電圧源に最も近い第１ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＮＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＯＲ型論理回路中の高電圧源に最も近い第１ＰＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の第２ＰＭＯＳＦＥＴのしきい値電圧に等しく、前記ｎ入力ＮＡＮＤ型論理回路中の出力部にドレインが接続した第３ＮＭＯＳＦＥＴのしきい値電圧を前記１入力論理回路の前記第２ＮＭＯＳＦＥＴのしきい値電圧より低いか、または前記ｎ入力ＮＯＲ型論理回路中の出力部にドレインが接続した第３ＰＭＯＳＦＥＴのしきい値電圧の絶対値を前記１入力論理回路の前記第２ＰＭＯＳＦＥＴのしきい値電圧の絶対値より低くなるように設定する機能を含むことを特徴とする半導体装置。 - 請求項２または３記載の半導体装置において、
前記待機時のリーク電流を削減する機構は、前記ｎ入力ＮＡＮＤ型論理回路中の前記低電圧源からｎ番目に近い第４ＮＭＯＳＦＥＴのしきい値電圧を、前記ｎ入力ＮＡＮＤ型論理回路の遅延時間の温度変化率が前記１入力論理回路の遅延時間の温度変化率と等しくなるように設定するか、または前記ｎ入力ＮＯＲ型論理回路中の前記高電圧源からｎ番目に近い第４ＰＭＯＳＦＥＴのしきい値電圧を、前記ｎ入力ＮＯＲ型論理回路の遅延時間の温度変化率が前記１入力論理回路の遅延時間の温度変化率と等しくなるように設定する機能を含むことを特徴とする半導体装置。 - 請求項２、３または４記載の半導体装置において、
前記待機時のリーク電流を削減する機構は、前記多入力論理回路および前記１入力論理回路を構成する第５ＮＭＯＳＦＥＴの基板を待機時に前記低電圧源より低く設定するか、または前記多入力論理回路および前記１入力論理回路を構成する第５ＰＭＯＳＦＥＴの基板を待機時に前記高電圧源より高く設定する機能を含むことを特徴とする半導体装置。 - 請求項２、３、４または５記載の半導体装置において、
前記多入力論理回路および前記１入力論理回路に直列に接続され、待機時のリーク電流を削減する回路を有し、
前記待機時のリーク電流を削減する回路は、待機時は前記多入力論理回路および前記１入力論理回路のリーク電流を削減できるようにしきい値電圧を高く、動作時は前記多入力論理回路および前記１入力論理回路を構成する第４ＭＯＳＦＥＴよりもコンダクタンスが１桁以上になるように制御された第５ＭＯＳＦＥＴを含むことを特徴とする半導体装置。 - 請求項６記載の半導体装置において、
前記第５ＭＯＳＦＥＴは、前記多入力論理回路および前記１入力論理回路を構成する前記第４ＭＯＳＦＥＴと、ゲート長またはゲート幅またはしきい値電圧またはゲート絶縁膜厚が異なるものであることを特徴とする半導体装置。 - 請求項１、２、３、４、５、６または７記載の半導体装置において、
前記待機時のリーク電流を削減する機構は、前記１入力論理回路の遅延時間の温度特性が最小になるように前記１入力論理回路を構成するＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのしきい値電圧を設定する機能を含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Family
ID=31177142
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002179839A Pending JP2004023047A (ja) | 2002-06-20 | 2002-06-20 | 半導体装置 |
Country Status (1)
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| JP (1) | JP2004023047A (ja) |
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