JP2007088452A - 伸張−圧縮境界またはその付近におけるコンタクトの短絡の低減 - Google Patents
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Abstract
【課題】伸張性と圧縮性ライナー（Ｔ−Ｃ境界）に沿った異なる位置のコンタクトの間で意図しないサブウェイ短絡が起こる可能性の低減する方法と装置が記載されている。
【解決手段】これは半導体装置のサイズの大幅な増加なしに、或いは先行の設計と同等のサイズの増加によりできる。例えば単なるデバイスのレイアウトの調整により、２つの異なる共通ゲートのコンタクトをＴ−Ｃ境界に対して反対方向にオフセットしてもよい。或いは、ジグザク又は他の類似パターンを有するＴ−Ｃ境界の形成により、短絡される複数のサブウェイの形成の可能性を低減しながら、複数のコンタクトを互いに接近して配置してもよい。このようなレイアウト調整は、さらなる工程やコストを必要としない。
【選択図】図７
【解決手段】これは半導体装置のサイズの大幅な増加なしに、或いは先行の設計と同等のサイズの増加によりできる。例えば単なるデバイスのレイアウトの調整により、２つの異なる共通ゲートのコンタクトをＴ−Ｃ境界に対して反対方向にオフセットしてもよい。或いは、ジグザク又は他の類似パターンを有するＴ−Ｃ境界の形成により、短絡される複数のサブウェイの形成の可能性を低減しながら、複数のコンタクトを互いに接近して配置してもよい。このようなレイアウト調整は、さらなる工程やコストを必要としない。
【選択図】図７
Description
本発明は、半導体装置に関する。
適切な圧縮応力をＰ型電界効果トランジスタ（ＰＦＥＴ）に与え、適切な伸張応力をＮ型電界効果トランジスタ（ＮＦＥＴ）に与えることによって、チャネルの性能を劇的に改良することが知られている。これは通常、ＰＦＥＴ上に圧縮性の窒化シリコン（ＳｉＮ）層を配置し、ＮＦＥＴ上に伸張性のＳｉＮ層を配置することにより行われる。
例えば、図１を参照するに、ＮＦＥＴ及びＰＦＥＴ（ここではＮＦＥＴ Ａ及びＰＦＥＴ Ａと呼ぶ）がシリコン層１００上に配置されている。示されているシリコン層１００の部分は、Ｐ型ウェル１０１とＮ型ウェル１０２に分割されている。さらに、ＮＦＥＴ及びＰＦＥＴはシャロー・トレンチ分離層１０６により、隣接するコンポーネントから分離され、誘電体材料１０３で被覆されている。伸張性のＳｉＮ層１０４はＮＦＥＴをカバーし、圧縮性のＳｉＮ層１０５はＰＦＥＴをカバーしている。伸張層１０４と及び圧縮層１０５は、伸張−圧縮（Ｔ−Ｃ）境界で相互に接触している。ＮＦＥＴ及びＰＦＥＴは共通のポリシリコンゲート１０８を共有し、それはＴ−Ｃ境界を横切って延在しており、共通のゲート１０８が回路の他の部分へ電気接続することを可能にする導電性プラグ１０７に電気的に接続されている。
図１に示すように、伸張層１０４と圧縮層１０５はＴ−Ｃ境界で、僅かに相互にオーバーラップしている。これは伸張層１０４と圧縮層１０５の形成に典型的に使用される製造プロセスの結果である。このオーバーラップは、それが層１０４と１０５の下に配置されている構造の意図的ではないエッチングを防止するので、望ましいと考えられている。しかしながら、図１に示すように、導電性プラグ１０７がＴ−Ｃ境界と同一位置に配置されている場合、このオーバーラップは問題を生じる可能性がある。特に、図５及び６を参照すると、（例えば一般的な製造プロセスを使用して、タングステン（Ｗ）で形成される）導電性プラグ１０７を形成するとき、１つ又は複数の導電性の“サブウェイ”５０１、５０２が、Ｔ−Ｃ境界に平行して、及びその両側に延在して形成される。これらのサブウェイ５０１、５０２は、本質的に導電材料であり、圧縮層１０４と伸張層１０５との間で生成されるトンネルを通してリークする。
半導体装置のサイズを減少させる技術は、プラグ１０７及びその他の同様のプラグをＴ−Ｃ境界に配置し、共通のゲートを共有するようにＮＦＥＴ／ＰＦＥＴ対を構成する技術を含んでいる。しかし、これは問題を生じかねない。例えば、第２のＮＦＥＴ／ＰＦＥＴ対（ＮＦＥＴ ＢとＰＦＥＴ Ｂ、これらの位置は破線の円で概略的に示されている）に共通の別のゲート６０２の別のプラグ６０１もＴ−Ｃ境界と同一位置に位置されるとき、サブウェイ５０１及び／またはサブウェイ５０２がプラグ１０７をプラグ６０１に電気的に接続する可能性が大きい。プラグ１０７とプラグ６０１は互いに異なる電圧であることが望ましいため、これは非常に望ましくない。したがって、サブウェイ５０１及び／またはサブウェイ５０２は、示されている構造を有する製造装置の大きな割合において、意図しない短絡回路として作用する可能性がある。
１つの可能性は、Ｔ−Ｃ境界近くにコンタクトを位置させることを禁止することである。しかしながら、この方法はチップのサイズを劇的に増加させる。これは実用的な選択ではない。
したがって、このような意図しないサブウェイの短絡が生じる可能性を減少させる必要がある。
これは半導体装置のサイズを大幅に増加せずに行われることが好ましい。例えば、単に装置のレイアウトを調整することにより、２つの異なる共通のゲートのコンタクトは、Ｔ−Ｃ境界に対して反対の方向にオフセットさせることができる。或いは、ジグザグまたはその他の類似のパターンを有するＴ−Ｃ境界を構成することにより、短絡するサブウェイが形成される可能性を依然として低減しながら、コンタクトをさらに共に近づけて配置することができる。このようなレイアウト調整は、さらなる工程やコストを必要としない。
本発明のこれら及びその他の特徴は、例示的な実施形態についての以下の詳細な説明を考慮するとき、明白になるであろう。
本発明及びその利点は、添付図面を考慮して以下の説明を参照することにより、さらに完全に理解されるであろう。同じ参照符号は同じ特徴を示している。
図２乃至４は、デュアルストレス（二重応力）ライナーの生成で行われることのできる例示的なステップを示している。デュアルストレスライナーは、伸張層１０４と圧縮層１０５のように、並んだ伸長層と圧縮層の組み合わせである。先ず、図２を参照すると、第１のバッファ酸化物層２０２が伸張性のＳｉＮ層１０４に配置され、第１のレジスト層２０１が伸張層１０４の一部上に配置される。第１のレジスト層２０１をマスクとして使用し、第１のバッファ酸化物層２０２と伸張層１０４が、通常のリソグラフィ及び反応性イオンエッチング（ＲＩＥ）技術により、パターン化される。第１のバッファ酸化物層２０２は、上部層ＲＩＥに対するエッチングストップとして、及び伸張層１０４へレジスト層２０１を接着するための接着層として使用される。図２に示されているように、一般的に望ましくないアンダーカットが、通常のＲＩＥの結果として生成される。換言すると、図２で見られる伸張層１０４の右側のエッチングされたエッジは、バッファ酸化物層２０２方向に内側の傾斜で延在している。これは、第１のバッファ酸化物層２０２の張出し（オーバーハング）が存在することを意味している。
次に、図３を参照すると、圧縮性のＳｉＮ層１０５の生成が類似の方法で行われる。第２のバッファ酸化物層３０２が圧縮層１０５上に配置され、第１のレジスト層２０１が除去される。その後、第２のレジスト層３０２が圧縮層１０５上の一部に配置される。第２のレジスト層３０１をマスクとして使用して、第２のバッファ酸化物層３０２と圧縮層１０５が、通常のリソグラフィ及びＲＩＥ技術により、パターン化される。第２のバッファ酸化物層３０２は、上部層のＲＩＥに対するエッチングストップとして、及び圧縮層１０５へレジスト層３０１を接着するための接着層として使用される。図３に示されるように、意図しないアンダーカットが、通常のＲＩＥの結果として生成される。換言すると、図３で見られる圧縮層１０５の左側のエッチングされたエッジは、第２のバッファ酸化物層３０２方向に内側の傾斜で延在している。これは、第２のバッファ酸化物層３０２の張出しが存在することを意味している。
次に、図４を参照すると、レジスト層３０１が除去され、誘電体層１０３が全構造全体上に配置される。図５に明示されるように、２つのボイド（空洞）がアンダーカットの結果として生成されている。これらのボイドはしばしば、図５で説明したように、プラグ１０７、６０１を形成するとき、タングステン、またはその他の導電材料のようなコンタクトの金属により、意図せずに充填されることがある。これは不所望な、短絡するサブウェイ５０１と５０２を生じる可能性がある。勿論、伸張層１０４と圧縮層１０５を形成する順序は逆でもよい。
したがって、短絡するサブウェイが生成される可能性を減少できる幾つかの例示的な代替方法を説明する。例えば、図７を参照すると、２つのコンタクト７０１と７０２はＴ−Ｃ境界に対して、反対方向にオフセットされている。この例では、コンタクト７０１はＴ−Ｃ境界の左方向にオフセットされて示されており、コンタクト７０２はＴ−Ｃ境界の右方向にオフセットされて示されている。使用される最小の特定のオフセットは、製造される半導体装置の特定の設計に依存する。しかしながら、１例として、サブウェイ７０４とコンタクト７０１との間（及びサブウェイ７０３とコンタクト７０２の間）の距離Ｄが少なくとも１０ナノメートルであるように、コンタクト７０１と７０２とを十分にオフセットさせることが望ましい。
全ての他のファクターが等しいとき、図７に示す装置は、ほぼ１つのコンタクトの幅（例えば約９０ナノメートル）だけ、図１に示す装置よりも僅かに大きくてもよいことに注意すべきである。この寸法の差はコンタクト７０１と７０２のオフセットによるものである。この特定の例において、各コンタクト７０１と７０２の片側もＴ−Ｃ境界で、Ｔ−Ｃ境界に沿って延在している。これにより、適正なレベルで装置寸法についての影響を維持する。しかしながら、コンタクト７０１と７０２は、これらがそれぞれＴ−Ｃ境界に近いが接触しない程度に、さらに互いにオフセットして離れていてもよい。
コンタクト構造の次の２つの例は、デュアルストレスライナーの製造中のアンダーカットの形成における良く知られた特性を利用している。これらの特性を図８乃至１０により説明する。前述したように、伸張層１０４におけるアンダーカットの形成後、圧縮層１０５が堆積される。一般に、堆積種は、少なくとも部分的にアンダーカットを充填することができる侵入成分を有している。しかしながら、アンダーカットの充填の完全性は堆積技術に依存する。例えば、低圧化学気相堆積（ＬＰ−ＣＶＤ）は、良好なアンダーカット充填特性を提供する一方、プラズマエンハンスド化学気相堆積（ＰＥ−ＣＶＤ）は不十分なアンダーカット充填特性を与える。いずれの技術を与えられた状況で使用するかは、プロセス温度、ツールのスループット、処理コスト、装置レイアウトのような他の制約に基づいて選択される。最近、ＰＥ−ＣＶＤのような低温プロセスが高性能デバイスで広く使用されているが、前述したように、このプロセスは不十分な充填特性しか得られない。
さらに、図１０を参照すると、鈍角（凹型）のコーナーよりも鋭角（凸型）のコーナーの充填の方がはるかに容易である。鋭角及び鈍角のコーナーを充填する容易度は、使用される特定の堆積種の侵入成分密度に少なくとも部分的に依存する。いずれにせよ、鈍角のコーナーは必ずしも完全に充填されず、鋭角のコーナーの方が完全な充填が非常に容易である。これは、Ｔ−Ｃ境界が鋭角のコーナーを有する場合、その境界におけるボイドの形成は、堆積種により鋭角のコーナーのアンダーカットが完全に充填されることにより（この例では、圧縮層１０５により完全に充填される）、鋭角のコーナーで遮断される可能性があることを意味している。なお、伸張層１０４と圧縮層１０５の堆積順序は逆でもよい。
図１１は、問題の２つのコンタクト間に、Ｔ−Ｃ境界に沿って、少なくとも１つの鋭角のコーナーを含むことによる、鋭角のコーナーの充填特性を利用している。例えば、（異なる位置でもよい）コンタクト１１０１と１１０２は、先に行われたように、Ｔ−Ｃ境界に位置されることができ、さらにその中心に位置されることができる。しかし、この場合、Ｔ−Ｃ境界は、これが２つの鋭角のコーナーを有するようにジグザグである。特に、コンタクト１１０１と１１０２との間の領域において、Ｔ−Ｃ境界は互いにオフセットされた第１及び第２の部分と、第１の部分及び第２の部分を接続する第３の部分とを有している。
鋭角のコーナー１１０５は圧縮層１０５の鋭角のコーナーであり、鋭角のコーナー１１０６は伸張層１０４の鋭角のコーナーである。これは、鋭角のコーナー１１０６における圧縮層１０５のアンダーカットが完全に充填される可能性があり、さらに鋭角のコーナー１１０５における伸張層１０４のアンダーカットが完全に充填される可能性があることを意味している。このような完全な充填は、図１１に示されているように、サブウェイ１１０３と１１０４がそれらのサブウェイ１１０３と１１０４中の破断によって、これらの２つの完全な充填部分で遮断され得ることを意味している。これはさらに、サブウェイ１１０３と１１０４の任意の導電性もまた遮断される可能性があり、したがってサブウェイ１１０３と１１０４がコンタクト１１０１と１１０２との間で短絡を生じる可能性を減少する。
別の例において、図１２を参照すると、Ｔ−Ｃ境界はここでもジグザグの構造を有するが、この場合、（異なる位置でもよい）コンタクト１２０１と１２０２は、Ｔ−Ｃ境界の中心に位置されるのではなく、反対方向でＴ−Ｃ境界からオフセットされている。そうすることで、コンタクト１２０１と１２０２はそれぞれＴ−Ｃ境界の反対側にオフセットされているが、それらは互いに整列される（即ちオフセットしない）ように配置されることができる。このような構成が図１２に示されている。この構成はほとんどまたは全くエリアペナルティを与えずに、鋭角のコーナーを設ける利点を保持する。換言すると、図１２の構成は図１の構成と同じ領域を使用することができる。
したがって、Ｔ−Ｃ境界近くまたは境界上に複数のコンタクトを有する半導体装置を、コンタクト及び／またはＴ−Ｃ境界のレイアウトを単に調整することによって、非常に確実に製造することができる。これは製造プロセスにおけるどのような変更なしに、単なるレイアウトの変更で行うことができる。したがって、ここで説明した種々の態様は、従来技術の方法よりも価格を高騰することなく行うことができる。
Claims (20)
- 共通の第１のゲートを共有する第１のＰＦＥＴ及び第１のＮＦＥＴと、
共通の第２のゲートを共有する第２のＰＦＥＴ及び第２のＮＦＥＴと、
前記第１及び第２のＰＦＥＴ上に配置された圧縮性応力層と、
前記第１及び第２のＮＦＥＴ上に配置され、境界において前記圧縮性応力層と接触する伸張性応力層と、
前記第１のゲートに電気的に接続され、前記圧縮性応力層を通って延在する第１の導電性プラグと、
前記第２のゲートに電気的に接続され、前記伸張性応力層を通って延在する第２の導電性プラグとを具備し、
前記第１及び第２の導電性プラグは、境界に対して反対方向にオフセットされている半導体装置。 - 前記第１の導電性プラグは伸張性応力層に接触せず、前記第２の導電性プラグは圧縮性応力層に接触しない請求項１記載の半導体装置。
- 前記第１及び第２の各導電性プラグのエッジは、前記境界に存在し、前記境界に沿って延在している請求項１記載の半導体装置。
- 前記第１及び第２の導電性プラグは、相互に異なる電圧である請求項１記載の半導体装置。
- 前記圧縮性応力層及び前記伸張性応力層は、前記境界において相互にオーバーラップしている請求項１記載の半導体装置。
- 前記第１の導電性プラグは前記圧縮性応力層を通って完全に延在し、前記第２の導電性プラグは前記伸張性応力層を通って完全に延在している請求項１記載の半導体装置。
- シリコン層と、
前記シリコン層の第１の部分上に配置されている圧縮性応力層と、
前記シリコン層の第２の部分上に配置され、境界において前記圧縮性応力層と接触している伸張性応力層と、
前記圧縮性応力層を通って延在し、前記境界の第３の部分の第１の側方に配置されている第１の導電性プラグと、
前記伸張性応力層を通って延在し、前記境界の第３の部分の第２の対向する側方に配置されている第２の導電性プラグとを具備し、
前記境界は、相互からオフセットされている第１及び第２の部分と、前記第１及び第２の部分を接続する第３の部分とを有している半導体装置。 - 前記第１の導電性プラグも前記伸張性応力層を通って延在し、前記第２の導電性プラグも前記圧縮性応力層を通って延在している請求項７記載の半導体装置。
- 前記境界の前記第１及び第２の部分は互いに平行であり、前記境界の第３の部分は前記境界の前記第１及び第２の部分と直交している請求項７記載の半導体装置。
- 前記第１の導電性プラグのエッジは、前記境界の前記第１の部分に位置し、前記境界の前記第１の部分に沿って延在し、前記第２の導電性プラグのエッジは、前記境界の前記第２の部分に位置し、前記境界の前記第２の部分に沿って延在している請求項７記載の半導体装置。
- さらに、前記第１の導電性プラグに電気的に接続されている共通の第１のゲートを共有する第１のＰＦＥＴ及び第１のＮＦＥＴと、
前記第２の導電性プラグに電気的に接続されている共通の第２のゲートを共有する第２のＰＦＥＴ及び第２のＮＦＥＴとを具備し、
前記圧縮性応力層は前記第１及び第２のＰＦＥＴ上に配置され、前記伸張性応力層は前記第１及び第２のＮＦＥＴ上に配置されている請求項７記載の半導体装置。 - 前記第１及び第２の導電性プラグは、相互に異なる電圧を与えられる請求項７記載の半導体装置。
- 前記圧縮性応力層及び前記伸張性応力層は、前記境界において互いにオーバーラップしている請求項７記載の半導体装置。
- 前記圧縮性応力層と前記シリコン層との間と、前記伸張性応力層と前記シリコン層との間に配置され、前記境界を横切って延在し、前記第１の導電性プラグに電気的に接続されている第１のポリシリコン層と、
前記第１のポリシリコン層から物理的に分離され、前記圧縮性応力層と前記シリコン層との間と、前記伸張性応力層と前記シリコン層との間に配置され、前記境界を横切って延在し、前記第２の導電性プラグに電気的に接続されている第２のポリシリコン層とをさらに含んでいる請求項７記載の半導体装置。 - シリコン層と、
前記シリコン層の第１の部分上に配置される圧縮性応力層と、
前記シリコン層の第２の部分上に配置され、境界において前記圧縮性応力層と接触している伸張性応力層と、
前記圧縮性応力層と前記シリコン層との間と、前記伸張性応力層と前記シリコン層との間に配置され、前記境界を横切って延在する第１のポリシリコン層と、
前記第１のポリシリコン層から物理的に分離され、前記圧縮性応力層と前記シリコン層との間と、前記伸張性応力層と前記シリコン層との間に配置され、前記境界を横切って延在する第２のポリシリコン層と、
前記第１のポリシリコン層に電気的に接続され、前記圧縮性応力層を通って延在する第１の導電性プラグと、
前記第２のポリシリコン層に電気的に接続され、前記伸張性応力層を通って延在する第２の導電性プラグとを具備し、
前記第１及び第２の導電性プラグは、前記境界に対して、反対方向にオフセットされている半導体装置。 - 前記第１の導電性プラグは、前記伸張性応力層に接触せず、前記第２の導電性プラグは、前記圧縮性応力層に接触しない請求項１５記載の半導体装置。
- 前記第１及び第２の各導電性プラグのエッジは前記境界に位置し、前記境界に沿って延在している請求項１５記載の半導体装置。
- 前記第１及び第２の導電性プラグは、相互に異なる電圧を与えられる請求項１５記載の半導体装置。
- 前記圧縮性応力層及び前記伸張性応力層は、前記境界において相互にオーバーラップしている請求項１５記載の半導体装置。
- 前記第１の導電性プラグは、前記圧縮性応力層を通して完全に延在し、前記第２の導電性プラグは、前記伸張性応力層を通して完全に延在している請求項１５記載の半導体装置。
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