KR100267107B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

플라즈마 공정으로 인해 야기되는 게이트 절연막의 열화를 막을 수 있도록 한 반도체 소자 및 그 제조방법이 개시된다. 본 발명에서 제시된 반도체 소자는 트랜지스터의 게이트 라인에 서로 다른 타입의 제 1 및 제 2 정션 다이오드가 함께 연결되도록 하되, 트랜지스터와 반대 타입의 정션 다이오드에만 선택적으로 퓨즈 기능이 추가되도록 구성된다. 그 결과, 트랜지스터의 동작 특성 저하없이도 원활하게 플라즈마 전하의 포지티브 성분과 네가티브 성분을 모두 기판쪽으로 원활하게 흘려 보낼 수 있게 되므로, 플라즈마 공정을 이용하여 배선 라인을 형성하는 과정에서 에지 안테나 비율이 증가되더라도 게이트 절연막 내에 특정 성분(예컨대, 포지티브 성분이나 네가티브 성분)의 플라즈마 전하가 갇히는 현상이 발생하지 않게 되어 게이트 절연막의 열화를 막을 수 있게 된다.

Description

반도체 소자 및 그 제조방법
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 모스(MOS) 트랜지스터 제조시 플라즈마 공정(plasma process)으로 인해 야기되는 게이트 절연막의 열화를 막을 수 있도록 한 반도체 소자 및 그 제조방법에 관한 것이다.
ULSI의 기술 진보와 함께 반도체 소자의 고집적화, 패턴의 미세화, 고성능화, 웨이퍼의 대구경화 등이 요구됨에 따라 반도체 소자 제조 기술에 있어서 플라즈마 공정은 이제 없어서는 안될 기술이 되었다.
플라즈마 공정의 대표적인 예로는 건식식각 공정, 플라즈마 CVD를 이용한 박막 증착 공정, 에싱(ashing) 공정, 블랭킷 에치백(blanket etch back) 공정 등을 들 수 있는데, 이중 건식식각 공정은 비등방성 식각 특성을 이용하여 기존의 습식식각 공정에 비해 초미세 패턴까지 가공이 가능하다는 잇점을 지녀, 고집적화된 소자 제조시 널리 이용되고 있다.
그러나, 플라즈마 공정을 적용하여 모스 트랜지스터를 제조할 경우에는 게이트 라인과 배선 라인을 형성하기 위한 건식식각 공정 진행시나 혹은 감광막 패턴을 제거하는 에싱 공정 진행시 발생되는 불균일한 전하들로 인해 게이트 라인이나 배선 라인을 이루는 도전성막의 양 에지 측벽과 표면쪽으로 플라즈마 전하가 유입되어져 게이트 절연막에 손상이 가해지는 플라즈마 손상(plasma damage)이 발생하게 된다.
플라즈마 손상이 발생될 경우, 트랜지스터의 게이트 절연막에 불순물을 유발시키는 전하가 쌓이게 되므로, 잠재적으로는 소자의 특성 저하와 이득 손실 등과 같은 현상이 발생되나 심할 경우에는 게이트 절연막의 절연 파괴 현상이 야기되어져 반도체 소자의 신뢰성이 저하되는 현상이 초래되게 된다.
플라즈마 손상에 의해 야기되는 반도체 소자의 불량은 사전에 스크린(screen)할 수 있는 초기 불량(fail)에 비해 반도체 제품의 판매 이후 사용단계에서 발생되는 불량이 월등히 많아, 제조사와 실사용자들에게 큰 손실을 줄 수도 있으므로, 이에 대한 개선책이 시급하게 요구되고 있다.
이러한 문제점을 개선하기 위하여, 현재는 게이트에 정션 다이오드(예컨대, NMOS 트랜지스터의 경우는 NP 다이오드가 사용되고, PMOS 트랜지스터의 경우는 PN 다이오드가 사용된다)를 추가하여 플라즈마 공정중에 발생되는 불균일한 전하를 상기 정션 다이오드를 통해 우회시켜 기판쪽으로 흐르도록 해서 게이트 절연막에 가해지는 플라즈마 손상을 최소화시켜 주는 방식으로 공정 진행이 이루어지고 있다.
도 1 내지 도 3에는 이러한 공정에 의거하여 제조된 종래 반도체 소자의 레이 아웃 구조를 도시한 평면도와 단면도가 제시되어 있다. 이중 도 2는 도 1의 A-A' 절단면 구조를 도시한 단면도를 나타내고, 도 3은 도 1의 B-B' 절단면 구조를 도시한 단면도를 나타낸다. 여기서는 일 예로서, NMOS 트랜지스터의 경우에 대하여 살펴본다.
도 1 내지 도 3을 참조하면, 종래의 반도체 소자는 크게, 제 1 도전형(예컨대, P형) 웰(12)이 구비된 반도체 기판(10) 상의 소자격리영역에는 필드 산화막(14)이 형성되어 있고, 상기 기판 상의 액티브 영역에는 게이트 절연막(16)이 형성되어 있으며, 상기 기판(10) 상의 액티브영역 소정 부분과 필드 산화막 상의 소정 부분에 걸쳐서는 ㄱ자 형상의 게이트 라인(18)이 형성되어 있고, 상기 게이트 라인 양 에지측의 액티브영역에 해당되는 부분의 제 1 도전형 웰(12) 내부에는 제 2 도전형(예컨대, n형)의 소오스/드레인 영역(22)이 형성되어 있으며, 상기 게이트 라인 일측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(12) 내부에는 제 2 도전형의 벌크 영역(24)이 형성되어 있고, 상기 게이트 라인(18) 타측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(12) 내부에는 상기 게이트 라인(18)과 나란하게 위치하도록 제 2 도전형의 정션 다이오드(26)가 형성되어 있으며, 상기 결과물 전면에는 벌크 영역(24)과 소오스/드레인 영역(22) 그리고 졍션 다이오드(26)와 필드 산화막(14) 상의 게이트 라인(18) 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 제 1 층간 절연막(28)이 형성되어 있고, 상기 콘택 홀 내부에는 복수의 도전성 플러그(예컨대, W 플러그)(30)가 형성되어 있으며, 상기 제 1 층간 절연막(28) 상의 일측에는 게이트 라인(18)과 정션 다이오드(26)가 도전성 플러그(30)를 통해 전기적으로 연결되도록 제 1 금속 배선 라인(32a)이 형성되어 있고, 상기 제 1 층간 절연막(28) 상의 타측에는 도전성 플러그(30)를 통해 벌크 영역(24)과 소오스/드레인 영역(22) 및 정션 다이오드(26)가 각각 개별적으로 연결되도록 이루어진 복수의 제 2 금속 배선 라인(32b)이 형성되어 있으며, 상기 제 1 및 제 2 금속 배선 라인(32a),(32b)을 포함한 제 1 층간 절연막(28) 상에는 제 2 층간 절연막(34)이 형성되도록 이루어져 있음을 알 수 있다. 상기 도면에서 미설명 참조번호 20은 절연막 재질의 스페이서를 나타낸다.
도 4에는 도 1에 제시된 반도체 소자의 등가회로도가 제시되어 있다. 상기 회로도를 참조하면, 제 1 금속 배선 라인(32a)을 통해 NMOS 트랜지스터의 게이트 라인(G)에 정션 다이오드(NP 다이오드)가 전기적으로 연결되도록 이루어져, 식각 공정 진행시 발생되는 플라즈마 전하가 상기 다이오드를 통해 기판쪽으로 흘러가도록 소자 구성이 이루어져 있음을 확인할 수 있다.
이러한 구조를 가지도록 반도체 소자를 제조할 경우, 배선 라인 형성시 플라즈마 공정을 진행하더라도 이때 발생된 플라즈마 전하를 제 2 도전형의 정션 다이오드(26)를 통해 기판(100)쪽으로 흘러보내는 것이 가능하게 되므로, 플라즈마 손상을 줄일 수 있다는 잇점을 가지게 된다.
그러나, 상기 구조의 반도체 소자는 배선 라인을 형성하기 위한 플라즈마 식각 공정 진행시, 에지 안테나 비율(edge antenna ratio)이 증가하게 되어 플라즈마 전하의 량이 많아지게 되면, 차지 트랩(charge trap) 감소 효과가 줄어 들게 되어 플라즈마 손상을 어느 한도 이하로 줄일 수 없다는 단점이 발생하게 된다.
이는, NP 다이오드의 경우 네가티브 전하는 원활하게 100% 모두 기판쪽으로 흘려 보낼 수 있는 반면 포지티브 전하는 100% 모두 소화하지 못하기 때문에 반도체 소자의 고집적화나 다층 배선 형성으로 인해 에지 안테나 비율이 증가하게 되어 플라즈마 공정중에 발생되는 플라즈마 전하의 량이 많아지게 될 경우, 네가티브 전하는 기판쪽으로 모두 흘려 보낼 수 있으나 포지티브 전하는 기판쪽으로 빠져나가지 못하고 게이트 절연막 내에 갇히게 되어 나타나는 현상으로, 이러한 현상은 게이트 절연막 내에 트랩되는 플라즈마 전하의 종류(포지티브 전하, 네가티브 전하)에 차이가 있을 뿐 PMOS 트랜지스터의 게이트에 PN 다이오드를 연결한 경우에도 동일하게 발생된다.
이와 같이, 에지 안테나 비율 증가로 인해 게이트 절연막 내에 포지티브 전하(NMOS 트랜지스터)나 네가티브 전하(PMOS 트랜지스터)가 갇히게 될 경우, 동작 특성 저하와 이득 손실 등과 같은 현상이 야기되게 되고, 절연막이 100Å 미만의 두께를 가질 경우에는 그 불량 발생 정도가 더욱 심화될 수밖에 없어 게이트 절연막의 절연 특성이 파괴되는 현상이 발생되기도 하므로, 장기적인 신뢰성에 많은 문제가 야기될 수 있어 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, 플라즈마 공정을 적용한 반도체 소자 제조시 트랜지스터의 게이트 라인에 연결되도록 서로 다른 타입의 제 1 및 제 2 정션 다이오드를 동시에 설계하되, 트랜지스터와 반대 타입의 정션 다이오드에만 선택적으로 퓨즈 기능이 추가되도록 하여, 트랜지스터의 동작 특성 저하없이도 원활하게 플라즈마 전하의 포지티브 성분과 네가티브 성분을 모두 기판쪽으로 원활하게 흘려 보낼 수 있도록 하므로써, 에지 안테나 비율이 증가되더라도 플라즈마 손상에 의해 게이트 절연막이 열화되는 것을 막을 수 있도록 한 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래 반도체 소자의 레이 아웃 구조를 도시한 평면도,
도 2는 도 1의 A-A' 절단면 구조를 도시한 단면도,
도 3은 도 1의 B-B' 절단면 구조를 도시한 단면도,
도 4는 도 1의 등가회로도,
도 5는 본 발명에 의한 반도체 소자의 레이 아웃 구조를 도시한 평면도,
도 6은 도 5의 A-A' 절단면 구조를 도시한 단면도,
도 7은 도 5의 B-B' 절단면 구조를 도시한 단면도,
도 8은 도 5의 등가회로도,
도 9a 내지 도 9c는 도 5의 A-A' 선상의 반도체 소자 제조방법을 도시한 공정순서도,
도 10a 내지 도 10c는 도 5의 B-B' 선상의 반도체 소자 제조방법을 도시한 공정순서도이다.
상기 목적을 달성하기 위하여 본 발명에서는, 제 1 도전형 웰과 제 2 도전형 웰이 구비된 반도체 기판과; 상기 제 1 도전형 웰 상의 소정 부분에 형성된 게이트 라인과; 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에 형성된 소오스/드레인 영역과; 상기 게이트 라인과 나란하게 위치하도록, 상기 게이트 라인과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에 형성된 제 2 도전형의 제 1 정션 다이오드와; 상기 제 1 정션 다이오드와 나란하게 위치하도록, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 형성된 제 1 도전형의 제 2 정션 다이오드와; 상기 결과물 전면에 형성된 제 1 층간 절연막과; 상기 제 1 층간 절연막 내에 형성된 복수의 도전성 플러그와; 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 전기적으로 연결되도록 상기 제 1 층간 절연막 상의 일측에 형성된 제 1 금속 배선 라인; 및 상기 제 1 금속 배선 라인을 포함한 상기 제 1 층간 절연막 전면에 형성되며, 상기 제 1 및 제 2 도전성 웰 경계면 상의 상기 상기 제 1 금속 배선 라인 표면이 소정 부분 노출되도록 홀이 구비된 제 2 층간 절연막으로 이루어진 반도체 소자가 제공된다.
여기서, 상기 제 1 금속 배선 라인은 상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상에서는 W의 선폭을 가지나 상기 웰 간의 경계면에서는 0.1 ~ 0.5W의 선폭을 가지도록 이루어져, 상기 웰 간의 경계면에서 상기 제 1 금속 배선 라인이 퓨즈 기능을 수행하도록 하고 있다.
한편 본 발명의 일 변형예로서, 상기 제 1 금속 배선 라인은 상기 제 1 및 제 2 도전형 웰의 경계면 상에서 서로 소정 간격 이격되도록 하여, 상기 제 1 및 제 2 정션 다이오드가 전기적으로 단락(open)되는 구조를 가지도록 형성해 주어도 무방하다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 내부에 제 1 도전형 웰과 제 2 도전형 웰을 순차적으로 형성하는 단계와; 상기 제 1 도전형 웰 상의 소정 부분에 게이트 라인을 형성하는 단계와; 상기 제 1 도전형 웰 내의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도의 제 2 도전형 불순물 이온주입하여, 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에는 소오스/드레인 영역을 형성하고, 상기 게이트 라인과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에는 제 1 정션 다이오드를 형성하는 단계와; 상기 제 2 도전형 웰 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형 불순물을 이온주입하여, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 제 2 정션 다이오드를 형성하는 단계와; 상기 결과물 전면에 상기 소오스/드레인 영역과 상기 게이트 라인의 표면 및 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 제 1 층간 절연막을 형성하는 단계와; 상기 콘택 홀 내에 도전성 플러그를 형성하는 단계와; 상기 제 1 층간 절연막 상의 소정 부분에, 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 전기적으로 연결되는 구조의 제 1 금속 배선 라인과, 상기 소오스/드레인 영역과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 각각 개별적으로 연결되는 구조의 복수의 제 2 금속 배선 라인을 동시에 형성하는 단계와; 상기 제 1 및 제 2 금속 배선 라인을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 및 상기 제 1 및 제 2 도전형 웰 경계면 상의 상기 제 1 금속 배선 라인 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.
여기서, 상기 제 1 금속 배선 라인은 상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상에서는 W의 선폭을 가지나 상기 웰 간의 경계면에서는 0.1 ~ 0.5W의 선폭을 가지도록 형성된다.
그리고, 상기 반도체 소자 제조방법은 제 2 층간 절연막을 선택식각한 후 상기 제 1 금속 배선 라인의 표면 노출부를 식각하는 단계를 더 포함하여 제 1 및 제 2 정션 다이오드가 제 1 및 제 2 도전형 웰의 경계면 상에서 단락되는 구조를 가지도록 진행할 수도 있다.
상기 구조를 가지도록 반도체 소자를 제조할 경우, 배선 라인 형성시나 혹은 그 이후의 막질 패터닝 공정 진행시 생성되는 플라즈마 전하를 제 1 및 제 2 정션 다이오드를 이용하여 모두 기판쪽으로 용이하게 흘려 보낼 수 있게 되므로, 게이트 절연막 내에 플라즈마 전하의 특정 성분(예컨대, 포지티브 성분이나 혹은 네가티브 성분)이 갇히는 현상을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 플라즈마 공정을 적용한 반도체 소자 제조시 모스 트랜지스터의 일측에 서로 다른 타입의 제 1 및 제 2 정션 다이오드를 함께 형성하되, 트랜지스터와 반대 타입의 정션 다이오드에만 선택적으로 퓨즈 기능이 추가되도록 하여, 트랜지스터의 동작 특성 저하없이도 플라즈마 전하의 포지티브 성분과 네가티브 성분을 모두 기판쪽으로 흘려보낼 수 있도록 하는데 주안점을 둔 기술로서, 이를 도 5 내지 도 7에 제시된 도면을 참조하여 살펴보면 다음과 같다.
여기서, 도 5는 본 발명에서 제시된 반도체 소자의 전체적인 레이 아웃 구조를 도시한 평면도를 나타내고, 도 6은 도 5의 A-A' 절단면 구조를 도시한 단면도를 나타내며, 도 7은 도 5의 B-B' 절단면 구조를 도시한 단면도를 나타낸다.
본 발명의 경우, 이온주입되는 불순물의 종류에 차이가 있을 뿐 NMOS와 PMOS에 관계없이 그 기본 구조 자체는 동일하게 가져가므로 여기서는 일 예로서 NMOS 소자에 대하여 살펴본다.
도 5 내지 도 7을 참조하면, 본 발명에서 제시된 반도체 소자는 크게, 제 1 도전형(예컨대, p형) 웰(102)과 제 2 도전형(예컨대, n형) 웰(104)이 구비된 반도체 기판(100) 상의 소자격리영역에는 필드 산화막(106)이 형성되어 있고, 상기 기판(100) 상의 액티브영역에는 게이트 절연막(108)이 형성되어 있으며, 상기 제 1 도전형 웰(102) 상의 액티브영역과 소자격리영역의 소정 부분에 걸쳐서는 역 ㄱ자 형상의 게이트 라인(110)이 형성되어 있고, 상기 게이트 라인(110) 양 에지측의 액티브영역에 해당되는 부분의 제 1 도전형 웰(102) 내부에는 제 2 도전형(예컨대, n형)의 소오스/드레인 영역(114)이 형성되어 있으며, 상기 게이트 라인(110) 일측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(102) 내부에는 제 2 도전형의 벌크 영역(116)이 형성되어 있고, 상기 게이트 라인(110) 타측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(102) 내부에는 게이트 라인(110)과 나란하게 위치하도록 제 2 도전형의 제 1 정션 다이오드(118)가 형성되어 있으며, 상기 제 1 정션 다이오드(118)와 소정 간격 이격된 지점의 임의의 액티브영역에 해당하는 부분의 제 2 도전형 웰(104) 내부에는 제 1 정션 다이오드(118)와 나란하게 위치하도록 제 1 도전형의 제 2 정션 다이오드(120)가 형성되어 있고, 상기 결과물 전면에는 소오스/드레인 영역(114)과 게이트 라인(110)의 표면 그리고 제 1 및 제 2 정션 다이오드(118),(120) 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 제 1 층간 절연막(122)이 형성되어 있으며, 상기 콘택 홀 내부에는 복수의 도전성 플러그(예컨대, W 플러그)(124)가 형성되어 있고, 상기 제 1 층간 절연막(122) 상의 일측에는 게이트 라인(110)과 제 1 및 제 2 정션 다이오드(118),(120)가 도전성 플러그(124)를 통해 전기적으로 연결되도록 제 1 금속 배선 라인(126a)이 형성되어 있으며, 상기 제 1 층간 절연막(122) 상의 타측에는 도전성 플러그(124)를 통해 벌크 영역(116)과 소오스/드레인 영역(114) 그리고 제 1 및 제 2 정션 다이오드(118),(120)가 각각 개별적으로 연결되도록 복수의 제 2 금속 배선 라인(126b)이 형성되어 있고, 상기 제 1 및 제 2 금속 배선 라인(126a),(126b)을 포함한 제 1 층간 절연막(122) 상에는 상기 제 1 및 제 2 도전형 웰(102),(104) 경계면 상의 제 1 금속 배선 라인(126a) 표면이 소정 부분 노출되도록 홀이 구비된 제 2 층간 절연막(128)이 형성되어 있는 구조를 가짐을 알 수 있다. 상기 도면에서 미설명 참조번호 112는 절연막 재질의 스페이서를 나타낸다.
도 8에는 도 5에 제시된 반도체 소자의 등가회로도가 제시되어 있다. 상기 회로도를 참조하면, 제 1 금속 배선 라인(126a)을 통해 NMOS 트랜지스터의 게이트 라인(G)에 제 1 정션 다이오드(NP 다이오드)와 퓨즈 기능을 가지도록 설계된 제 2 정션 다이오드(PN 다이오드)가 전기적으로 연결되도록 이루어져, 식각 공정 진행시 발생되는 플라즈마 전하가 상기 다이오드를 통해 기판쪽으로 흘러가도록 소자 구성이 이루어져 있음을 확인할 수 있다. 상기 회로도에서 참조부호 Ⅰ로 표시된 부분이 바로 퓨즈 기능을 담당하는 제 1 금속 배선 라인(126a)이 놓여지는 위치를 나타낸다.
따라서, 상기 구조의 반도체 소자는 도 9a 내지 도 9c 그리고 도 10a 내지 도 10c에 도시된 공정순서도에서 알 수 있듯이 다음의 제 3 단계 공정을 거쳐 제조된다. 여기서, 도 9a 내지 도 9c는 도 5의 A-A' 선상의 반도체 소자 제조방법을 도시한 공정순서도를 나타낸 것이고, 도 10a 내지 도 10c는 도 5의 B-B' 선상의 반도체 소자 제조방법을 도시한 공정순서도를 나타낸 것이다.
제 1 단계로서, 도 9a와 도 10a에 도시된 바와 같이 반도체 기판(100) 내부 소정 부분에 제 1 도전형(예컨대, p형)의 불순물과 제 2 도전형(에컨대, n형)의 불순물을 순차적으로 이온주입하여 상기 기판(100) 내부에 제 1 및 제 2 도전형 웰(102),(104)을 형성한 다음, 상기 기판(100) 상의 소자격리영역에 필드 산화막(106)을 형성하여 액티브영역을 정의하고, 기판(100) 상의 액티브영역에 게이트 절연막(108)을 형성한다.
상기 결과물 전면에 폴리실리콘이나 폴리사이드 재질의 도전성막을 형성하고, 게이트 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 이를 선택식각하여 제 1 도전형 웰(102) 상의 액티브영역(게이트 절연막이 형성된 부분)과 소자격리영역(필드 산화막이 형성된 부분) 소정 부분에 걸쳐 역 ㄱ자 형상의 게이트 라인(110)을 형성한다.
기판(100) 상의 트랜지스터 형성부에만 선택적으로 저농도의 제 2 도전형 불순물을 형성하고, 게이트 라인(110)의 측벽을 따라 질화막 재질의 스페이서(112)를 형성한 다음, 트랜지스터 형성부와 제 1 도전형 웰(102) 내의 임의의 액티브영역에만 선택적으로 고농도의 제 2 도전형 불순물 이온주입한다. 그 결과, 게이트 라인(110) 양 에지측의 제 1 도전형 웰(102) 내부에는 LDD(lightly doped drain) 구조의 소오스/드레인 영역(114)이 형성되고, 게이트 라인(110) 일측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(102) 내부에는 제 2 도전형의 벌크 영역(116)이 형성되며, 게이트 라인(110) 타측의 임의의 액티브영역에 해당하는 부분의 제 1 도전형 웰(102) 내부에는 제 2 도전형의 제 1 정션 다이오드(NP 다이오드)(118)가 형성된다.
이어, 제 2 도전형 웰(104) 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형 불순물을 이온주입하여, 제 1 정션 다이오드(118)와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 제 1 도전형의 제 2 정션 다이오드(PN 다이오드)를 형성한다.
이때, 상기 게이트 라인(110)과 제 1 정션 다이오드(118) 및 제 2 정션 다이오드(120)는 기판(100) 상에서 서로 나란하게 위치하도록 형성된다.
제 2 단계로서, 도 9b와 도 10b에 도시된 바와 같이 상기 결과물 전면에 산화막 재질의 제 1 층간 절연막(122)을 형성하고, 이를 평탄화한 다음, 벌크 영역(116)과 소오스/드레인 영역(114) 그리고 제 1 및 제 2 정션 다이오드(118),(120)의 표면이 소정 부분 노출되도록 상기 절연막(122)을 선택식각하여 그 내부에 복수의 콘택 홀을 형성한다.
상기 콘택 홀을 포함한 제 1 층간 절연막(122) 상에 W이나 Al 합금 또는 Cu 합금 재질의 도전성막을 형성하고, 이를 CMP(또는 에치백) 처리하여 콘택 홀 내부에 도전성 플러그(124)를 형성한 다음, 그 전면에 Al 합금이나 Cu 합금 재질의 도전성막을 형성하고, 제 1 층간 절연막(122)의 표면이 소정 부분 노출되도록 이를 선택식각한다. 그 결과, 제 1 층간 절연막(122) 상의 일측에는 도전성 플러그(124)를 통해 상기 게이트 라인(110)과 제 1 및 제 2 정션 다이오드(118),(120)가 일체로 연결되는 구조의 제 1 금속 배선 라인(126a)이 형성되고, 제 1 층간 절연막(122)의 타측에는 도전성 플러그(124)를 통해 벌크 영역(116)이나 소오스/드레인 영역(114)과 각각 개별적으로 연결되는 구조의 복수의 제 2 금속 배선 라인(126b)이 형성된다.
이때, 상기 도전성 플러그(124)가 W으로 형성된 경우에는 콘택 홀 내부에 Ti/TiN 적층막 구조의 장벽금속막을 더 형성해 주어야 하고, 반면 Cu 합금으로 이루어진 경우에는 콘택 홀 내부에 WxNy 단층 구조의 장벽 금속막을 더 형성해 주어야 한다.
제 3 단계로서, 도 9c와 도 10c에 도시된 바와 같이 제 1 및 제 2 금속 배선 라인(126a),(126b)을 포함한 제 1 층간 절연막(122) 상에 산화막 재질의 제 2 층간 절연막(128)을 형성하고, 제 1 및 제 2 도전형 웰(102),(104) 경계면 상의 제 1 금속 배선 라인(126a) 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(128) 내에 홀(h)을 형성해 주므로써, 본 공정 진행을 완료한다.
이때, 상기 제 1 금속 배선 라인(126a)은 도 5에 제시된 평면도에서 알 수 있듯이 제 1 도전형 웰(102)과 제 2 도전형 웰(104) 상에서는 W의 선폭을 가지도록 형성되나, 상기 웰(102),(104) 상의 경계면에서는 이 보다 작은 선폭 예컨대, 0.1 ~ 0.5W을 가지도록 형성된다.
이와 같이 제 1 금속 배선 라인(126a)의 선폭을 이원화함과 동시에 0.1 ~ 0.5W 선폭을 갖는 부분의 배선 라인(127a) 표면이 소정 부분 노출되도록 제 2 층간 절연막(128)을 식각한 것은 게이트 라인(110)에 서로 다른(반대) 타입의 제 1 및 제 2 정션 다이오드(118),(120)가 전기적으로 연결된 상태에서 소자 구동이 이루어질 경우, 제 2 정션 다이오드(120)로 인해 실회로 구동시 트랜지스터가 방해를 받게 되어 동작 특성이 저하되는 현상이 발생되므로, ESD(electrostatic discharge) 테스트 초기에 도 10c에서 Ⅰ로 표시된 부분의 제 1 금속 배선 라인(126a)이 견딜 수 있는 전압(또는 전류)보다 큰 전압(예컨대, 10V 정도의 전압)을 인가해 주는 방식으로 이 부분이 자동적으로 차단되도록 하여, 제 2 정션 다이오드(126a)가 자체적으로 퓨즈 기능을 가지도록 하므로써 정상적인 회로의 동작을 방해받지 않도록 하기 위함이다.
이러한 구조를 가지도록 반도체 소자를 제조할 경우, 플라즈마 공정을 이용하여 배선 라인을 형성하는 과정에서 에지 안테나 비율이 증가되더라도 제 1 정션 다이오드(NP 다이오드)(118)를 통해 빠져나가지 못한 포지티브 성분의 플라즈마 전하를 제 2 정션 다이오드(PN 다이오드)를 이용하여 모두 기판(100)쪽으로 흘려보낼 수 있게 되므로, 에지 안테나 비율 증가로 인해 게이트 절연막(108) 내에 포지티브 성분의 플라즈마 전하가 갇히는 현상이 발생하지 않게 된다. 그 결과, 반도체 소자의 동작 특성 저하와 이득 손실 등과 같은 형태의 불량이 발생되는 것을 막을 수 있게 되므로, 반도체 소자가 지속적으로 안정된 특성을 유지할 수 있게 된다.
한편, 본 발명의 일 변형예로서 상기에 언급된 반도체 소자는 ESD 테스트 초기 단계에서 Ⅰ 부분의 제 1 금속 배선 라인(126a)에 과도 전압이나 과도 전류를 인가해 주는 방식으로 제 2 정션 다이오드(120)가 퓨즈 기능을 가지도록 하지 않고, 제 2 층간 절연막(128) 형성후 제 1 금속 배선 라인(126a)의 표면 노출부를 레이저 커팅(laser cutting)법을 이용하여 별도로 더 식각해 주어 과도 전압(또는 과도 전류) 인가없이도 제 2 정션 다이오드(120)가 자체적으로 퓨즈 기능을 가지도록 소자를 제조할 수도 있다.
여기서는 편의상, NMOS에 한정하여 공정 진행을 설명하였으나, 상기에 언급된 소자 제조 공정은 PMOS 소자 제조시에도 동일하게 적용된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 게이트 라인 일측에 배치된 서로 다른(반대) 타입의 제 1 및 제 2 정션 다이오드를 이용하여, 배선 라인 형성시 생성되는 플라즈마 전하의 포지티브 성분과 네가티브 성분을 모두 기판쪽으로 흘려보낼 수 있게 되므로, 플라즈마 공정을 이용하여 배선 라인을 형성하는 과정에서 에지 안테나 비율이 증가되더라도 게이트 절연막 내에 특정 성분(예컨대, 포지티브 성분이나 네가티브 성분)의 플라즈마 전하가 갇히는 현상이 발생되지 않아 게이트 절연막의 열화를 막을 수 있게 될 뿐 아니라 이로 인해 반도체 소자의 동작 특성을 향상시킬 수 있게 된다.

Claims (25)

  1. 제 1 도전형 웰과 제 2 도전형 웰이 구비된 반도체 기판과;
    상기 제 1 도전형 웰 상의 소정 부분에 형성된 게이트 라인과;
    상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에 형성된 소오스/드레인 영역과;
    상기 게이트 라인과 나란하게 위치하도록, 상기 게이트 라인과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에 형성된 제 2 도전형의 제 1 정션 다이오드와;
    상기 제 1 정션 다이오드와 나란하게 위치하도록, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 형성된 제 1 도전형의 제 2 정션 다이오드와;
    상기 결과물 전면에 형성된 제 1 층간 절연막과;
    상기 제 1 층간 절연막 내에 형성된 복수의 도전성 플러그와;
    상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 전기적으로 연결되도록 상기 제 1 층간 절연막 상의 일측에 형성된 제 1 금속 배선 라인; 및
    상기 제 1 금속 배선 라인을 포함한 상기 제 1 층간 절연막 전면에 형성되며, 상기 제 1 및 제 2 도전성 웰 경계면 상의 상기 상기 제 1 금속 배선 라인 표면이 소정 부분 노출되도록 홀이 구비된 제 2 층간 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서, 상기 제 1 금속 배선 라인은 상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상에서는 W의 선폭을 가지나 상기 웰 간의 경계면에서는 0.1 ~ 0.5W의 선폭을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서, 상기 제 1 금속 배선 라인은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서, 상기 도전성 플러그가 W이나 Cu 합금으로 이루어진 경우, 상기 콘택 홀 내에 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 소자.
  6. 제 4항에 있어서, 상기 도전성 플러그가 W으로 이루어진 경우, 상기 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  7. 제 4항에 있어서, 상기 도전성 플러그가 Cu 합금으로 이루어진 경우, 상기 장벽 금속막은 WxNy 단층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  8. 제 1 도전형 웰과 제 2 도전형 웰이 구비된 반도체 기판과;
    상기 제 1 도전형 웰 상의 소정 부분에 형성된 게이트 라인과;
    상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에 형성된 소오스/드레인 영역과;
    상기 게이트 라인과 나란하게 위치하도록, 상기 게이트 라인과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에 형성된 제 2 도전형의 제 1 정션 다이오드와;
    상기 제 1 정션 다이오드와 나란하게 위치하도록, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 형성된 제 1 도전형의 제 2 정션 다이오드와;
    상기 결과물 전면에 형성된 제 1 층간 절연막과;
    상기 제 1 층간 절연막 내에 형성된 복수의 도전성 플러그와;
    상기 제 1 층간 절연막 상의 일측 동일 라인선 상에 형성되며, 상기 게이트 라인과 상기 제 1 정션 다이오드는 상기 도전성 플러그를 매개체로 하여 일체로 연결되고, 상기 제 2 정션 다이오드는 서로 소정 간격 이격되도록 형성된 제 1 금속 배선 라인과;
    상기 제 1 도전형 웰과 상기 제 2 도전형 웰 경계면 상의 상기 제 1 금속 배선 라인 사이의 상기 제 1 층간 절연막 표면이 소정 부분 노출되도록 상기 결과물 전면에 형성된 제 2 층간 절연막으로 이루어진 것을 특징으로 하는 반도체 소자.
  9. 제 8항에 있어서, 상기 제 1 금속 배선 라인은 상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상에서는 W의 선폭을 가지나 상기 웰 간의 경계면에서는 0.1 ~ 0.5W의 선폭을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제 8항에 있어서, 상기 제 1 금속 배선 라인은 Al 합금이나 Cu 합금으로 이루어진 것을 특징으로 하는 반도체 소자.
  11. 제 8항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자.
  12. 제 11항에 있어서, 상기 도전성 플러그가 W이나 Cu 합금으로 이루어진 경우, 상기 콘택 홀 내에 장벽 금속막이 더 형성된 것을 특징으로 하는 반도체 소자.
  13. 제 11항에 있어서, 상기 도전성 플러그가 W으로 이루어진 경우, 상기 장벽 금속막은 Ti/TiN 적층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  14. 제 11항에 있어서, 상기 도전성 플러그가 Cu 합금으로 이루어진 경우, 상기 장벽 금속막은 WxNy 단층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판 내부에 제 1 도전형 웰과 제 2 도전형 웰을 순차적으로 형성하는 단계와;
    상기 제 1 도전형 웰 상의 소정 부분에 게이트 라인을 형성하는 단계와;
    상기 제 1 도전형 웰 내의 트랜지스터 형성부와 임의의 액티브영역에만 선택적으로 고농도의 제 2 도전형 불순물 이온주입하여, 상기 게이트 라인 양 에지측의 상기 제 1 도전형 웰 내부 소정 부분에는 소오스/드레인 영역을 형성하고, 상기 게이트 라인과 소정 간격 이격된 지점의 상기 제 1 도전형 웰 내부에는 제 1 정션 다이오드를 형성하는 단계와;
    상기 제 2 도전형 웰 내의 임의의 액티브영역에만 선택적으로 고농도의 제 1 도전형 불순물을 이온주입하여, 상기 제 1 정션 다이오드와 소정 간격 이격된 지점의 상기 제 2 도전형 웰 내부에 제 2 정션 다이오드를 형성하는 단계와;
    상기 결과물 전면에 상기 소오스/드레인 영역과 상기 게이트 라인의 표면 및 상기 제 1 및 제 2 정션 다이오드의 표면이 각각 소정 부분 노출되도록 복수의 콘택 홀이 구비된 제 1 층간 절연막을 형성하는 단계와;
    상기 콘택 홀 내에 도전성 플러그를 형성하는 단계와;
    상기 제 1 층간 절연막 상의 소정 부분에, 상기 게이트 라인과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 전기적으로 연결되는 구조의 제 1 금속 배선 라인과, 상기 소오스/드레인 영역과 상기 제 1 및 제 2 정션 다이오드가 상기 도전성 플러그를 통해 각각 개별적으로 연결되는 구조의 복수의 제 2 금속 배선 라인을 동시에 형성하는 단계와;
    상기 제 1 및 제 2 금속 배선 라인을 포함한 상기 제 1 층간 절연막 상에 제 2 층간 절연막을 형성하는 단계; 및
    상기 제 1 및 제 2 도전형 웰 경계면 상의 상기 제 1 금속 배선 라인 표면이 소정 부분 노출되도록 상기 제 2 층간 절연막을 선택식각하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  16. 제 15항에 있어서, 상기 제 1 금속 배선 라인은 상기 제 1 도전형 웰과 상기 제 2 도전형 웰 상에서는 W의 선폭을 가지나 상기 웰 간의 경계면에서는 0.1 ~ 0.5W의 선폭을 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  17. 제 15항에 있어서, 상기 제 1 및 제 2 금속 배선 라인은 Al 합금이나 Cu 합금으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  18. 제 15항에 있어서, 상기 도전성 플러그는 W, Al 합금, Cu 합금 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  19. 제 18항에 있어서, 상기 도전성 플러그를 W이나 Cu 합금으로 형성할 경우, 상기 콘택 홀 내에 장벽 금속막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  20. 제 19항에 있어서, 상기 도전성 플러그를 W으로 형성할 경우, 상기 장벽 금속막은 Ti/TiN 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  21. 제 19항에 있어서, 상기 도전성 플러그를 Cu 합금으로 형성할 경우, 상기 장벽 금속막은 WxNy 단층 구조로 형성하는 것을 특징으로 하는 반도체 소자.
  22. 제 15항에 있어서, 상기 도전성 플러그를 형성하는 단계는
    콘택 홀이 구비된 상기 제 1 층간 절연막 상에 도전성막을 형성하는 단계와:
    상기 제 1 층간 절연막의 표면이 노출될 때까지 상기 도전성막을 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  23. 제 22항에 있어서, 상기 도전성막은 CMP 공정이나 에치백 공정을 이용하여 평탄화하는 것을 특징으로 하는 반도체 소자 제조방법.
  24. 제 15항에 있어서, 상기 제 2 층간 절연막을 선택식각한 후 상기 제 1 금속 배선 라인의 표면 노출부를 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  25. 제 24항에 있어서, 상기 제 1 금속 배선 라인의 표면 노출부는 레이저 커팅법으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842917B1 (ko) * 2007-04-17 2008-07-02 주식회사 하이닉스반도체 반도체 장치 및 그의 형성 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4025023B2 (ja) * 2001-01-18 2007-12-19 株式会社東芝 半導体装置
TW531872B (en) * 2002-04-12 2003-05-11 Macronix Int Co Ltd Non-volatile memory capable of preventing antenna effect and fabrication thereof
JP4000096B2 (ja) * 2003-08-04 2007-10-31 株式会社東芝 Ｅｓｄ保護回路
DE102004005129B4 (de) 2004-02-02 2018-09-27 Snaptrack, Inc. Bauelement mit empfindlichen Bauelementstrukturen und Verfahren zur Herstellung
US7170816B2 (en) * 2004-12-16 2007-01-30 Macronix International Co., Ltd. Method and apparatus for passing charge from word lines during manufacture
DE102005004108B4 (de) * 2005-01-28 2007-04-12 Infineon Technologies Ag Halbleiterschaltung sowie Anordnung und Verfahren zur Kontrolle von Schmelzelementen einer Halbleiterschaltung
JP4600824B2 (ja) * 2005-09-16 2010-12-22 エルピーダメモリ株式会社 半導体集積回路装置
US7420252B2 (en) * 2006-01-20 2008-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. LDMOS device with improved ESD performance
KR100722774B1 (ko) * 2006-05-09 2007-05-30 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
JP2007324305A (ja) * 2006-05-31 2007-12-13 Fujifilm Corp 半導体素子、半導体素子の製造方法
US7824943B2 (en) 2006-06-04 2010-11-02 Akustica, Inc. Methods for trapping charge in a microelectromechanical system and microelectromechanical system employing same
JP5149576B2 (ja) * 2007-09-21 2013-02-20 パナソニック株式会社 半導体装置
US7772093B2 (en) * 2007-10-26 2010-08-10 Xilinx, Inc. Method of and circuit for protecting a transistor formed on a die
TWI411060B (zh) * 2008-10-29 2013-10-01 Xilinx Inc 保護形成於晶粒上電晶體之方法與電路
US8194371B2 (en) * 2009-04-07 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit protection device
CN102194794B (zh) 2010-03-05 2013-09-11 中芯国际集成电路制造(上海)有限公司 等离子体损伤检测结构、其检测方法及其形成方法
WO2015171147A1 (en) * 2014-05-08 2015-11-12 Intel Corporation Necked interconnect fuse structure for integrated circuits
US10181713B2 (en) * 2014-10-17 2019-01-15 Globalfoundries Inc. Methods of post-process dispensation of plasma induced damage protection component
US9793208B2 (en) * 2015-09-29 2017-10-17 Globalfoundries Singapore Pte. Ltd. Plasma discharge path
CN107393908A (zh) * 2017-08-31 2017-11-24 长江存储科技有限责任公司 应用于芯片器件测试单元的mos栅氧保护系统及方法
CN109860150A (zh) * 2019-02-28 2019-06-07 德淮半导体有限公司 半导体器件的测试电路及测试方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5173755A (en) * 1989-05-12 1992-12-22 Western Digital Corporation Capacitively induced electrostatic discharge protection circuit
CA2124687A1 (en) * 1992-10-15 1994-04-28 Frank M. Wanlass Electrical isolation in integrated circuits
JP3124144B2 (ja) * 1993-01-27 2001-01-15 株式会社東芝 半導体装置
US5393701A (en) * 1993-04-08 1995-02-28 United Microelectronics Corporation Layout design to eliminate process antenna effect
US6190512B1 (en) * 1993-09-07 2001-02-20 Tokyo Electron Arizona Inc. Soft plasma ignition in plasma processing chambers
JPH07254693A (ja) * 1994-03-15 1995-10-03 Semiconductor Energy Lab Co Ltd 固体撮像装置及びその製造方法
US5519242A (en) * 1994-08-17 1996-05-21 David Sarnoff Research Center, Inc. Electrostatic discharge protection circuit for a NMOS or lateral NPN transistor
US5750868A (en) 1994-12-08 1998-05-12 Pioneer Hi-Bred International, Inc. Reversible nuclear genetic system for male sterility in transgenic plants
JP3489602B2 (ja) * 1995-07-28 2004-01-26 関西日本電気株式会社 半導体装置およびその製造方法
US5682049A (en) * 1995-08-02 1997-10-28 Texas Instruments Incorporated Method and apparatus for trimming an electrical value of a component of an integrated circuit
US5691234A (en) * 1995-08-03 1997-11-25 United Microelectronics Corporation Buried contact method to release plasma-induced charging damage on device
EP0822660A1 (en) * 1996-07-31 1998-02-04 STMicroelectronics S.r.l. Low noise output buffer for semiconductor electronic circuits
US5814865A (en) * 1996-10-31 1998-09-29 Texas Instruments Incorporated Bimodal ESD protection for DRAM power supplies and SCRs for DRAMs and logic circuits
US5900664A (en) * 1997-02-11 1999-05-04 Advanced Micro Devices, Inc. Semiconductor device with self-aligned protection diode
US5959309A (en) * 1997-04-07 1999-09-28 Industrial Technology Research Institute Sensor to monitor plasma induced charging damage
US5963412A (en) * 1997-11-13 1999-10-05 Advanced Micro Devices, Inc. Process induced charging damage control device
US6060752A (en) * 1997-12-31 2000-05-09 Siliconix, Incorporated Electrostatic discharge protection circuit
US6091114A (en) * 1998-03-31 2000-07-18 Texas Instruments Incorporated Method and apparatus for protecting gate oxide from process-induced charging effects

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842917B1 (ko) * 2007-04-17 2008-07-02 주식회사 하이닉스반도체 반도체 장치 및 그의 형성 방법

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Publication number Publication date
US20010042887A1 (en) 2001-11-22
KR20000019946A (ko) 2000-04-15
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