TWI411060B - 保護形成於晶粒上電晶體之方法與電路 - Google Patents

Description

保護形成於晶粒上電晶體之方法與電路

本發明基本上有關於積體電路，特別是用於保護形成於晶粒上電晶體之方法與電路。

製造及應用積體電路元件時，該元件正確地運作是很重要的。完成之積體電路元件經過測試，瑕疵元件被丟棄。可用之晶粒之百分比稱為"矽良率"，因為其代表一製造量內可用積體電路之比例。諸如可程式邏輯元件之某些積體電路元件之大型晶粒尺寸造成每一晶圓產出較少之晶粒。由於可用晶粒之數目明顯影響收益率，故儘可能地確保較多可用的晶圓之晶粒是重要的。更重要者，當完成之積體電路在已安裝入一諸如消費性電子裝置之最終產品內後故障時，該積體電路之故障可能導致整個產品失靈。

多數積體電路係利用許多材料層而形成。圖案化每一層以加入或移除選定之部分而形成電路特性，其最後將構成一完整之積體電路。晶粒上形成各種層以促成晶粒上構件之連接以及諸如電晶體等特定元件之產生。在製造積體電路時，其通常運用電漿製程步驟以沉積或移除半導體晶圓上之材料，諸如在蝕刻或介電質沉積期間。電漿製程在積體電路製造之相關領域係習知之技術。然而，電漿之使用可能造成在晶圓之表面上增生破壞性電荷(例如，正電離子)。若增生電荷量夠大，且無漏電路徑通往晶圓，則一電流流過電晶體之閘極氧化物，並造成對閘極氧化物之損 害。具體言之，當電漿收集區域，一般稱為天線區域，與閘極及擴散區間之比例超過一特定值之時，即產生損害。此損害對於測試結構元件而言特別嚴重，諸如具有較小閘極及擴散區之電晶體。進一步，諸如現今生產積體電路之減縮閘極區域之微小關鍵尺寸也增加此比例。對閘極氧化物之損害可能導致電晶體之效能降低，或造成可靠度不良。

積體電路製造之另一特點在於可能產生瑕疵之處係線接合。線接合係用以連接諸如晶粒之元件構件上之接合墊至諸如容納該晶粒之積體電路基板之另一構件上之接合墊。諸如由於觸摸及接合引起之靜電放電(ESD)等高電壓可能損傷閘極氧化物。

因此，用於保護形成於晶粒上電晶體之改良方法及電路是有必要的。

本發明揭示一種用於保護形成於具有可程式邏輯之積體電路晶粒上之電晶體之方法。此方法包含形成該電晶體之一作用區(active region)於該晶粒上；形成該電晶體之一閘極於該作用區上；耦接一主要接觸至該電晶體之該閘極；耦接一可程式構件於該電晶體之閘極及一保護構件之間；以及藉該可程式構件使該保護構件與該電晶體之閘極分離。耦接一可程式構件於該電晶體之該閘極及一保護構件之間可以包含耦接一可程式構件於該電晶體之閘極及一二極體間，或耦接一可程式構件於該電晶體之閘極及一用以接收一接觸之次要接觸之間。

亦揭示一種在積體電路元件製造期間用於保護電晶體之電路。此電路包含一電晶體，其具有一形成於一主動區上之閘極，該主動區形成於該元件之一晶粒中；一保護構件，形成於該元件之晶粒中；以及一可程式構件，耦接於該電晶體之閘極與該保護構件之間，該可程式構件使得該保護構件在該電晶體形成於該元件中之後與該電晶體分離。該元件可在該可程式構件及該保護構件之間進一步包含一接觸墊。

依據一替代之實施例，一種在積體電路元件製造期間用於保護電晶體之電路包含一電晶體，其具有一形成於一主動區上之閘極，該主動區形成於該元件之一晶粒中；一接觸墊，用以接收一接觸；一電容，耦接至該接觸墊；以及一可程式構件，耦接於該電晶體之閘極與該電容之間，該可程式構件使得該電容在該積體電路元件形成之後與該電晶體分離。該電容可以包含一第一極板，其包含一擴散區域，以及一第二極板，其包含一金屬層。該電容器在較佳實施例中包含面積大於該閘極所佔用之面積之一絕緣體。

首先轉向圖1，其顯示依據本發明某一實施例之一可程式邏輯元件。可程式邏輯元件係設計成能使用者編程以致於使用者可以實現其選定之邏輯計劃。一種可程式邏輯元件型式為複雜可程式邏輯元件(CPLD)。一CPLD包含二或多個"功能區塊"，其具有一彼此相連且經由一互連切換矩陣 連接至輸入/輸出(I/O)來源之二階式AND/OR結構。另一種可程式邏輯元件型式係現場可程式閘陣列(FPGA)。典型之FPGA中，一可組構邏輯區塊(CLB)之陣列耦接至可程式輸入/輸出區塊(IOB)。此等CLB及IOB藉由一階可程式選路來源互連。就二種型式之可程式邏輯元件而言，元件之功能係由為其目的提供予元件之一組態位元流中之組態資料位元所控制。組態資料位元可以儲存於揮發性記憶體(例如，靜態記憶體單元，諸如FPGA及某些CPLD之中)、非揮發性記憶體(例如，FLASH記憶體，諸如某些CPLD之中)或任何其他型態之記憶體單元中。

高級FPGA可以包含多個不同型式之可程式邏輯區塊在其陣列中。例如，圖1說明包含大量可程式邏輯構成之不同可程式方塊之FPGA架構，該可程式邏輯包含數十億位元收發器(MGT 101)、可組構邏輯區塊(CLB 102)、隨機存取記憶體區塊(BRAM 103)、輸入/輸出區塊(IOB 104)、組態及時脈邏輯(CONFIG/CLOCKS 105)、數位信號處理區塊(DSP 106)、專用輸入/輸出區塊(I/O 107)(例如，組態連接埠及時脈連接埠)以及其他可程式邏輯108，諸如數位時脈管理器、類比至數位轉換器、系統監測邏輯等等。某些FPGA亦包含專用處理器區塊(PROC 110)。

在某些FPGA中，每一可程式方塊包含一可程式互連構件(INT 111)，其與每一相鄰方塊中對應之互連構件間均具有標準化連接。因此，聚集此可程式互連構件實現所說明FPGA之可程式互連架構。此可程式互連構件(INT 111)亦包 含與同一方塊內之可程式邏輯構件間之連接，如圖1上方所包含之範例所示。

舉例而言，一CLB 102可以包含一可組構邏輯構件(CLE 112)，其可以規劃為實施使用者邏輯，另加單一可程式互連構件(INT 111)。一BRAM 103除了一或多個可程式互連構件之外可以包含一BRAM邏輯構件(BRL 113)。通常，包含於一方塊中之互連構件數目取決於該方塊之高度。在所描繪之實施例中，一BRAM方塊與五個CLB之高度相同，但亦可以使用其他數目(例如，四個)。一DSP方塊106除了適當數目之可程式互連構件之外可以包含一DSP邏輯構件(DSPL 114)。例如，一IOB 104除了一個實例可程式互連構件(INT 111)之外可以包含，二個實例輸入/輸出邏輯構件(IOL 115)。對於習於斯藝者將顯然可知，例如，實際連接至I/O邏輯構件115之I/O墊典型未局限於輸入/輸出邏輯構件115之區域。

在所描繪之實施例中，靠近晶粒中央之一柱狀區域(以陰影顯示於圖1)當做組態、時脈及其他控制邏輯。延伸自該柱狀之水平區域109以跨此FPGA之寬度用於分布時脈及組態信號。

使用圖1說明之架構之某些FPGA包含額外之邏輯區塊，其中斷構成此大部分FPGA之正常柱狀結構。此額外邏輯區塊可以是可程式區塊及/或專用邏輯。例如，顯示於圖1之處理器區塊PROC 110跨越數段CLB及BRAM柱狀。

注意圖1僅係意指說明一示範性FPGA架構。例如，一 柱狀內之邏輯區塊數目、柱狀之相對寬度、柱狀之數目及順序、包含於柱狀內之邏輯區塊種類、邏輯區塊之相對尺寸以及包含於圖1上方之互連/邏輯實施方式係純粹示範。例如，在一實際之FPGA中，CLB所在之處典型包含超過一個相鄰之CLB柱狀以促進使用者邏輯之效率實施，但相鄰CLB柱狀之數目隨FPGA之整體尺寸改變。

現在轉向圖2，依據本發明某一實施例顯示圖1之可程式邏輯元件之可組構邏輯構件之方塊圖。具體而言，圖2簡化形式說明圖1中一組態邏輯區塊102之可組構邏輯構件。在圖2之實施例中，晶片M 200包含四個對照表(LUTM)201A－201D，每一個藉六個LUT資料輸入端A1－A6、B1－B6、C1－C6及D1－D6所驅動，且每一個提供二個LUT輸出信號O5及O6。自LUT 201A－201D之O6輸出端分別驅動晶片輸出端A－D。該LUT資料輸入信號係由FPGA互連架構透過輸入多工器提供，此輸入多工器可由可程式互連構件111實施，且LUT輸出信號亦供應至該互連架構。晶片M同時亦包含：輸出選擇多工器211A－211D，其驅動輸出端AMUX－DMUX；多工器212A－212D，其驅動記憶體構件202A－202D之資料輸入端；組合式多工器216、218及219；跳選多工器電路222－223；一由反相器205及多工器206組成之電路(其共同提供輸入時脈路徑上之一選擇性反相)；以及包含多工器214A－214D、215A－215D、220－221及互斥或閘213A－213D之進位邏輯。所有這些構件均如圖2所示耦接在一起。其中選擇輸入未顯示於所說明圖2中之多工器， 該選擇輸入係由組態記憶體單元所控制。換言之，儲存於組態記憶體單元中之組態位元流之組態位元係耦接至多工器之選擇輸入以選擇至多工器之正確輸入。此組態記憶體單元係眾所周知的，故為求簡潔，將其自圖2以及其他所選用圖式中省略。

在所描繪之實施例中，每一記憶體構件202A－202D可以被設定做為一同步或非同步正反器或鎖存器。於一晶片中所有四個記憶體構件之同步及非同步功能間選擇係藉由設定Sync/Asynch選擇電路203而達成。當一記憶體構件被設定使得其S/R(設定/重置)輸入信號提供一設定功能之時，其REV輸入端提供重置功能。當設定該記憶體構件使得其S/R輸入信號提供一重置功能時，其REV輸入端提供設定功能。記憶體構件202A－202D係藉一時脈信號CK時脈，例如，其可以由一總體時脈網絡或該互連架構所提供。此可程式記憶體構件為FPGA設計領域中眾所周知的。每一記憶體構件202A－202D提供一暫存之輸出信號AQ－DQ至該互連架構。由於每一LUT 201A－201D提供二輸出信號O5及O6，此LUT可以被配置為二個具有五個共用輸入信號(IN1－IN5)之5輸入式LUT，或是一個具有輸入信號IN1－IN6之6輸入式LUT。

在圖2之實施例中，每一LUTM 201A－201D可以於數種模式中之任一模式運作。當於對照表模式時，每一LUT具有六個資料輸入信號IN1－IN6，其係由FPGA互連架構透過輸入多工器供應之。依據信號IN1－IN6之值，其可以設定 成自組態記憶體單元選擇64個資料值中之一。當處於RAM模式時，每一LUT功能係如同單一64位元RAM或二個具有共用定址之32位元RAM。RAM之寫入資料透過輸入端DI1(經用於LUT 201A－201C之多工器217A－217C)供予該64位元RAM，或透過輸入端DI1及DI2供予該二個32位元RAM。LUT RAM中之RAM寫入操作係由多工器206之時脈信號CK以及多工器207之寫入致能信號WEN所控制，其可以選擇性地讓時脈致能信號CE或寫入致能信號WE通過。在移位暫存器模式中，每一LUT功能如同二個16位元移位暫存器，或將該二個16位元移位暫存器串聯以做為單一32位元移位暫存器。移入信號係經由輸入端DI1及DI2個別或共同提供。16位元及32位元移出信號則由LUT輸出端提供，且32位元移出信號亦可以更直接地經由LUT輸出端MC31提供。LUT 201A之32位元移出信號MC31，例如，亦可以透過輸出選擇多工器211D及CLE輸出端DMUX提供予整體之互連架構以做為移位暫存器鏈結。

現在轉向圖3，依據本發明某一實施例之可程式互連電路之電路圖。可程式互連點(PIP)經常係耦接至執行從數條互連線選擇其一之多工器電路群以提供一信號至一目的互連線。例如，一選路多工器可以實施如如圖3所示。所說明之電路自多個不同輸入信號選擇其一並將所選信號傳遞至一輸出端。注意圖3說明一具有十二個輸入之選路多工器，但PLD選路多工器典型有更多輸入，例如，20、24、28、30、36或其他不同之數目。然而為求簡潔起見，圖3 說明一較小之電路。

圖3之電路包含十二個輸入端IL0－IL11以及十六個導通閘301－316。導通閘301－303選擇性地使輸入信號IL0－IL3中之一導通至第一內部節點INT1。每一導通閘301－303具有一閘極端，其分別由組態記憶體單元M14－M16所驅動。同樣地，導通閘304－306選擇性地使輸入信號IL3－IL5中之一導通至第二內部節點INT2。每一導通閘304－306均具有一閘極端，分別由相同之組態記憶體單元M14－M16所驅動。自內部節點INT1、INT2，導通閘313、314分別由組態記憶體單元M10、M11控制，以選擇性地將至多一信號導通至另一內部節點INT5。

導通閘307－312及315－316類似地由組態記憶體單元M12－M16控制以選擇輸入信號IL6－IL11其一並將所選之輸入信號經由內部節點INT3、INT4其一導通至內部節點INT5，如圖3所示。

內部節點INT5上之信號藉緩衝器BUF緩衝並提供輸出信號ILOUT。緩衝器BUF包含彼此串聯之二反相器321、322，一內部節點INT5上之上拉(例如，一P型通道電晶體323以供應高VDD)，其由介於該二反相器間之節點驅動。

因此，儲存於組態記憶體單元M10－M16內之數值選擇輸入信號IL0－IL11中至多一個以導通至內部節點INT5以及因此至輸出節點ILOUT。若無一輸入信號選擇，則輸出信號ILOUT藉由上升323維持於其初始之高度值。具有本發明可程式邏輯及方法之元件可以依據圖1－3之元件實施，或 者包含具有可程式邏輯之任何形式積體電路之任何元件。例如，圖3之電路或圖1－3之其他可程式特徵用以做為一可程式構件，其將進一步詳述於下。

依據本發明某一實施例，一可程式構件插入於一諸如一電晶體之主要元件，以及一諸如一二極體之保護元件之間。該主要元件可以是任何需要保護以避免被電漿製程或導致過量電荷增生之任何其他製程影響之元件，特別是在一具有薄氧化物之電路之任一部分之電荷增生。如圖4之用於保護形成於晶粒上電晶體之電路之上視圖及圖5之對應剖視圖所示，一晶粒402包含一電晶體403，其具有一包含該電晶體主動區之擴散區域404。一汲極接觸406耦接於該電晶體之汲極和一金屬層408之間，其提供一接觸墊予該汲極。類似地，一源極接觸412耦接於該電晶體之源極和一金屬層414之間，其提供一接觸墊予該源極。一包含該電晶體之閘極之多晶矽化層416經由一接觸418耦接至金屬層420，其可以耦接至一程式墊421，該程式墊421包含一主要接觸以致能程式。一可程式構件422經由一接觸424自金屬接觸420延伸至一二極體接觸426。如同以下所將詳述，程式墊421將使能在測試之後移除可程式構件並操控電晶體之閘極。

二極體接觸點426經由一金屬層430及一接觸432連接至包含一N＋擴散區域之二極體428。包含一次要接觸墊之金屬層430之接觸墊434亦提供使能斷開可程式構件422以隔絕自電晶體之二極體途徑。亦如圖5所示，電晶體403 包含一氧化層502及一位於擴散區域404上之多晶矽閘極區域504。該氧化層和該多晶矽層亦用以形成該可程式構件422。雖然該可程式構件係顯示為一多晶矽化層之一部分，該可程式構件可以是一包含該元件任何其他構件之可以斷開之熔線，例如，諸如一窄金屬線、一多晶矽電熔線、一接觸或一穿孔。包含多晶矽化層之圖5可程式構件422可以藉由施加一跨該可程式構件之電流斷開。例如，可以施加一電壓至接觸墊434而同時將程式墊421耦接至接地以感應通過可程式構件之電流而在二極體及電晶體之間建立一斷開之接觸。據此，在晶圓製程完成之後，該可程式構件可以設定成斷開狀態以隔絕該主要元件，此處顯示為一電晶體。換言之，該可程式構件可以在電漿製程程序完成後之任何時間移除，包括該積體電路元件完全組裝之後。

依據顯示於圖6之一替代實施例，一保護二極體藉由在金屬接觸420和金屬層430之間形成一可組構互連而可分離耦接至電晶體402之閘極，其中金屬接觸420提供一至電晶體402之閘極連接，而金屬層430提供一至二極體428之連接。依據圖6電路之一特色，互連線可以依據載入可程式邏輯元件之第一組態位元流於一測試階段設定成提供電晶體402及二極體428間之連接。然而，在測試完成之後，一用以實施一特定設計之第二組態位元流將組構該元件使互連602不存在。舉例而言，該組態位元流可以包含不同位元以設定圖3電路之組態記憶體構件，使得互連602在測試階段存在，但在該特定設計完成期間不存在。

依據圖4－6之實施例，避免晶圓製程期間電漿對電晶體之損害，因為保護二極體藉由可程式構件連接至電晶體之多晶矽閘極。由於可程式構件在製程完成之後即斷開(如圖5)或重新組構(如圖6)，故不會影響自二極體之電晶體特性。雖然實例中係以電晶體為例，本發明之電路可以使用於任何具有氧化或其他層而可能因電漿製程受損之元件。

現在轉向圖7，顯示依據本發明一替代實施例之用於保護形成於晶粒上電晶體之電路之上視圖。對高級CMOS技術而言，電晶體之閘極氧化物非常薄且漏損電流高。由於氧化物極為脆弱，當使用測試探針時或是在線接合期間，多晶矽閘極和基板間之保護二極體可能無法充分保護元件使其免於因靜電放電之氧化物傷害。基於閘極漏電之考量，電晶體之閘極氧化物區域較小。然而，較小之閘極氧化物區域卻更易於遭受傷害。當施加一接觸701，諸如線接合期間之線接合或是測試設備探針頭之探測，閘極氧化物易受到損害。圖7之電路說明一種當施加一接觸時保護元件免於受損之電路。此電路在可靠度應力與測試之後隔離。依據圖7之實施例，一包含一電容之保護元件藉由一可程式構件耦接至電晶體以使能藉由探針運用或施加線接合至一接觸墊以測試，該接觸墊具有一通往形成該電容之導電層之放電路徑。該電容器具有比電晶體大之區域(例如，該電容之諸如氧化層之絕緣體區域可以大於閘極氧化物區域)，因此降低對電晶體閘極氧化物之損傷。具體言之，一電容702包含第一電容極板704位於第二電容極板706 之上方。如圖8所示，第一電容極板704包含一多晶矽層而第二電容極板包含一擴散區域。接觸墊434藉由一多晶矽化層804及一接觸708耦接至第一電容極板704。因此，該電容亦可以藉由移除圖8之可程式構件422或圖9之602以隔離電晶體。如圖8所示，氧化層802形成電容之絕緣層。雖然圖4及圖8之實施例係分別顯示，但二實施例可以實施於單一元件中。

據此，一保護元件連接至一主要元件以排除於接合與封裝期間損害。藉由插入一可程式構件於主要元件及一電容之間，該可程式構件可以在封裝後被設定成斷開以將該主要元件與僅於測試期間使用之電容隔離。該電容器更好提供一具保護之大面積閘極氧化區域，以測試元件及/或避免於接合期間對氧化物損傷。由於閘極氧物化總面積大，傷及閘極氧化層之機會降低。換言之，由於閘極氧化物崩潰之分布機率，任何對閘極氧化物之損傷將傾向發生在保護電容上，其具有更大之面積。在接合及封裝之後，斷開可程式構件，排除電容對電晶體之任何影響。

現在轉向圖10，流程圖顯示依據本發明某一實施例之一種製造積體電路之方法。具體而言，在步驟1002，電晶體之一主動區形成於晶粒之上。在步驟1004，該電晶體之閘極形成於該主動區上。在步驟1006，一主要接觸耦接至電晶體之閘極。在步驟1008，一可程式構件耦接於該電晶體之閘極及二極體之間。步驟1010中，在形成該電晶體之電漿蝕刻製程期間所形成之正電荷將經由該二極體擴散。 在步驟1012，該二極體在積體電路形成之後自該電晶體之閘極分離。

最後，圖11之流程圖顯示依據本發明一替代實施例之一種利用電容製造積體電路之方法。電晶體之主動區在步驟1102形成於晶粒之上，而在步驟1104，電晶體之閘極形成於該主動區之上。在步驟1106，一主要接觸耦接至電晶體之閘極。接著在步驟1108，一可程式構件耦接於該電晶體之閘極及次要接觸之間，該次要接觸係用以在測試或線接合期間接收一接觸。在步驟1110，於該次要接觸形成一電容。在步驟1112，於元件之測試或線接合期間施加一接觸至該接觸點。接著在步驟1114，該電容在積體電路形成之後被自該電晶體之閘極分離。藉使用如前所述圖1－9中之任一電路，或是其他適當之電路，圖10及圖11方法可以實施。

因此理解用於保護形成於晶粒上電晶體之新穎方法及具有可程式邏輯之元件是已詳述。習於斯藝之人士理解，併入所揭示之發明可見存在許多替代及等效物。因此，本發明並不受限於前述之實施例，但僅以下申請專利範圍所界定。

100‧‧‧現場可程式閘陣列

101‧‧‧數十億位元收發器

102‧‧‧可組構邏輯區塊

103‧‧‧隨機存取記憶體區塊

104‧‧‧輸入/輸出區塊

105‧‧‧組態及時脈邏輯

106‧‧‧數位信號處理區塊

107‧‧‧專用輸入/輸出區塊

108‧‧‧其他可程式邏輯

109‧‧‧邏輯閘陣列水平區域

110‧‧‧專用處理器區塊

111‧‧‧可程式互連構件

112‧‧‧可組構邏輯構件

113‧‧‧隨機存取記憶體邏輯構件

114‧‧‧數位信號處理邏輯構件

115‧‧‧輸入/輸出邏輯構件

200‧‧‧晶片M

201A－D‧‧‧對照表/LUTM/LUT

202A－D‧‧‧記憶體構件

203‧‧‧Sync/Asynch選擇電路

205‧‧‧反相器

206/207‧‧‧多工器

211A－D‧‧‧輸出選擇多工器

212A－D‧‧‧多工器

213A－D‧‧‧互斥或閘

214A－D‧‧‧多工器

215A－D‧‧‧多工器

216/218/219‧‧‧組合式多工器

217A－C‧‧‧多工器

220－221‧‧‧多工器

222－223‧‧‧跳選多工器電路

A/B/C/D‧‧‧晶片輸出端

AMUX－DMUX‧‧‧輸出選擇多工器之輸出端

A1－A6‧‧‧LUT201A之輸入端

B1－B6‧‧‧LUT201B之輸入端

C1－C6‧‧‧LUT201C之輸入端

D1－D6‧‧‧LUT201D之輸入端

O5/O6‧‧‧LUT輸出端信號

301－316‧‧‧導通閘

321/322‧‧‧反相器

323‧‧‧P型通道電晶體/上升

BUF‧‧‧緩衝器

INT1－5‧‧‧內部節點

ILOUT‧‧‧輸出節點

IL0－IL11‧‧‧輸入端

M10－16‧‧‧組態記憶體單元

402‧‧‧晶粒

403‧‧‧電晶體

404‧‧‧擴散區域

406‧‧‧汲極接觸

408‧‧‧金屬層

412‧‧‧源極接觸

414‧‧‧金屬層

416‧‧‧多晶矽化層

418‧‧‧接觸

420‧‧‧金屬層/金屬接觸

421‧‧‧程式墊

422‧‧‧可程式構件

424‧‧‧接觸

426‧‧‧二極體接觸

428‧‧‧二極體

430‧‧‧金屬層

432‧‧‧接觸

434‧‧‧接觸墊

502‧‧‧氧化層

504‧‧‧多晶矽閘極區域

602‧‧‧互連

701‧‧‧接觸

702‧‧‧電容

704‧‧‧第一電容極板

706‧‧‧第二電容極板

708‧‧‧接觸

802‧‧‧氧化物

804‧‧‧多晶矽化層

1002－1012‧‧‧製造積體電路之流程

1102－1114‧‧‧利用電容製造積體電路之流程

圖1係依據本發明某一實施例之可程式邏輯元件；圖2係依據本發明某一實施例之圖1之可程式邏輯元件之一可組構邏輯構件；圖3係依據本發明某一實施例之一可程式互連電路之 電路圖；圖4係依據本發明某一實施例之一用於保護形成於晶粒上電晶體之電路之上視圖；圖5係依據本發明某一實施例之圖4之電路之剖視圖；圖6係依據本發明一替代實施例之圖4之電路之剖視圖；圖7係依據本發明一替代實施例之一用於保護形成於晶粒上電晶體之電路之上視圖；圖8係依據本發明某一實施例之圖7之電路之剖視圖；圖9係依據本發明一替代實施例之圖7之電路之剖視圖；圖10係一流程圖，其顯示依據本發明某一實施例之一種製造積體電路之方法；以及圖11係一流程圖，其顯示依據本發明一替代實施例之一種製造積體電路之方法。

402‧‧‧晶粒

403‧‧‧電晶體

404‧‧‧擴散區域

406‧‧‧汲極接觸

408‧‧‧金屬層

412‧‧‧源極接觸

414‧‧‧金屬層

416‧‧‧多晶矽化層

418‧‧‧接觸

420‧‧‧金屬接觸

421‧‧‧程式墊

422‧‧‧可程式構件

424‧‧‧接觸

426‧‧‧二極體接觸

428‧‧‧二極體

430‧‧‧金屬層

432‧‧‧接觸

434‧‧‧接觸墊

Claims (15)

1. 一種保護形成於積體電路晶粒上電晶體之方法，該方法包含：形成該電晶體之一主動區於該積體電路晶粒上；形成該電晶體之一閘極於該主動區上；耦接一主要接觸至該電晶體之閘極；耦接一可程式互連於該電晶體之閘極和一保護構件之間；以及經由一用於設置該可程式互連是否存在的組態記憶體構件將該保護構件自該電晶體之閘極分離。
2. 如申請專利範圍第1項所述之方法，其中耦接該可程式互連於該電晶體之閘極和該保護構件之間包含耦接該可程式互連於該電晶體之閘極和一二極體之間。
3. 如申請專利範圍第2項所述之方法，更包含經由該二極體對在一形成該電晶體之電漿製程步驟期間所形成之正電荷擴散。
4. 如申請專利範圍第1項所之方法，其中耦接該可程式互連於該電晶體之閘極和該保護構件之間包含耦接該可程式互連於該電晶體之閘極和一用以於測試期間接收一測試探針之次要接觸之間。
5. 如申請專利範圍第4項所述之方法，更包含形成一電容耦接至該次要接觸。
6. 如申請專利範圍第5項所述之方法，更包含形成一線接合至該次要接觸。
7. 一種在積體電路元件製造期間用於保護電晶體之電路，該電路包含：一電晶體，具有一閘極形成於一主動區上，該主動區形成於該積體電路元件之一晶粒上；一保護構件，形成於該積體電路元件之該晶粒中；一可程式互連，耦接於該電晶體之閘極以及該保護構件之間，該可程式互連在該電晶體形成於該積體電路元件中後，使該保護構件與該電晶體分離；以及一組態記憶體構件，用於設置該可程式互連是否存在。
8. 如申請專利範圍第7項所述之電路，更包含一接觸墊位於該可程式互連及該保護構件之間。
9. 如申請專利範圍第7項所述之電路，其中該可程式互連包含在電漿製程步驟期間針對增生電荷之放電路徑。
10. 如申請專利範圍第7項所述之電路，其中該保護構件包含一保護二極體。
11. 如申請專利範圍第7項所述之電路，其中該保護構件包含一電容。
12. 一種在積體電路元件製造期間用於保護電晶體之電路，該電路包含：一電晶體，具有一閘極形成於一主動區上，該主動區形成於該積體電路元件之一晶粒上；一接觸墊，用以接收一接觸；一電容，耦接至該接觸墊；一可程式互連，耦接於該電晶體之閘極以及該電容之 間，該可程式互連在該電晶體形成於該積體電路元件中之後，使該電容與該電晶體分離；以及一組態記憶體構件，用於設置該可程式互連是否存在。
13. 如申請專利範圍第12項所述之電路，其中該電容具有一包含一擴散區域之第一極板。
14. 如申請專利範圍第13項所述之電路，其中該電容具有第二極板，該第二極板包含一耦接至該接觸墊之導電層。
15. 如申請專利範圍第12項所述之電路，其中該電容包含一絕緣體，其面積大於該電晶體之閘極所佔之面積。