KR100261646B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

실리사이드 보호막을 구비한 반도체 장치에 있어서, 실리사이드 보호막의 형성시의 오버 에칭에 기인하는 부적합을 방지한 반도체 장치의 제조 방법을 제공한다.
보호 영역 PR 및 통상 영역 OR에 전면적으로 실리콘 산화막(8)을 형성한다. 그리고, 실리콘 산화막(8)의 상부로부터 실리콘 산화막(8)을 관통하도록 이온 주입법에 의해 N형 불순물을 도입하고, SOI 층(3)의 표면내에 자기 정합적으로 소오스·드레인 영역(7)을 형성한다.

Description

반도체 장치의 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 실리사이드 보호막을 구비한 반도체 장치의 제조 방법에 관한 것이다.
로직 LSI(대규모 집적 회로) 등에 사용되는 트랜지스터에서는 소오스/드레인 영역의 기생 저항 및 폴리실리콘 게이트 전극의 배선 저항을 동시에 저감시키기 위해 소오스·드레인 영역 및 폴리실리콘 게이트 전극의 표면에 선택적, 자기 정합적으로 실리사이드막을 형성하는 살리사이드(Salicide : self-aligned silicide)라고 하는 기술을 사용한다.
도 16 및 도 17을 사용하여 살리사이드 기술에 대해서 설명한다.
우선, 도 16에 도시한 바와 같이, 실리콘 기판 SB상에 MOS 트랜지스터 M1(이 경우는 N 채널형)을 사용한 후, 소오스·드레인 영역 SD의 표면상, 폴리실리콘 게이트 전극 GE의 노출 표면상, 측벽 산화물 SW의 표면상에 예를 들면 코발트(Co) 등의 금속막 ML을 스퍼터링에 의해 100 옹스트롬 정도의 두께로 형성한다.
이어서, 온도 조건 400∼500℃에서 30∼120초 정도의 열처리를 행하면, 금속막 ML과 실리콘층이 접한 부분이 반응하여 실리사이드막이 형성되게 된다. 그 후, 반등하지 않은 부분을 습식 에칭에 의해 제거하고, 온도 조건 800∼900℃에서 30∼120초의 열처리를 행하는 것으로 도 17에 도시한 바와 같이 소오스·드레인 영역 SD의 표면상 및 폴리실리콘 게이트 전극 GD의 노출 표면상에만 실리사이드막 SF이 형성되어진다.
앞서 설명한 바와 같이, 실리사이드막은 기생 저항이나 배선 저항을 저감시킨다는 잇점을 가지고 있지만, 한편으로 실리사이드막의 형성이 바람직하지 않은 현상을 초래할 경우도 있다. 이 경우에는 실리사이드막의 형성을 원하지 않는 부분에서 실리사이드막의 형성을 방지하는 실리사이드 보호막을 형성하는 것으로 대처하고 있다.
이어서, 실리사이드막을 형성하는 것에 의한 문제점 및 실리사이드 보호막에 대해 설명한다. 우선, 도 18에 반도체 집적 회로의 일례로서 인버터 회로 C2와 그를 보호하는 보호 회로 C1을 나타내고 있다.
보호 회로 C1은 P채널 MOS 트랜지스터 P1과 N채널 MOS 트랜지스터 N1을 직렬로 접속하여 구성하고, 양자를 접속하는 노드 ND1에 입력 패드 PD가 접속되어 있다. P채널 MOS 트랜지스터 P1의 게이트 전극은 전원 전위(Vcc)에 접속되어 항상 OFF 상태로 되어 있다. N채널 MOS 트랜지스터 N1의 게이트 전극은 접지 전위에 접속되어 항상 OFF 상태로 되어 있다.
인버터 회로 C2는 P채널 MOS 트랜지스터 P2와 N채널 MOS 트랜지스터 N2를 직렬로 접속하여 구성되고, 양자의 접속 노드 ND2는 도시 하지 않은 다른 회로에 접속되어 있다. 그리고, P채널 MOS 트랜지스터 P2 및 N채널 MOS 트랜지스터 N2의 게이트 전극은 보호 회로 C1의 노드 ND1에 접속되어 있다.
여기서, 입력 패드 PD로부터 서어지(surge) 전압이 입력된 경우, 즉 ESD(Electro Static Discharge)가 생긴 경우를 상정한다. 서어지 전압은 통상의 MOS 트랜지스터의 동작 전압에 비해 아주 높은 전압이기 때문에, 보호 회로 C1이 없으면 서어지 전압은 인버터 회로 C2의 P채널 MOS 트랜지스터 P2 및 N채널 MOS 트랜지스터 N2의 게이트 전압에 인가되고, 양자의 게이트 절연이 파괴될 우려가 있다. 그러나, 보호 회로 C1의 존재에 의해 서어지 전압이 인가되면, P채널 MOS 트랜지스터 P1 및 N채널 MOS 트랜지스터 N1의 소오스·드레인 사이가 브레이크다운되어 전류가 흐르고, 인버터 회로 C2에 서어지 전압이 인가되는 것을 방지할 수 있다.
그렇지만, 보호 회로 C1에서 아주 큰 서어지 전압이 소오스·드레인간에 인가된 경우, 보호 회로 C1중의 P채널 MOS 트랜지스터 P1 또는 N채널 MOS 트랜지스터 N1이 파괴되어 버린다. 이 파괴시의 서어지 전압을 ESD 내압이라 부르며, 될 수 있는 한 큰 값으로 설계하는 것이 바람직하다. 그런데, 소오스·드레인 영역의 표면에 실리사이드막이 형성되어 있으면 ESD 내압이 저하할 가능성이 있다.
도 19에 MOS 트랜지스터 M1의 평면 구성을 나타낸다. MOS 트랜지스터 M1은 가늘고 긴 형상의 게이트 전극 GE를 중앙에 배치하고, 그 짧은 쪽 방향의 양 외측에 소오스·드레인 영역 SD가 설치되며, 소오스·드레인 영역 SD의 표면에 실리사이드막 SF가 형성된 구성으로 되어 있다.
도 19에 도시한 영역 A의 확대도를 도 20에 도시한다. 실리사이드막 SF는 일반적으로 다결정 구조로서, 도 20에 도시한 바와 같이 크고 작은 실리사이드의 결정 입자 GR로 구성되어 있다. 따라서, 결정 입계에서는 각 입자의 형상이 반영되어 기복을 가지고 있다. 이것은 게이트 전극 GE의 단연부를 따라 있는 실리사이드막 SFD의 단연부에서도 마찬가지로, 도 20에 도시한 바와 같이 게이트 전극 GE를 사이에 두고 결정 입자 GR이 대향하고 있다. 이러한 구조에서, 서어지 전압이 인가되면, 게이트 전극 GE의 양측의 결정 입자 GR의 기복 부분(화살표 사이)에 서어지 전압의 집중이 일어나고, 그 부분이 집중적으로 파괴되어 MOS 트랜지스터의 동작이 불량으로 되어 보호 회로로서 기능을 잃게 된다. 이러한 이유로 보호 회로의 소오스·드레인 영역의 표면에 실리사이드막을 형성하지 않는 것으로 하고, 그 대신에 실리사이드 보호막을 형성하는 것이다.
이어서, 도 21 및 도 22를 사용하여 실리사이드 보호막을 형성한 MOS 트랜지스터 M2의 구성에 대해서 설명한다.
도 21에 도시한 바와 같이, 게이트 전극 GE 및 게이트 전극 GE의 근방의 소오스·드레인 영역 SD의 표면상에는 실리콘 산화막(SiO2)으로 구성되는 실리사이드 보호막 SP가 형성되어 있다. 여기에서, 도 21에 도시한 A-A선에서의 단면도를 도 22에 도시한다.
도 22에 도시한 바와 같이, 실리사이드 보호막 SP는 게이트 전극 GE와, 측벽 산화막 SW, 및 게이트 전극 GE의 근방의 소오스·드레인 영역 SD의 표면상에 형성되어 있고, 실리사이드 보호막 SP의 상부에는 실리사이드막 SF는 형성되어 있지 않다. 이러한 구성으로 함으로써 실리사이드막 SF의 단연부와 게이트 전극 GE의 단연부의 사이의 거리가 넓어지게 된다. 따라서, 실리사이드막 SF 단연부의 형상이, 기복이 연속한 형상으로서 서어지 전류가 돌출한 부분에 집중했다해도 서어지 전류는 저항이 높은 소오스·드레인 영역 SD 및 저(低)도프 드레인 영역 LD를 통과하는 것으로 전압이 저하하고, 또한 소오스·드레인 영역 SD 및 저도프 드레인 영역 LD의 긴 거리에 걸쳐 통과하기 때문에 확산하게 되고, MOS 트랜지스터의 파괴가 방지되어진다.
이상 설명한 바와 같이, 실리사이드막 SF를 형성하는 것으로 부적합이 발생하는 MOS 트랜지스터에 있어서는 실리사이드 보호막 SP를 형성하는 것으로 실리사이드막 SF의 형성을 방지하여 왔다.
그리고, 실리사이드 보호막 SP의 형성에서는, 실리콘 기판 SB의 전면에 걸쳐 실리콘 산화막을 형성한 후, 이 실리콘 산화막을 건식 에칭에 의해 선택적으로 제거하는 것으로, 게이트 전극 GE 및 게이트 전극 GE 근방의 소오스·드레인 영역 SD의 표면상에만 실리사이드 보호막 SP를 형성하도록 해왔다.
따라서, 실리콘 기판 SB의 표면은 MOS 트랜지스터의 측벽 산화막 SW의 형성시의 에칭에 부가하여, 실리사이드 보호막 SP의 형성시의 에칭에 노출되어 있었다. 벌크 실리콘 기판상에 MOS 트랜지스터를 형성하는 경우라면, 에칭 횟수가 다소 증가하여 기판 표면이 다소 제거되어도 중대한 문제는 발생하지 않지만, 절연성 기판상에 막 형태로 형성된 반도체층, 즉 SOI(semiconductor-on-isolation)층을 구비한 SOI 기판상에 MOS 트랜지스터를 형성할 경우에는, 에칭 횟수의 증가는 중대한 문제를 일으키게 된다.
도 23에 SOI 기판상에 형성된 MOS 트랜지스터 M3에 실리사이드 보호막을 형성한 경우의 구성을 도시한다.
도 23에서 SOI 기판 SI는 실리콘 기판 SB의 상부에 매립 절연층 BO가 형성되고, 매립 절연층 BO의 상부에 SOI층 SL이 형성된 구성을 갖고 있다. 그리고, SOI층 SL상에 MOS 트랜지스터 M3가 형성되어 있다. 일반적으로 SOI층 SL의 두께는 얇아 오버 에칭에 의한 영향을 무시할 수 없다.
예를 들면, 도 23에서 측벽 산화막 SW의 단연부에는 측벽 산화막 SW의 형성시에 발생하는 오버 에칭에 의해 생긴 단차 D1이 존재하고 있고, 단차 D1의 낙차에 상당하는 분만큼 SOI층 SL의 두께가 감소하고 있다. 또한, 실리사이드 보호막 SP의 단연부에는 실리사이드 보호막 SP의 형성시에 발생하는 오버 에칭에 의해 생긴 단차 D2가 존재하고 있고, 단차 D2의 낙차에 상당하는 양만큼 SOI층 SL의 두께가 감소된다. 이와 같이, 2회의 오버 에칭에 의해 실리사이드 보호막 SP로 덮여있지 않은 부분의 SOI층 SL의 두께는 대폭 감소하고, 그곳에 실리사이드막 SF를 형성하면, 남은 SOI층 SL이 모두 실리사이드막 SF로 되어 버릴 가능성이 있다. 그리고, SOI층 SL이 모두 실리사이드막 SF로 된 부분에서는 매립 절연층 BO(SiO2층)와 실리사이드막 SF와의 밀착성이 나쁨에 기인하여 실리사이드막 SF가 박리해 도전성의 먼지로 되고, 이것이 반도체 장치상에 잔류하면 반도체 장치의 동작 특성에 악영향을 미친다는 문제가 있었다. 또한, 소오스·드레인 영역으로 되는 부분이 실리사이드막 SF로 되어 박리되면, 반도체 장치의 종래의 기능을 얻을 수 없다는 문제가 있었다.
본 발명은 상기와 같은 문제를 해소하기 위하여 이루어진 것으로, 실리사이드 보호막을 구비한 반도체 장치에 있어서, 실리사이드 보호막의 형성시의 오버 에칭에 기인하는 부적합을 방지한 반도체 장치의 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 형성된 제1 및 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터에서 실리사이드막의 형성을 원하지 않는 부분에는 실리사이드 보호막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 주면상에 상기 제1 및 제2 MOS 트랜지스터가 형성되는 영역에 각각 제1 및 제2 게이트 산화막과, 제1 및 제2 게이트 전극을 차례로 적층하여 형성하는 공정 (a)와, 상기 제1 및 제2 게이트 전극을 마스크로 하여 상기 반도체 기판에 제1 도전형의 불순물 이온을 주입하고, 상기 제1 및 제2 게이트 전극의 측면 바깥쪽의 상기 반도체 기판의 표면내에 자기 정합적으로 비교적 저농도인 제1 도전형의 제1 반도체 영역을 각각 형성하는 공정 (b)와, 상기 제1 및 제2 게이트 전극 및 상기 반도체 기판의 표면을 덮도록 산화막을 형성하는 공정 (c)와, 상기 제1 및 제2 게이트 전극과 이 제1 및 제2 게이트 전극의 측면에 형성된 상기 산화막을 마스크로 하여 상기 산화막의 상부로부터 제1 도전형의 불순물 이온을 주입하고, 상기 제1 반도체 영역을 포함하는 상기 반도체 기판의 표면내에 자기 정합적으로 비교적 고농도인 제1 도전형의 제2 반도체 영역을 형성하는 공정 (d)와, 상기 제1 게이트 전극의 상부로부터 이 제1 게이트 전극의 측면 바깥쪽 근방의 상기 산화막의 상부에 이르도록 선택적으로 레지스트 마스크를 형성하는 공정 (e)와, 상기 레지스트 마스크에 덮이지 않은 상기 산화막을 에칭하고, 상기 레지스트 마스크의 하부의 상기 산화막을 상기 실리사이드 보호막으로서 남겨 두어 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면의 상기 산화막을 측벽 산화막으로서 남겨 두는 공정 (f)를 포함하고 있다.
본 발명에 따른 반도체 장치 제조 방법은, 상기 공정 (f)가, 상기 레지스트 마스크로 덮이지 않은 상기 산화막의 두께를 이방성 건식 에칭법에 의해 얇게 하는 공정 (f-1)과, 두께가 얇아진 상기 산화막을 습식 에칭법에 의해 제거하는 공정(f-2)를 포함하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판상에 형성된 제1 및 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터에서 실리사이드막의 형성을 원하지 않는 부분에는 실리사이드 보호막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판의 주면상의 상기 제1 및 제2 MOS 트랜지스터가 형성되는 영역에 각각 제1 및 제2 게이트 산화막, 제1 및 제2 게이트 전극을 차례로 적층하여 형성하는 공정 (a)와, 상기 제1 및 제2 게이트 전극을 마스크로 하여 상기 반도체 기판에 제1 도전형의 불순물 이온을 주입하고, 상기 제1 및 제2 게이트 전극의 측면 바깥쪽의 상기 반도체 기판의 표면내에 자기 정합적으로 비교적 저농도인 제1 도전형의 제1 반도체 영역을 각각 형성하는 공정(b)와, 상기 제1 및 제2 게이트 전극 및 상기 반도체 기판의 표면을 덮도록 제1 산화막을 형성하는 공정 (c)와, 상기 제1 산화막의 두께를 이방성 건식 에칭법에 의해 얇게 하고, 상기 제1 게이트 전극 및 상기 제1 게이트 산화막의 측면에 제1의 측벽 산화막을, 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면에 제2의 측벽 산화막을 형성하는 공정 (d)와, 상기 공정 (d)의 앞 또는 뒤에 상기 제1 산화막의 상부로부터 제1 도전형의 불순물 이온을 주입하고, 상기 제1 반도체 영역을 포함하는 상기 반도체 기판의 표면내에 자기 정합적으로 비교적 고농도인 제1 도전형의 제2 반도체 영역을 형성하는 공정(e)와, 두께가 얇아진 상기 제1 산화막의 상부에 제2 산화막을 형성하는 공정 (f)와, 상기 제1 게이트 전극의 상부로부터 이 제1 게이트 전극의 측면 바깥쪽 근방의 상기 제2 산화막의 상부에 이르도록 선택적으로 레지스트 마스크를 형성하는 공정 (g)와, 상기 레지스트 마스크에 덮이지 않은 상기 제2 산화막 및 그 하부의 두께가 얇아진 상기 제1 산화막을 에칭에 의해 제거하고, 상기 레지스트 마스크의 하부의 상기 제2 산화막을 상기 실리사이드 보호막으로 하는 공정 (h)를 포함하고 있다.
도 1은 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 2는 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 3은 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 4는 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 5는 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 6은 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법의 변형예를 나타낸 도면.
도 7은 본 발명에 따른 제1 실시예의 반도체 장치의 제조 방법의 변형예를 나타낸 도면.
도 8은 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 9는 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 10은 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 11은 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 12는 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 13은 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법을 나타낸 도면.
도 14는 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법의 변형예를 나타낸 도면.
도 15는 본 발명에 따른 제2 실시예의 반도체 장치의 제조 방법의 변형예를 나타낸 도면.
도 16은 MOS 트랜지스터의 제조에 있어서의 살리사이드 공정을 설명하는 도면.
도 17은 MOS 트랜지스터의 제조에 있어서의 살리사이드 공정을 설명하는 도면.
도 18은 실리사이드 보호막의 용도를 설명하는 도면.
도 19는 실리사이드막의 문제점을 설명하는 도면.
도 20은 실리사이드막의 문제점을 설명하는 도면.
도 21은 실리사이드 보호막의 동작을 설명하는 평면도.
도 22는 실리사이드 보호막의 동작을 설명하는 평면도.
도 23은 실리사이드 보호막의 문제점을 설명하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
5, 5A : 게이트 산화막
6, 6A : 게이트 전극
8, 15, 16 : 실리콘 산화막
9, 17 : 실리사이드 보호막
R1, R2 : 레지스트 마스크
11A, 21, 21A : 측벽 산화막
〈A. 제1 실시예〉
〈A-1. 제조 방법〉
본 발명에 따른 제1 실시예로서 실리사이드 보호막을 필요로 하는 MOS 트랜지스터를 구비한 반도체 장치(100)의 제조 방법을 제조 공정을 차례로 도시한 도 1 내지 도 5를 사용하여 설명한다.
우선, 도 1에 도시한 공정에서 실리콘 기판(1)의 상부에 매립 절연층(2)과, SOI층(3)이 차례로 형성된 SOI 기판(10)을 준비한다. 그리고, 실리사이드 보호막을 필요로 하는 MOS 트랜지스터가 형성되는 보호 영역 PR 및 실리사이드 보호막을 필요로 하지 않는 MOS 트랜지스터가 형성되는 통상 영역 OR에 각각 게이트 산화막(5 및 5A), 게이트 전극(6 및 6A)을 선택적으로 형성하고, 이 게이트 전극(6 및 6A)을 마스크로 하여 SOI층(3)에 이온 주입법에 의해 N형 불순물(예를 들면 As)를 도입하여, SOI층(3)의 표면내에 자기 정합적으로 저도프 드레인 영역(4)(제1 반도체 영역)을 형성한다. 또한, SOI층(3)에는 미리 P형 불순물이 비교적 저농도로 도입되어 있다.
이어서, 도 2에 나타낸 공정에서, 보호 영역 PR 및 통상 영역 OR에서 전면적으로 실리콘 산화막(8)을 형성한다. 그리고, 실리콘 산화막(8)의 상부로부터 실리콘 산화막(8)을 관통하도록 이온 주입법에 의해 N형 불순물(예를 들면 As)를 도입하고, SOI층(3)의 표면내에 자기 정합적으로 소오스·드레인 영역(7)(제2 반도체 영역)을 형성한다.
여기에서, 게이트 전극(6 및 6A)의 하부의 SOI층(3)내에, 또한 저도프 드레인 영역(4)를 남기고자 하는 부분에는 불순물이 주입되지 않도록 하기 위해 게이트 전극(6 및 6A)의 두께, 및 실리콘 산화막(8)의 두께에는 유의한다. 예를 들면, 불순물로서 비소(As)를 사용하는 경우는, 주입 에너지가 80keV이면, 게이트 전극(6 및 6A)의 두께는 2000옹스트롬 정도, 실리콘 산화막(8)의 두께는 500 옹스트롬 정도로 한다.
또한, 상기 두께에서는 플루오르화 붕소(BF3)를 불순물로서 사용하는 경우(P형 MOS 트랜지스터를 형성하는 경우)는 그의 주입 에너지는 60keV 정도로 한다.
이와 같이 실리콘 산화막(8)을 통해 이온 주입을 행함으로써 SOI층(3)의 표면에 주입에 의한 손상이 주어지는 것이 방지된다.
이어서, 도 3에 도시한 공정에서, 보호 영역 PR에서의 실리콘 산화막(8)의 소정 부분에 선택적으로 레지스트 마스크 R1을 형성한다. 레지스트 마스크 R1은 실리콘 산화막(8)을 실리사이드 보호막으로서 남기지 않은 부분을 덮도록 형성되고, 도 3에서는 게이트 전극(6)의 상부로부터 게이트 전극(6)의 근방의 소오스·드레인 영역(7)의 상부에 걸쳐 형성된다.
이어서, 도 4에 도시한 공정에서, 건식 에칭에 의해 레지스트 마스크 R1에 덮여진 부분 이외의 실리콘 산화막(8)을 제거한다. 이 공정에 의해 게이트 전극(6)의 상부로부터 게이트 전극(6)의 근방의 소오스·드레인 영역(7)의 상부에 걸쳐서는 실리사이드 보호막(9)이 형성되고, 게이트 전극(6A) 및 게이트 산화막(5A)의 양측면에는 측벽 산화막(11A)이 형성되어진다.
이어서, 레지스트 마스크 R1을 제거한 후, 전면적으로 예를 들면 코발트(Co) 등의 금속막을 스퍼터링에 의해 100 옹스트롬 정도의 두께로 형성한다. 이어서, 온도 조건 400∼500℃로 30∼120초 정도의 열처리를 행하면, 금속막과 실리콘층이 접한 부분이 반응하여 실리사이드막이 형성되게 된다. 그 후, 반응하지 않은 부분을 습식 에칭에 의해 제거하고, 온도 조건 800∼900℃로 30∼120초 정도의 열처리를 행하면, 도 5에 도시한 바와 같이 소오스·드레인 영역(7)의 노출 표면상 및 게이트 전극(6A)의 노출 표면상에만 실리사이드막(12)이 자기 정합적으로 형성된 반도체 장치(100)가 얻어지게 된다.
또한, 실리사이드막(12)로서는 티탄 실리사이드(TiSi2), 또는 니켈 실리사이드(NiSi2), 텅스텐 실리사이드(WSi2) 등 어떤 실리사이드막이라도 관계없다.
〈A-2. 특징적 작용 효과〉
이상 설명한 바와 같이, 본 발명에 따른 제1 실시예에서는 보호 영역 PR에서의 실리사이드 보호막 및 통상 영역에서의 측벽 산화막(11A)을 양자에 공통하도록 형성된 실리콘 산화막(8)에 1회의 에칭 공정을 실시함으로써 형성하기 때문에, SOI층(3)의 표면이 오버 에칭에 의해 깎이는 횟수가 저감하고, SOI층(3)의 두께가 과도하게 감소하는 것이 방지되기 때문에, 실리사이드 공정에서 SOI층(3)이 모두 실리사이드막으로 될 가능성이 저감한다. 따라서, 실리사이드막(12)이 박리하여 도전성의 먼지로 되는 현상이 방지되기 때문에, 도전성의 먼지의 존재에 의해 반도체 장치의 동작 특성이 열화하는 것이 방지되고, 또한 실리사이드막(12)의 박리로 기인하는 반도체 장치로서의 기능의 저하를 방지할 수 있다. 또한, 실리콘 산화막(8)을 통해 소오스·드레인 주입을 행함으로써 SOI층(3)의 표면에 주입에 의한 손상이 주어지는 것이 방지된다.
이와 같이, 실리사이드 보호막(9) 및 측벽 산화막(11A)을 공통의 실리콘 산화막(8)으로 형성하고, 실리콘 산화막(8)을 통해 소오스·드레인 주입을 행하는 것으로 이상 설명한 작용 효과 이외에 제조 공정을 간략화할 수 있는 효과가 얻어진다.
예를 들면, 미국 특허 5585299호 공보에서는, 실리사이드 보호막 및 측벽 산화막을 공통의 실리콘 산화막으로 형성하는 구성이 개시되어 있지만, 보호 영역으로의 MOS 트랜지스터의 상부로부터 실리사이드 보호막을 완전히 제거한 후에 행하고 있고, 실리사이드 보호막을 완전히 제거한다는 기술적으로 곤란한 공정이 필요하게 된다. 따라서, 제조 공정이 복잡하게 되는 것과 함께, 소오스·드레인 영역 표면의 오버 에칭에 의한 손상도 발생하지만, 보호 영역의 MOS 트랜지스터의 상부로부터 실리사이드 보호막을 제거할 필요가 없는 본원 발명에서는 그와 같은 문제는 없다.
또한, 게이트 전극의 측면 부분도 포함하여 실리사이드 보호막을 완전히 제거하는데는 건식 에칭만으로는 불충분하고, 습식 에칭, 그것도 비교적 장시간의 습식 에칭이 필요하지만, 장시간의 습식 에칭에 의해 MOS 트랜지스터의 게이트 산화막도 제거되어 MOS 트랜지스터가 파괴될 가능성이 있지만, 본원 발명에서는 그러한 문제는 발생하지 않는다.
또한, 미국 특허 562344호 공보 및 5021853호 공보에서는, 실리사이드 보호막 및 측벽 산화막을 공통의 실리콘 산화막으로 형성하는 구성이 개시되어 있지만, 소오스·드레인 주입은 상기 실리콘 산화막을 형성하기 전에 게이트 전극을 마스크로 하여 이온 주입법에 의해 형성하고 있다. 따라서, 기판 표면으로의 주입에 의한 손상을 방지할 수는 없다. 또한, 게이트 전극을 마스크로 하여 소오스·드레인 영역을 형성하고 있으며, 저도프 드레인 영역은 형성되지 않고 본원 발명의 구성과는 다르다.
〈A-3. 변형예〉
이상 설명한 본 발명에 따른 제1 실시예에서는 도 3에 도시한 공정에서 보호 영역 PR에서의 실리콘 산화막(8)의 소정 부분에 선택적으로 레지스트 마스크 R1을 형성한 후, 도 4에 도시한 공정에서 건식 에칭에 의해 레지스트 마스크 R1으로 덮인 부분 이외의 실리콘 산화막(8)을 제거하는 예를 나타내었다. 그러나, SOI층(3)의 표면의 오버 에칭을 방지한다는 관점으로부터 이하와 같은 방법을 채용할 수도 있다.
즉, 도 3에 도시한 공정에 계속하여 도 6에 도시한 바와 같이 건식 에칭에 의해 레지스트 마스크 R1으로 덮인 부분 이외의 실리콘 산화막(8)을 소정의 두께로 되기까지 제거한다. 이 경우, 실리콘 산화막(8)은 SOI층(3)상에 200 옹스트롬 정도의 두께로 되도록 한다.
이어서, 도 7에 도시한 공정에서, 습식 에칭에 의해 남아 있던 실리콘 산화막(8)을 완전히 제거한다. 습식 에칭은 실리콘에 대한 선택비가 높기 때문에, SOI층(3)의 표면이 오버 에칭되는 비율이 작고, SOI층(3)의 두께가 과도하게 감소하는 것이 더욱 방지되기 때문에, 실리사이드 공정에서 SOI층(3)이 모두 실리사이드막으로 될 가능성이 더욱 저감되게 된다.
또한, 습식 에칭은 등방적이기 때문에, 레지스트 마스크 R1으로 덮이지 않은 부분, 즉 실리사이드 보호막(9)의 단연부(91)이 약간 제거되게 되며, 이 단연부(91)의 표면 형상이 완만하게 경사한 형상으로 된다. 이것은 통상 영역 OR의 MOS 트랜지스터에서의 측벽 산화막(11A)의 표면 형상에서도 마찬가지이고, 본 변형예를 적용한 경우의 특징이라고 말할 수 있다.
〈B. 제2 실시예〉
〈B-1. 제조 방법〉
도 1 내지 도 5를 사용하여 설명한 제1 실시예에서는, 실리사이드 보호막(9) 및 측벽 산화막(11A)을 공통의 실리콘 산화막(8)으로 형성하고, 실리콘 산화막(8)을 통해 소오스·드레인 주입을 행하는 예를 설명하였지만, 오버 에칭의 횟수를 줄인다는 관점에서 이하 도 8 내지 도 13을 사용하여 설명하는 제조 방법을 채용할 수 있다.
우선, 도 8에 도시한 공정에서, 실리콘 기판(1)의 상부에 매립 절연층(2)과, SOI층(3)이 차례로 형성된 SOI 기판(10)을 준비한다. 그리고, 실리사이드 보호막을 필요로 하는 MOS 트랜지스터가 형성되는 보호 영역 PR 및 실리사이드 보호막을 필요로 하지 않는 MOS 트랜지스터가 형성되는 통상 영역 OR에 각각 게이트 산화막(5 및 5A)과, 게이트 전극(6 및 6A)을 선택적으로 형성하고, 이 게이트 전극(6 및 6A)을 마스크로 하여 SOI층(3)에 이온 주입법에 의해 N형 불순물(예를 들면 As)을 도입해 SOI층(3)의 표면내에 자기 정합적으로 저도프 드레인 영역(4 ; 제1 반도체 영역)을 형성한다. 또한, SOI층(3)에는 P형 불순물이 비교적 저농도로 도입되어 있다.
이어서, 도 9에 도시한 공정에서, 보호 영역 PR 및 통상 영역 OR에서 전면적으로 실리콘 산화막(15 ; 제1의 실리콘 산화막)을 형성한다. 그리고, 실리콘 산화막(15)의 상부로부터 실리콘 산화막(15)을 관통하도록 이온 주입법에 의해 N형 불순물(예를 들면 As)을 도입하고, SOI층(3)의 표면내에 자기 정합적으로 소오스·드레인 영역(7 ; 제2 반도체 영역)을 형성한다.
여기에서, 게이트 전극(6 및 6A)의 하부의 SOI층(3)내에, 또한 저도프 드레인 영역(4)을 남기고자 하는 부분에는 불순물이 주입되지 않도록 하기 위해 게이트 전극(6 및 6A)의 두께 및 실리콘 산화막(15)의 두께에는 유의한다. 예를 들면, 불순물로서 비소(As)를 사용하는 경우는, 주입 에너지가 80keV이면, 게이트 전극(6 및 6A)의 두께는 2000 옹스트롬 정도, 실리콘 산화막(15)의 두께는 500 옹스트롬 정도로 한다.
게다가, 상기 두께에 있어서는, 플루오르화 붕소(BF3)를 불순물로서 사용하는 경우(P형 MOS 트랜지스터를 형성하는 경우)는 그 주입 에너지는 60keV 정도로 한다.
이와 같이, 실리콘 산화막(15)을 통해 이온 주입을 행함으로써 SOI층(3)의 표면에 주입에 의한 손상이 주어지는 것이 방지된다.
이어서, 도 10에 도시한 바와 같이 건식 에칭에 의해 실리콘 산화막(15)을 소정의 두께로 될때까지 제거한다. 이 경우, 실리콘 산화막(15)는 SOI층(3)상에서 200 옹스트롬 정도의 두께로 되도록 한다. 이 공정에 의해 게이트 전극(6A) 및 게이트 산화막(5A)의 양측면에는 측벽 산화막(21A)이 형성되고, 게이트 전극(6) 및 게이트 산화막(5)의 양측면에는 측벽 산화막(21)이 형성되게 된다. 또한, 게이트 전극(5 및 5A)의 상면에는 실리콘 산화막(15)이 200 옹스트롬의 두께로 남아 있게 된다.
이어서, 도 11에 도시한 공정에서, 전면적으로 실리콘 산화막(16 ; 제2의 실리콘 산화막)을 형성하고, 보호 영역 PR에서의 실리콘 산화막(15)의 소정 부분에 선택적으로 레지스트 마스크 R2를 형성한다. 실리콘 산화막(16)의 두께는, 예를 들면 1000 옹스트롬 정도로 한다.
레지스트 마스크 R2는 실리콘 산화막(16)을 실리사이드 보호막으로서 남기고자 하는 부분을 덮도록 형성되고, 도 11에서는 게이트 전극(6)의 상부로부터 게이트 전극(6)의 근방의 소오스·드레인 영역(7)의 상부에 걸쳐 형성된다.
이어서, 도 12에 도시한 공정에서 건식 에칭에 의해 레지스트 마스크 R2로 덮인 부분 이외의 실리콘 산화막(16) 및 그 하부의 실리콘 산화막(15)을 제거한다. 이 공정에 의해, 게이트 전극(6)의 상부로부터 게이트 전극(6)의 근방의 소오스·드레인 영역(7)의 상부에 걸쳐서는 실리사이드 보호막(17)이 형성되고, 게이트 전극(6A) 및 게이트 산화막(5A)의 양측면에는 측벽 산화막(22)이 형성되게 된다.
다음에, 레지스트 마스크 R2를 제거한 후, 도 13에 도시한 공정에서 살리사이드 기술에 의해 소오스·드레인 영역(7)의 노출 표면상 및 게이트 전극(6A)의 노출 표면상에만 실리사이드막(12), 예를 들면 코발트 실리사이드를 자기 정합적으로 형성하는 것으로 반도체 장치(200)가 얻어지게 된다. 게다가, 실리사이드막(12)의 형성 방법에 대해서는 제1 실시예와 마찬가지이기 때문에, 중복 설명은 생략한다.
이상의 설명에 있어서는, 도 9에 나타낸 공정에서 실리콘 산화막(15)의 상부로부터 이온 주입을 행하고, 소오스·드레인 영역(7)을 형성하는 예에 대해서 나타냈지만 소오스·드레인 주입은 도 10에 도시한 공정에서 행하여도 좋다.
즉, 건식 에칭에 의해 실리콘 산화막(15)을 소정의 두께로 되기까지 제거한 후에얇아진 실리콘 산화막(15)을 관통하도록 소오스·드레인 주입을 행하여도 좋다. 이 경우, 게이트 전극(6A) 및 게이트 산화막(5A)의 양측면에는 측벽 산화막(11A)이 형성되고, 게이트 전극(6A) 및 게이트 산화막(5A)의 산화막(5)의 양측면에는 측벽 산화막(11)이 형성되어 있기 때문에, 측벽 산화막(11 및 11A)의 하부에는 N형 불순물이 추가 주입되는 일은 없고 저도프 드레인 영역(4)가 남겨지게 된다.
게다가, 실리콘 산화막(15)은 200 옹스트롬 정도이기 때문에, 불순물로서 비소(As)를 사용하는 경우는, 주입 에너지는 40∼50keV 정도이면 된다. 또한, 이와 같이 실리콘 산화막(15)가 얇은 경우에도 주입에 의한 손상이 SOI층(3)의 표면에 주어지는 것을 방지하는 효과는 가지고 있다.
〈B-2. 특징적 작용 효과〉
이상 설명한 바와 같이, 본 발명에 따른 제2 실시예에서는 저도프 드레인 영역(4)를 남기기 위한 실리콘 산화막(15)과, 실리사이드 보호막(17)은 다른 공정에서 형성되게 되지만, SOI층(3)의 표면이 에칭을 받는 횟수는 1회로 끝나기 때문에, SOI층(3)의 표면이 오버 에칭에 의해 깎이는 횟수가 저감되고, SOI층(3)의 두께가 과도하게 감소하는 것이 방지되기 때문에, 실리사이드 공정에서 SOI층(3)이 모두 실리사이드막으로 될 가능성이 감소된다. 따라서, 실리사이드막(12)가 박리하여 도전성의 먼지로 되는 것이 방지되고, 도전성의 먼지의 존재에 의해 반도체 장치의 동작 특성이 열화하는 것이 방지되며, 또한 실리사이드막(12)의 박리에 기인하는 반도체 장치로서의 기능의 저하를 방지할 수 있다. 또한, 실리콘 산화막(15)을 통해 소오스·드레인 주입을 행함으로써 SOI층(3)의 표면에 주입에 의한 손상이 주어지는 것이 방지된다.
또한, 저도프 드레인 영역(4)을 남기기 위한 실리콘 산화막(15)과 실리사이드 보호막(17)을 다른 공정에서 형성하기 때문에, 양자의 두께를 다르게 하고자 하는 경우에 적합하다. 예를 들면, MOS 트랜지스터의 소오스·드레인 내압을 비롯한 전기 특성을 조정하기 위해 저도프 드레인 영역(4)의 평면 방향의 길이를 조정할 필요가 있지만, 그 길이를 얻기 위해서는 실리콘 산화막(15)의 두께를 실리사이드 보호막(17)에서 요구되는 두께보다도 얇게 해야만 하지만, 본원 발명은 이러한 경우에 적합하다.
게다가, 측벽 산화막(21 및 21A) 형성후에 소오스·드레인 주입을 행할 경우에는, 측벽 산화막(21 및 21A)의 두께를 조정하는 것으로 저도프 드레인 영역(4)의 평면 방향의 길이를 조정할 수 있다.
〈B-3. 변형예〉
이상 설명한 본 발명에 따른 제2 실시예에서는 도 11에 도시한 공정에서 보호 영역 PR에서의 실리콘 산화막(16)의 소정 부분에 선택적으로 레지스트 마스크 R2를 형성한 후, 도 12에 도시한 공정에서 건식 에칭에 의해 레지스트 마스크 R2로 덮인 부분 이외의 실리콘 산화막(16)을 제거하는 예를 도시하였다. 그러나, SOI층(3)의 표면의 오버 에칭을 방지한다는 관점으로부터 이하와 같은 방법을 채용할 수도 있다.
즉, 도 11에 도시한 공정에 계속하여 도 14에 도시한 바와 같이 건식 에칭에 의해 레지스트 마스크 R2로 덮인 부분 이외의 실리콘 산화막(16)을 소정의 두께로 되기까지 제거한다. 이 경우, 실리콘 산화막(16)은 실리콘 산화막(15)상에서 200 옹스트롬 정도의 두께로 되도록 한다.
이어서, 도 15에 도시한 공정에서, 습식 에칭에 의해 실리콘 산화막(16 및 15)을 완전히 제거한다. 습식 에칭은 실리콘에 대한 선택비가 높기 때문에, SOI층(3)의 표면이 오버 에칭되는 비율이 작고, SOI층(3)의 두께가 과도하게 감소하는 것이 더욱 방지되기 때문에, 실리사이드 공정에서 SOI층(3)이 모두 실리사이드막으로 될 가능성이 더욱 감소하게 된다.
또한, 습식 에칭은 등방적이기 때문에, 레지스트 마스크 R2로 덮이지 않은 부분, 즉 실리사이드 보호막(17)의 단연부(171) 및 실리콘 산화막(15)의 단연부(151)가 약간 제거되게 되고, 이 단연부(171 및 151)의 표면 형상이 수직 단면 방향으로 완만하게 기울어진 형상으로 된다. 이것은 통상 영역 OR의 MOS 트랜지스터에서의 측벽 산화막(22)의 표면 형상에서도 마찬가지로, 본 변형예를 적용한 경우의 특징이라고 말할 수 있다.
또한, 이상 설명한 본 발명에 따른 제1 및 제2 실시예에서는 SOI 기판상에 MOS 트랜지스터를 형성하는 예에 대해서만 설명하였지만, 본원 발명은 벌크 실리콘 기판상에 MOS 트랜지스터를 형성할 경우에 적용해도 된다는 것은 말할 것까지도 없다.
본 발명에 따른 반도체 장치의 제조 방법에 의하면, 실리사이드 보호막 및 제1 반도체 영역을 남겨 저도프 드레인 영역으로 하기 위한 산화막을 양자에 공통하도록 형성된 산화막에 1회의 에칭 공정을 실시하는 것으로 형성하고, 소오스·드레인 영역으로 되는 제2 반도체 영역을 산화막을 통한 이온 주입에 의해 형성하기 때문에 제조 공정을 간략화하여 제조 단가의 저감을 도모할 수 있는 것과 함께, 반도체 기판의 표면이 오버 에칭에 의해 깎이는 횟수가 저감한다. 따라서, 실리사이드 보호막 및 측벽 산화막의 단연부 근방의 반도체 기판 표면내에 존재하는 제2 반도체 영역의 두께가 과도하게 감소하는 것이 방지되기 때문에, 제2 반도체 영역의 두께의 감소에 기인하는 부적합의 발생을 방지한 반도체 장치가 얻어진다. 또한, 산화막을 통해 불순물 주입을 행함으로써 반도체 기판의 표면에 주입에 의한 손상이 주어지는 것이 방지된다.
또한 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 재료에 대한 선택비가 높은 습식 에칭에 의해 두께가 얇아진 산화막을 제거하기 때문에, 반도체 기판의 표면이 오버 에칭되는 비율이 작고, 실리사이드 보호막 및 측벽 산화막의 단연부 근방의 반도체 기판 표면내에 존재하는 제2 반도체 영역의 두께가 과도하게 감소하는 것이 더욱 방지된다.
또 본 발명에 따른 반도체 장치의 제조 방법에 의하면, 제1 반도체 영역을 남겨 저도프 드레인 영역으로 하기 위한 제1 산화막과, 실리사이드 보호막과는 다른 공정에서 형성되기 되지만, 반도체 기판의 표면이 에칭을 받는 횟수는 1회로 끝나기 때문에, 반도체 기판의 표면이 오버 에칭에 의해 깎이는 횟수가 감소하고, 반도체 기판의 두께가 과도하게 감소하는 것이 방지된다. 따라서, 실리사이드 보호막 및 제1 및 제2의 측벽 산화막의 단연부 근방의 반도체 기판 표면내에 존재하는 제2 반도체 영역의 두께가 과도하게 감소하는 것이 방지되기 때문에, 제2 반도체 영역의 두께의 감소에 기인하는 부적합의 발생을 방지한 반도체 장치가 얻어진다. 또한, 제1의 산화마을 통해 불순물 주입을 행함으로써 반도체 기판의 표면에 주입에 의한 손상이 주어지는 것이 방지된다. 게다가, 제1 반도체 영역을 남겨 저도프 드레인 영역으로 하기 위한 제1 산화막과, 실리사이드 보호막을 다른 공정에서 형성하기 때문에, 양자의 두께가 다른 반도체 장치에 적합한 제조 방법을 얻을 수 있다.

Claims (3)

  1. 반도체 기판상에 형성된 제1 및 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터에서 실리사이드막의 형성을 바라지 않는 부분에는 실리사이드 보호막이 형성된 반도체 장치의 제조 방법에 있어서,
    (a) 상기 반도체 기판의 주면(主面)상에 상기 제1 및 제2 MOS 트랜지스터가 형성되는 영역에, 각각 제1 및 제2 게이트 산화막과, 제1 및 제2 게이트 전극을 차례로 적층하여 형성하는 공정과,
    (b) 상기 제1 및 제2 게이트 전극을 마스크로 하여 상기 반도체 기판에 제1 도전형의 불순물 이온을 주입하고, 상기 제1 및 제2 게이트 전극의 측면 바깥쪽의 상기 반도체 기판 표면내에 자기 정합적으로 비교적 저농도인 제1 도전형의 제1 반도체 영역을 각각 형성하는 공정과,
    (c) 상기 제1 및 제2 게이트 전극 및 상기 반도체 기판의 표면을 덮도록 산화막을 형성하는 공정과,
    (d) 상기 제1 및 제2 게이트 전극과, 이 제1 및 제2 게이트 전극의 측면에 형성된 상기 산화막을 마스크로 하여, 상기 산화막의 상부로부터 제1 도전형의 불순물 이온을 주입하고, 상기 제1 반도체 영역을 포함하는 상기 반도체 기판의 표면내에 자기 정합적으로 비교적 고농도인 제1 도전형의 제2 반도체 영역을 형성하는 공정과,
    (e) 상기 제1 게이트 전극의 상부로부터 이 제1 게이트 전극의 측면 바깥쪽 근방의 상기 산화막의 상부에 걸쳐 선택적으로 레지스트 마스크를 형성하는 공정과,
    (f) 상기 레지스트 마스크로 덮이지 않은 상기 산화막을 에칭하고, 상기 레지스트 마스크의 하부의 상기 산화막을 상기 실리사이드 보호막으로서 남기며, 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면의 상기 산화막을 측벽 산화막으로서 남기는 공정
    을 구비하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 공정 (f)는,
    (f-1) 상기 레지스트 마스크로 덮이지 않은 상기 산화막의 두께를 이방성 건식 에칭법에 의해 얇게 하는 공정과,
    (f-2) 두께가 얇아진 상기 산화막을 습식 에칭법에 의해 제거하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 기판상에 형성된 제1 및 제2 MOS 트랜지스터를 구비하고, 상기 제1 MOS 트랜지스터에서 실리사이드막의 형성을 바라지 않는 부분에는 실리사이드 보호막이 형성된 반도체 장치의 제조 방법에 있어서,
    (a) 상기 반도체 기판의 주면상의 상기 제1 및 제2 MOS 트랜지스터가 형성되는 영역에, 각각 제1 및 제2 게이트 산화막과, 제1 및 제2 게이트 전극을 차례로 적층하여 형성하는 공정과,
    (b) 상기 제1 및 제2 게이트 전극을 마스크로 하여 상기 반도체 기판에 제1 도전형의 불순물 이온을 주입하고, 상기 제1 및 제2 게이트 전극의 측면 바깥쪽의 상기 반도체 기판 표면내에, 자기 정합적으로 비교적 저농도인 제1 도전형의 제1 반도체 영역을 각각 형성하는 공정과,
    (c) 상기 제1 및 제2 게이트 전극 및 상기 반도체 기판의 표면을 덮도록 제1 산화막을 형성하는 공정과,
    (d) 상기 제1 산화막의 두께를 이방성 건식 에칭법에 의해 얇게 하고, 상기 제1 게이트 전극 및 상기 제1 게이트 산화막의 측면에 제1의 측벽 산화막을, 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면에 제2의 측벽 산화막을 형성하는 공정과,
    (e) 상기 공정 (d)의 전 또는 후에, 상기 제1 산화막의 상부로부터 제1 도전형의 불순물 이온을 주입하고, 상기 제1 반도체 영역을 포함하는 상기 반도체 기판 표면내에 자기 정합적으로 비교적 고농도인 제1 도전형의 제2 반도체 영역을 형성하는 공정과,
    (f) 두께가 얇아진 상기 제1 산화막의 상부에 제2 산화막을 형성하는 공정과,
    (g) 상기 제1 게이트 전극의 상부로부터 이 제1 게이트 전극의 측면 바깥쪽 근방의 상기 제2 산화막의 상부에 걸쳐 선택적으로 레지스트 마스크를 형성하는 공정과,
    (h) 상기 레지스트 마스크에 덮이지 않은 상기 제2 산화막 및 그 하부의 두께가 얇아진 상기 제1 산화막을 에칭에 의해 제거하고, 상기 레지스트 마스크의 하부의 상기 제2 산화막을 상기 실리사이드 보호막으로 하는 공정
    을 포함하는 반도체 장치의 제조 방법.
KR1019970071900A 1997-08-22 1997-12-22 반도체 장치의 제조 방법 KR100261646B1 (ko)

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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11317527A (ja) * 1998-05-06 1999-11-16 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6555455B1 (en) * 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
TW405164B (en) * 1999-01-04 2000-09-11 United Microelectronics Corp Method for manufacturing self-aligned silicide
US6121091A (en) * 1999-01-19 2000-09-19 Taiwan Semiconductor Manufacturing Company Reduction of a hot carrier effect phenomena via use of transient enhanced diffusion processes
EP1049167A3 (en) 1999-04-30 2007-10-24 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6180462B1 (en) * 1999-06-07 2001-01-30 United Microelectronics Corp. Method of fabricating an analog integrated circuit with ESD protection
US6433388B2 (en) * 1999-06-29 2002-08-13 Oki Electric Industry Co., Ltd Semiconductor device with self-aligned areas formed using a supplemental silicon overlayer
KR100322886B1 (ko) * 1999-07-01 2002-02-09 박종섭 반도체장치의 금속 콘택 형성 방법
JP2001077209A (ja) 1999-07-08 2001-03-23 Mitsubishi Electric Corp 半導体装置の製造方法
US6204129B1 (en) * 1999-10-22 2001-03-20 United Microelectronics Corp Method for producing a high-voltage and low-voltage MOS transistor with salicide structure
JP2001196549A (ja) 2000-01-11 2001-07-19 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6277683B1 (en) * 2000-02-28 2001-08-21 Chartered Semiconductor Manufacturing Ltd. Method of forming a sidewall spacer and a salicide blocking shape, using only one silicon nitride layer
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US6525381B1 (en) 2000-03-31 2003-02-25 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact using shallow-doped source, and method
JP4676069B2 (ja) * 2001-02-07 2011-04-27 パナソニック株式会社 半導体装置の製造方法
US6410371B1 (en) * 2001-02-26 2002-06-25 Advanced Micro Devices, Inc. Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer
US6670263B2 (en) 2001-03-10 2003-12-30 International Business Machines Corporation Method of reducing polysilicon depletion in a polysilicon gate electrode by depositing polysilicon of varying grain size
KR20030052814A (ko) * 2001-12-21 2003-06-27 동부전자 주식회사 반도체소자의 제조방법
DE10208728B4 (de) * 2002-02-28 2009-05-07 Advanced Micro Devices, Inc., Sunnyvale Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen
DE10208904B4 (de) 2002-02-28 2007-03-01 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement
DE10209059B4 (de) 2002-03-01 2007-04-05 Advanced Micro Devices, Inc., Sunnyvale Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements
DE10234931A1 (de) 2002-07-31 2004-02-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
US6815235B1 (en) 2002-11-25 2004-11-09 Advanced Micro Devices, Inc. Methods of controlling formation of metal silicide regions, and system for performing same
KR100588653B1 (ko) * 2002-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 제조방법
KR100559572B1 (ko) * 2003-09-01 2006-03-10 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US7227234B2 (en) * 2004-12-14 2007-06-05 Tower Semiconductor Ltd. Embedded non-volatile memory cell with charge-trapping sidewall spacers
DE102009010883B4 (de) * 2009-02-27 2011-05-26 Amd Fab 36 Limited Liability Company & Co. Kg Einstellen eines nicht-Siliziumanteils in einer Halbleiterlegierung während der FET-Transistorherstellung mittels eines Zwischenoxidationsprozesses
JP2012222023A (ja) * 2011-04-05 2012-11-12 Renesas Electronics Corp 半導体装置の製造方法
US8883598B2 (en) * 2012-03-05 2014-11-11 Taiwan Semiconductor Manufacturing Co., Ltd. Thin capped channel layers of semiconductor devices and methods of forming the same
US10840333B2 (en) 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4874713A (en) * 1989-05-01 1989-10-17 Ncr Corporation Method of making asymmetrically optimized CMOS field effect transistors
US5021853A (en) * 1990-04-27 1991-06-04 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
US5262344A (en) * 1990-04-27 1993-11-16 Digital Equipment Corporation N-channel clamp for ESD protection in self-aligned silicided CMOS process
JP2940880B2 (ja) * 1990-10-09 1999-08-25 三菱電機株式会社 半導体装置およびその製造方法
JP3181695B2 (ja) * 1992-07-08 2001-07-03 ローム株式会社 Ｓｏｉ基板を用いた半導体装置の製造方法
US5589423A (en) * 1994-10-03 1996-12-31 Motorola Inc. Process for fabricating a non-silicided region in an integrated circuit
DE19510777C1 (de) * 1995-03-24 1996-06-05 Itt Ind Gmbh Deutsche Verfahren zum Herstellen einer CMOS-Struktur mit ESD-Schutz
US5672527A (en) * 1996-03-08 1997-09-30 United Microelectronics Corp. Method for fabricating an electrostatic discharge protection circuit
US5585299A (en) * 1996-03-19 1996-12-17 United Microelectronics Corporation Process for fabricating a semiconductor electrostatic discharge (ESD) protective device
US5814537A (en) * 1996-12-18 1998-09-29 Sharp Microelectronics Technology,Inc. Method of forming transistor electrodes from directionally deposited silicide

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DE19819438C2 (de) 2002-01-24
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DE19819438A1 (de) 1999-03-04
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FR2767603B1 (fr) 2003-07-04
KR19990022665A (ko) 1999-03-25

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