JPH0936365A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
- Publication number
- JPH0936365A JPH0936365A JP7200481A JP20048195A JPH0936365A JP H0936365 A JPH0936365 A JP H0936365A JP 7200481 A JP7200481 A JP 7200481A JP 20048195 A JP20048195 A JP 20048195A JP H0936365 A JPH0936365 A JP H0936365A
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- JP
- Japan
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- gate electrode
- mos transistor
- input
- insulating film
- impurity layer
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 優れた内部回路特性を保持しながらＥＳＤ耐
性の向上を図った半導体集積回路を提供する。 【構成】 シリコン基板１のフィールド酸化膜２で囲ま
れたｐ型素子領域に、通常の工程でゲート酸化膜３を介
してゲート電極４が形成される。内部回路部のＭＯＳト
ランジスタＱ２はＬＤＤ構造であって、ゲート電極４を
マスクとしてイオン注入して得られるｎ- 型層６１，６
２と、ゲート電極４の側壁にスペーサ絶縁膜６を形成し
た状態でイオン注入して得られるｎ+ 型層５１，５２か
らなるドレイン，ソースを有する。入出力回路部のＭＯ
ＳトランジスタＱ１は、ＳＤ構造であって、スペーサ絶
縁膜を用いずイオン注入して得られるｎ+ 型層５１，５
２によりソース、ドレインが形成される。
性の向上を図った半導体集積回路を提供する。 【構成】 シリコン基板１のフィールド酸化膜２で囲ま
れたｐ型素子領域に、通常の工程でゲート酸化膜３を介
してゲート電極４が形成される。内部回路部のＭＯＳト
ランジスタＱ２はＬＤＤ構造であって、ゲート電極４を
マスクとしてイオン注入して得られるｎ- 型層６１，６
２と、ゲート電極４の側壁にスペーサ絶縁膜６を形成し
た状態でイオン注入して得られるｎ+ 型層５１，５２か
らなるドレイン，ソースを有する。入出力回路部のＭＯ
ＳトランジスタＱ１は、ＳＤ構造であって、スペーサ絶
縁膜を用いずイオン注入して得られるｎ+ 型層５１，５
２によりソース、ドレインが形成される。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳトランジスタ
を集積形成してなる半導体集積回路とその製造方法に関
する。
を集積形成してなる半導体集積回路とその製造方法に関
する。
【０００２】
【従来の技術】ＭＯＳトランジスタを集積した半導体集
積回路（ＬＳＩ）は近年、素子の微細化と高集積化がま
すます進んでいる。サブミクロンのゲート電極幅（チャ
ネル長）を持つＭＯＳトランジスタに所望の耐圧と特性
を持たせるために、最近のＭＯＳＬＳＩでは、ＬＤＤ
（Lightly Doped Drain ）構造が多く採用されるように
なっている。ＬＤＤ構造は、ドレイン拡散層（通常はソ
ース拡散層も同時に）を、チャネルに接する部分は低濃
度で浅い不純物層とし、チャネルから離れた部分はこれ
より高濃度で深い不純物層とするものである。このＬＤ
Ｄ構造を採用することによって、短チャネル効果による
しきい値低下等を抑制し、ソース，ドレインの低抵抗特
性を保ち、またパンチスルー耐圧を高くすることができ
る。
積回路（ＬＳＩ）は近年、素子の微細化と高集積化がま
すます進んでいる。サブミクロンのゲート電極幅（チャ
ネル長）を持つＭＯＳトランジスタに所望の耐圧と特性
を持たせるために、最近のＭＯＳＬＳＩでは、ＬＤＤ
（Lightly Doped Drain ）構造が多く採用されるように
なっている。ＬＤＤ構造は、ドレイン拡散層（通常はソ
ース拡散層も同時に）を、チャネルに接する部分は低濃
度で浅い不純物層とし、チャネルから離れた部分はこれ
より高濃度で深い不純物層とするものである。このＬＤ
Ｄ構造を採用することによって、短チャネル効果による
しきい値低下等を抑制し、ソース，ドレインの低抵抗特
性を保ち、またパンチスルー耐圧を高くすることができ
る。
【０００３】一方、ＭＯＳＬＳＩでは、ゲート絶縁膜が
薄くなるにつれて、静電放電による破壊（Electro Stat
ic Discharge Damage ，以下、ＥＳＤという）がますま
す大きな問題になっている。このため通常、入出力端子
とこれにつながる入出力回路の間には保護回路を設け
て、大きなサージ電圧がゲート絶縁膜にかからないする
ことが行われている。
薄くなるにつれて、静電放電による破壊（Electro Stat
ic Discharge Damage ，以下、ＥＳＤという）がますま
す大きな問題になっている。このため通常、入出力端子
とこれにつながる入出力回路の間には保護回路を設け
て、大きなサージ電圧がゲート絶縁膜にかからないする
ことが行われている。
【０００４】
【発明が解決しようとする課題】しかし、ＬＤＤ構造を
採用しなければならない程に微細化されたＭＯＳトラン
ジスタを用いたＬＳＩでは、保護回路を設けたとして
も、ＥＳＤ耐性は十分ではないという問題があった。こ
の発明は、上記事情を考慮してなされたもので、優れた
内部回路特性を保持しながらＥＳＤ耐性の向上を図った
半導体集積回路とその製造方法を提供することを目的と
している。
採用しなければならない程に微細化されたＭＯＳトラン
ジスタを用いたＬＳＩでは、保護回路を設けたとして
も、ＥＳＤ耐性は十分ではないという問題があった。こ
の発明は、上記事情を考慮してなされたもので、優れた
内部回路特性を保持しながらＥＳＤ耐性の向上を図った
半導体集積回路とその製造方法を提供することを目的と
している。
【０００５】
【課題を解決するための手段】この発明は、ＭＯＳトラ
ンジスタを集積形成してなる半導体集積回路において、
外部入出力端子につながる入出力回路部を除く内部回路
のＭＯＳトランジスタについてのみ、チャネルに接する
部分に低濃度で浅い第１の不純物層を有し、チャネルか
ら離れた部分にこれより高濃度で深い第２の不純物層を
有するドレイン構造としたことを特徴としている。
ンジスタを集積形成してなる半導体集積回路において、
外部入出力端子につながる入出力回路部を除く内部回路
のＭＯＳトランジスタについてのみ、チャネルに接する
部分に低濃度で浅い第１の不純物層を有し、チャネルか
ら離れた部分にこれより高濃度で深い第２の不純物層を
有するドレイン構造としたことを特徴としている。
【０００６】この発明はまた、ＭＯＳトランジスタを集
積形成してなる半導体集積回路の製造方法において、フ
ィールド絶縁膜が形成された半導体基板の各素子領域に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記ゲート電極をマスクとして不純物をイオン注入して、
ソース、ドレイン領域に低濃度で浅い第１の不純物層を
形成する工程と、前記各素子領域のうち外部入出力端子
につながる入力回路部を除く内部回路のＭＯＳトランジ
スタ領域のゲート電極側壁に選択的にスペーサ絶縁膜を
形成する工程と、前記ゲート電極およびスペーサ絶縁膜
をマスクとして不純物をイオン注入して、前記入出力回
路部のソース、ドレイン領域に前記第１の不純物層に完
全に重なるように高濃度で深い第２の不純物層を形成
し、前記内部回路のソース、ドレイン領域に前記第１の
不純物層と一部重なるように高濃度で深い第２の不純物
層を形成する工程とを有することを特徴としている。
積形成してなる半導体集積回路の製造方法において、フ
ィールド絶縁膜が形成された半導体基板の各素子領域に
ゲート絶縁膜を介してゲート電極を形成する工程と、前
記ゲート電極をマスクとして不純物をイオン注入して、
ソース、ドレイン領域に低濃度で浅い第１の不純物層を
形成する工程と、前記各素子領域のうち外部入出力端子
につながる入力回路部を除く内部回路のＭＯＳトランジ
スタ領域のゲート電極側壁に選択的にスペーサ絶縁膜を
形成する工程と、前記ゲート電極およびスペーサ絶縁膜
をマスクとして不純物をイオン注入して、前記入出力回
路部のソース、ドレイン領域に前記第１の不純物層に完
全に重なるように高濃度で深い第２の不純物層を形成
し、前記内部回路のソース、ドレイン領域に前記第１の
不純物層と一部重なるように高濃度で深い第２の不純物
層を形成する工程とを有することを特徴としている。
【０００７】
【作用】ＬＤＤ構造は、ＥＳＤ耐性の観点からすると、
好ましくない。即ち通常のＳＤ（Single Drain）構造で
は、チャネルに接して低抵抗のドレイン，ソースがあ
り、且つＬＤＤ構造と比較してドレイン，ソースとゲー
ト電極の重なりも大きいためにゲート・ドレインおよび
ゲート・ソース間容量が大きく、これがサージ入力に対
してゲート絶縁膜にかかる電圧を小さいものとする働き
をする。これに対してＬＤＤ構造では、ドレイン，ソー
スとゲート電極の重なりが小さく、同じサージ入力に対
してゲート絶縁膜にかかる電圧が大きくなるからであ
る。
好ましくない。即ち通常のＳＤ（Single Drain）構造で
は、チャネルに接して低抵抗のドレイン，ソースがあ
り、且つＬＤＤ構造と比較してドレイン，ソースとゲー
ト電極の重なりも大きいためにゲート・ドレインおよび
ゲート・ソース間容量が大きく、これがサージ入力に対
してゲート絶縁膜にかかる電圧を小さいものとする働き
をする。これに対してＬＤＤ構造では、ドレイン，ソー
スとゲート電極の重なりが小さく、同じサージ入力に対
してゲート絶縁膜にかかる電圧が大きくなるからであ
る。
【０００８】この発明によると、入出力回路を除く内部
回路のＭＯＳトランジスタのみにＬＤＤ構造を採用し、
入出力回路部のＭＯＳトランジスタはＳＤ構造とするこ
とによって、微細素子による高速スイッチング動作が要
求される内部回路でのＭＯＳトランジスタの短チャネル
効果や耐圧低下を防止しながら、高いＥＳＤ耐性を得る
ことができる。
回路のＭＯＳトランジスタのみにＬＤＤ構造を採用し、
入出力回路部のＭＯＳトランジスタはＳＤ構造とするこ
とによって、微細素子による高速スイッチング動作が要
求される内部回路でのＭＯＳトランジスタの短チャネル
効果や耐圧低下を防止しながら、高いＥＳＤ耐性を得る
ことができる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例にかかるＭＯＳ
ＬＳＩにおける入出力回路部と内部回路部のＭＯＳトラ
ンジスタ構造を、それぞれ一つずつのｎチャネルＭＯＳ
トランジスタＱ１，Ｑ２で代表させて示している。図示
のように、入力回路部のＭＯＳトランジスタＱ１は、Ｓ
Ｄ構造であり、内部回路のＭＯＳトランジスタＱ２は、
ＬＤＤ構造となっている。
説明する。図１は、この発明の一実施例にかかるＭＯＳ
ＬＳＩにおける入出力回路部と内部回路部のＭＯＳトラ
ンジスタ構造を、それぞれ一つずつのｎチャネルＭＯＳ
トランジスタＱ１，Ｑ２で代表させて示している。図示
のように、入力回路部のＭＯＳトランジスタＱ１は、Ｓ
Ｄ構造であり、内部回路のＭＯＳトランジスタＱ２は、
ＬＤＤ構造となっている。
【００１０】具体的にこの構造は、シリコン基板１のフ
ィールド酸化膜２で囲まれたｐ型素子領域に、通常の工
程でゲート酸化膜３を介してゲート電極４が形成され
る。内部回路部のＭＯＳトランジスタＱ２のソース、ド
レイン領域には、ゲート電極４をマスクとしてイオン注
入して得られる低濃度で浅いｎ- 型層６１，６２がチャ
ネル領域に接して形成され、更にゲート電極４の側壁に
スペーサ絶縁膜６を形成した状態でイオン注入を行っ
て、チャネルから離れてｎ- 型層６１，６２にそれぞれ
一部重なるように高濃度で深いｎ+ 型層５１，５２が形
成されている。
ィールド酸化膜２で囲まれたｐ型素子領域に、通常の工
程でゲート酸化膜３を介してゲート電極４が形成され
る。内部回路部のＭＯＳトランジスタＱ２のソース、ド
レイン領域には、ゲート電極４をマスクとしてイオン注
入して得られる低濃度で浅いｎ- 型層６１，６２がチャ
ネル領域に接して形成され、更にゲート電極４の側壁に
スペーサ絶縁膜６を形成した状態でイオン注入を行っ
て、チャネルから離れてｎ- 型層６１，６２にそれぞれ
一部重なるように高濃度で深いｎ+ 型層５１，５２が形
成されている。
【００１１】入出力回路部のＭＯＳトランジスタＱ１
は、スペーサ絶縁膜を用いずイオン注入を行って、ｎ+
型層５１，５２によりソース、ドレインが形成されてい
る。実際の工程では、以下に説明するように、ＭＯＳト
ランジスタＱ１側にもｎ- 型層が形成され、これに完全
に重なる形でｎ+ 型層５１，５２が形成されるようにし
てもよい。
は、スペーサ絶縁膜を用いずイオン注入を行って、ｎ+
型層５１，５２によりソース、ドレインが形成されてい
る。実際の工程では、以下に説明するように、ＭＯＳト
ランジスタＱ１側にもｎ- 型層が形成され、これに完全
に重なる形でｎ+ 型層５１，５２が形成されるようにし
てもよい。
【００１２】次に具体的な製造工程を、図２〜図５を参
照して説明する。図２および図３は図１の入出力回路部
のＭＯＳトランジスタＱ１部の製造工程、図４および図
５は内部回路部のＭＯＳトランジスタＱ２部の製造工程
であり、図２の（ａ），（ｂ），…がそれぞれ図４の
（ａ），（ｂ），…に対応する工程、図３の（ａ），
（ｂ），…がそれぞれ図５の（ａ），（ｂ），…に対応
する工程である。
照して説明する。図２および図３は図１の入出力回路部
のＭＯＳトランジスタＱ１部の製造工程、図４および図
５は内部回路部のＭＯＳトランジスタＱ２部の製造工程
であり、図２の（ａ），（ｂ），…がそれぞれ図４の
（ａ），（ｂ），…に対応する工程、図３の（ａ），
（ｂ），…がそれぞれ図５の（ａ），（ｂ），…に対応
する工程である。
【００１３】シリコン基板１に、通常の例えばＬＯＣＯ
Ｓ工程によってフィールド酸化膜２を形成し、次にフィ
ールド酸化膜２で囲まれた素子領域にゲート酸化膜３を
介して、例えばポリサイド膜によるゲート電極４をパタ
ーン形成する。内部回路部のＭＯＳトランジスタＱ２部
は、ゲート電極幅０．５〜０．６５μm であり、入出力
回路のＭＯＳトランジスタＱ１部はゲート電極幅０．８
〜１．０μm である（図２（ａ）および図４（ａ））。
Ｓ工程によってフィールド酸化膜２を形成し、次にフィ
ールド酸化膜２で囲まれた素子領域にゲート酸化膜３を
介して、例えばポリサイド膜によるゲート電極４をパタ
ーン形成する。内部回路部のＭＯＳトランジスタＱ２部
は、ゲート電極幅０．５〜０．６５μm であり、入出力
回路のＭＯＳトランジスタＱ１部はゲート電極幅０．８
〜１．０μm である（図２（ａ）および図４（ａ））。
【００１４】次に、フィールド領域およびｐチャネルＭ
ＯＳトランジスタがある場合にはｐチャネルＭＯＳトラ
ンジスタ領域を覆うように、レジスト２１をパターン形
成し、ＬＤＤ構造の低濃度層を形成するためのイオン注
入を行う。具体的に例えば、加速電圧７０ＫｅＶ，ドー
ズ量１．４×１０13／ｃｍ2 でリン又はヒ素をイオン注
入する。イオン注入はゲート電極４をマスクとして行わ
れ、ゲート電極４に自己整合されて不純物注入層が形成
される（図２（ｂ）および図４（ｂ））。
ＯＳトランジスタがある場合にはｐチャネルＭＯＳトラ
ンジスタ領域を覆うように、レジスト２１をパターン形
成し、ＬＤＤ構造の低濃度層を形成するためのイオン注
入を行う。具体的に例えば、加速電圧７０ＫｅＶ，ドー
ズ量１．４×１０13／ｃｍ2 でリン又はヒ素をイオン注
入する。イオン注入はゲート電極４をマスクとして行わ
れ、ゲート電極４に自己整合されて不純物注入層が形成
される（図２（ｂ）および図４（ｂ））。
【００１５】続いて、レジスト２１を除去して、不純物
を活性化するアニールを行った後、ＣＶＤ絶縁膜２２を
全面に約０．２８μm 堆積する（図２（ｃ）および図４
（ｃ））。引き続き、ＣＶＤ絶縁膜２２上に、薄くレジ
スト２３を塗布し、これをパターニングして入出力回路
のＭＯＳトランジスタＱ１の部分に開口を開ける（図２
（ｄ）および図４（ｄ））。レジスト２３は好ましくは
低粘度のもの、例えば粘度が１〜５ｃｐのレジストを用
い、厚みは０．１〜０．３μm 程度とする。
を活性化するアニールを行った後、ＣＶＤ絶縁膜２２を
全面に約０．２８μm 堆積する（図２（ｃ）および図４
（ｃ））。引き続き、ＣＶＤ絶縁膜２２上に、薄くレジ
スト２３を塗布し、これをパターニングして入出力回路
のＭＯＳトランジスタＱ１の部分に開口を開ける（図２
（ｄ）および図４（ｄ））。レジスト２３は好ましくは
低粘度のもの、例えば粘度が１〜５ｃｐのレジストを用
い、厚みは０．１〜０．３μm 程度とする。
【００１６】そして、レジスト２３を残したまま、全面
をＣＨＦ3 とＯ2 の混合ガスを用いてドライエッチング
する。レジスト２３の有無によるＣＶＤ絶縁膜２２の膜
厚減少の差を利用して、入出力回路部のＭＯＳトランジ
スタＱ１領域では全てのＣＶＤ絶縁膜２２が除去され、
内部回路のＭＯＳトランジスタＱ２領域では、ゲート電
極４の側壁にスペーサ絶縁膜６が残された状態を得る
（図３（ａ）および図５（ａ））。
をＣＨＦ3 とＯ2 の混合ガスを用いてドライエッチング
する。レジスト２３の有無によるＣＶＤ絶縁膜２２の膜
厚減少の差を利用して、入出力回路部のＭＯＳトランジ
スタＱ１領域では全てのＣＶＤ絶縁膜２２が除去され、
内部回路のＭＯＳトランジスタＱ２領域では、ゲート電
極４の側壁にスペーサ絶縁膜６が残された状態を得る
（図３（ａ）および図５（ａ））。
【００１７】次いで、フィールド領域およびｐチャネル
ＭＯＳトランジスタがある場合にはｐチャネルＭＯＳト
ランジスタ領域を覆うように、再度レジスト２４をパタ
ーン形成し、ＳＤ構造およびＬＤＤ構造のソース，ドレ
イン高濃度層を形成するためのイオン注入を行う。具体
的に例えば、加速電圧４０ＫｅＶ，ドーズ量４．５×１
０15／ｃｍ2 でリン又はヒ素をイオン注入する。このイ
オン注入は、ＭＯＳトランジスタＱ１側ではゲート電極
４のみをマスクとして行われ、ＭＯＳトランジスタＱ２
側ではゲート電極４とスペーサ絶縁膜６をマスクとして
行われる（図３（ｂ）および図５（ｂ））。
ＭＯＳトランジスタがある場合にはｐチャネルＭＯＳト
ランジスタ領域を覆うように、再度レジスト２４をパタ
ーン形成し、ＳＤ構造およびＬＤＤ構造のソース，ドレ
イン高濃度層を形成するためのイオン注入を行う。具体
的に例えば、加速電圧４０ＫｅＶ，ドーズ量４．５×１
０15／ｃｍ2 でリン又はヒ素をイオン注入する。このイ
オン注入は、ＭＯＳトランジスタＱ１側ではゲート電極
４のみをマスクとして行われ、ＭＯＳトランジスタＱ２
側ではゲート電極４とスペーサ絶縁膜６をマスクとして
行われる（図３（ｂ）および図５（ｂ））。
【００１８】そして、レジスト２４を除去した後、不純
物を活性化するアニールを行って、ＭＯＳトランジスタ
Ｑ１側に、ｎ+ 型層５１，５２からなるソース，ドレイ
ンを形成し、ＭＯＳトランジスタＱ２側には、チャネル
に接するｎ- 型層６１，６２と、これに一部重なるｎ+
型層５１，５２からなるソース、ドレインを形成する
（図３（ｃ）および図５（ｃ））。この後は図示しない
が、通常の工程に従ってＣＶＤ絶縁膜を堆積し、これに
コンタクト孔開けを行い、電極配線を形成してＬＳＩを
完成する。
物を活性化するアニールを行って、ＭＯＳトランジスタ
Ｑ１側に、ｎ+ 型層５１，５２からなるソース，ドレイ
ンを形成し、ＭＯＳトランジスタＱ２側には、チャネル
に接するｎ- 型層６１，６２と、これに一部重なるｎ+
型層５１，５２からなるソース、ドレインを形成する
（図３（ｃ）および図５（ｃ））。この後は図示しない
が、通常の工程に従ってＣＶＤ絶縁膜を堆積し、これに
コンタクト孔開けを行い、電極配線を形成してＬＳＩを
完成する。
【００１９】以上のようにこの実施例によると、内部回
路のＭＯＳトランジスタはＬＤＤ構造、入出力回路部の
ＭＯＳトランジスタはＳＤ構造とすることによって、内
部回路でのＭＯＳトランジスタの短チャネル効果や耐圧
低下を防止しながら、高いＥＳＤ耐性を得ることができ
る。
路のＭＯＳトランジスタはＬＤＤ構造、入出力回路部の
ＭＯＳトランジスタはＳＤ構造とすることによって、内
部回路でのＭＯＳトランジスタの短チャネル効果や耐圧
低下を防止しながら、高いＥＳＤ耐性を得ることができ
る。
【００２０】次にこの発明の別の実施例の製造工程を、
図６〜図９を参照して説明する。図６および図７は図１
の入出力回路部のＭＯＳトランジスタＱ１部の製造工
程、図８および図９は内部回路部のＭＯＳトランジスタ
Ｑ２部の製造工程であり、図６の（ａ），（ｂ），…が
それぞれ図８の（ａ），（ｂ），…に対応する工程、図
７の（ａ），（ｂ），…がそれぞれ図９の（ａ），
（ｂ），…に対応する工程である。
図６〜図９を参照して説明する。図６および図７は図１
の入出力回路部のＭＯＳトランジスタＱ１部の製造工
程、図８および図９は内部回路部のＭＯＳトランジスタ
Ｑ２部の製造工程であり、図６の（ａ），（ｂ），…が
それぞれ図８の（ａ），（ｂ），…に対応する工程、図
７の（ａ），（ｂ），…がそれぞれ図９の（ａ），
（ｂ），…に対応する工程である。
【００２１】素子分離された基板１上にゲート酸化膜３
を介してゲート電極４を形成し、第１回目のイオン注入
を行い、ＣＶＤ絶縁膜２２を堆積するまでの工程は、先
の実施例と同様である（図６（ａ）〜（ｃ），図８
（ａ）〜（ｃ））。イオン注入は、ＬＤＤ構造の低濃度
層を形成するためのもので、やはり加速電圧７０Ｋｅ
Ｖ，ドーズ量１．４×１０13／ｃｍ2 程度とする。この
後この実施例では、レジスト３１を塗布して、入出力回
路のＭＯＳトランジスタＱ１部に開口を設け（図６
（ｄ）および図８（ｄ））、レジスト３１をマスクとし
てＣＶＤ絶縁膜２２をドライエッチングしてその膜厚の
半分程度を除去する（図７（ａ）および図９（ａ））。
を介してゲート電極４を形成し、第１回目のイオン注入
を行い、ＣＶＤ絶縁膜２２を堆積するまでの工程は、先
の実施例と同様である（図６（ａ）〜（ｃ），図８
（ａ）〜（ｃ））。イオン注入は、ＬＤＤ構造の低濃度
層を形成するためのもので、やはり加速電圧７０Ｋｅ
Ｖ，ドーズ量１．４×１０13／ｃｍ2 程度とする。この
後この実施例では、レジスト３１を塗布して、入出力回
路のＭＯＳトランジスタＱ１部に開口を設け（図６
（ｄ）および図８（ｄ））、レジスト３１をマスクとし
てＣＶＤ絶縁膜２２をドライエッチングしてその膜厚の
半分程度を除去する（図７（ａ）および図９（ａ））。
【００２２】その後、レジスト３１をアッシング除去し
て、ＣＶＤ絶縁膜２２を全面ドライエッチングし、予め
加工した膜厚の差を利用して、入出力回路のＭＯＳトラ
ンジスタＱ１部では絶縁膜２２が全て除去され、内部回
路のＭＯＳトランジスタＱ２部ではゲート電極４側壁に
スペーサ絶縁膜６が形成された状態を得る（図７（ｂ）
および図９（ｂ））。
て、ＣＶＤ絶縁膜２２を全面ドライエッチングし、予め
加工した膜厚の差を利用して、入出力回路のＭＯＳトラ
ンジスタＱ１部では絶縁膜２２が全て除去され、内部回
路のＭＯＳトランジスタＱ２部ではゲート電極４側壁に
スペーサ絶縁膜６が形成された状態を得る（図７（ｂ）
および図９（ｂ））。
【００２３】続いて、先の実施例と同様に、レジスト２
４をパターン形成し、ソース，ドレインの高濃度層形成
のための２回目のイオン注入を、加速電圧４０ＫｅＶ，
ドーズ量４．５×１０15／ｃｍ2 で行う（図７（ｃ）お
よび図９（ｃ））。そして、アニールを行って、ＭＯＳ
トランジスタＱ１側に、ｎ+ 型層５１，５２からなるソ
ース，ドレインを形成し、ＭＯＳトランジスタＱ２側に
は、チャネルに接するｎ- 型層６１，６２と、これに一
部重なるｎ+ 型層５１，５２からなるソース、ドレイン
を形成する（図７（ｄ）および図９（ｄ））。
４をパターン形成し、ソース，ドレインの高濃度層形成
のための２回目のイオン注入を、加速電圧４０ＫｅＶ，
ドーズ量４．５×１０15／ｃｍ2 で行う（図７（ｃ）お
よび図９（ｃ））。そして、アニールを行って、ＭＯＳ
トランジスタＱ１側に、ｎ+ 型層５１，５２からなるソ
ース，ドレインを形成し、ＭＯＳトランジスタＱ２側に
は、チャネルに接するｎ- 型層６１，６２と、これに一
部重なるｎ+ 型層５１，５２からなるソース、ドレイン
を形成する（図７（ｄ）および図９（ｄ））。
【００２４】この実施例によっても、先の実施例と同様
に、優れた内部回路特性を有し且つＥＳＤ耐性を向上さ
せたＭＯＳＬＳＩを得ることができる。この発明は上記
実施例に限られない。例えば実施例では、ＬＤＤ構造を
得るための２回のイオン注入を入出力回路部のＭＯＳト
ランジスタＱ１のソース，ドレインにも行っているが、
このＭＯＳトランジスタＱ１については、１回目のイオ
ン注入工程ではレジストで覆って、２回目のイオン注入
のみとしてもよい。
に、優れた内部回路特性を有し且つＥＳＤ耐性を向上さ
せたＭＯＳＬＳＩを得ることができる。この発明は上記
実施例に限られない。例えば実施例では、ＬＤＤ構造を
得るための２回のイオン注入を入出力回路部のＭＯＳト
ランジスタＱ１のソース，ドレインにも行っているが、
このＭＯＳトランジスタＱ１については、１回目のイオ
ン注入工程ではレジストで覆って、２回目のイオン注入
のみとしてもよい。
【００２５】
【発明の効果】以上述べたようにこの発明によれば、入
出力回路を除く内部回路のＭＯＳトランジスタのみにＬ
ＤＤ構造を採用し、入出力回路部のＭＯＳトランジスタ
はＳＤ構造とすることによって、微細素子による高速ス
イッチング動作が要求される内部回路でのＭＯＳトラン
ジスタの短チャネル効果や耐圧低下を防止しながら、高
いＥＳＤ耐性を得ることができる。
出力回路を除く内部回路のＭＯＳトランジスタのみにＬ
ＤＤ構造を採用し、入出力回路部のＭＯＳトランジスタ
はＳＤ構造とすることによって、微細素子による高速ス
イッチング動作が要求される内部回路でのＭＯＳトラン
ジスタの短チャネル効果や耐圧低下を防止しながら、高
いＥＳＤ耐性を得ることができる。
【図１】 この発明の一実施例によるＭＯＳＬＳＩの構
造を示す。
造を示す。
【図２】 同実施例の入出力回路部の製造工程を示す。
【図３】 同実施例の入出力回路部の製造工程を示す。
【図４】 同実施例の内部回路部の製造工程を示す。
【図５】 同実施例の内部回路部製造工程を示する
【図６】 この発明の他の実施例の入出力回路部の製造
工程を示す。
工程を示す。
【図７】 同実施例の入出力回路部の製造工程を示す。
【図８】 同実施例の内部回路部の製造工程を示す。
【図９】 同実施例の内部回路部の製造工程を示す。
１…シリコン基板、２…フィールド酸化膜、３…ゲート
酸化膜、４…ゲート電極、６…スペーサ絶縁膜、５１，
５２…ｎ+ 型層、６１，６２…ｎ- 型層、２１…レジス
ト、２２…ＣＶＤ絶縁膜、２３，２４，３１…レジス
ト。
酸化膜、４…ゲート電極、６…スペーサ絶縁膜、５１，
５２…ｎ+ 型層、６１，６２…ｎ- 型層、２１…レジス
ト、２２…ＣＶＤ絶縁膜、２３，２４，３１…レジス
ト。
Claims (2)
- 【請求項１】 ＭＯＳトランジスタを集積形成してなる
半導体集積回路において、 外部入出力端子につながる入出力回路部を除く内部回路
のＭＯＳトランジスタについてのみ、チャネルに接する
部分に低濃度で浅い第１の不純物層を有し、チャネルか
ら離れた部分にこれより高濃度で深い第２の不純物層を
有するドレイン構造としたことを特徴とする半導体集積
回路。 - 【請求項２】 ＭＯＳトランジスタを集積形成してなる
半導体集積回路の製造方法において、 フィールド絶縁膜が形成された半導体基板の各素子領域
にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極をマスクとして不純物をイオン注入し
て、ソース、ドレイン領域に低濃度で浅い第１の不純物
層を形成する工程と、 前記各素子領域のうち外部入出力端子につながる入力回
路部を除く内部回路のＭＯＳトランジスタ領域のゲート
電極側壁に選択的にスペーサ絶縁膜を形成する工程と、 前記ゲート電極およびスペーサ絶縁膜をマスクとして不
純物をイオン注入して、前記入出力回路部のソース、ド
レイン領域に前記第１の不純物層に完全に重なるように
高濃度で深い第２の不純物層を形成し、前記内部回路の
ソース、ドレイン領域に前記第１の不純物層と一部重な
るように高濃度で深い第２の不純物層を形成する工程と
を有することを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200481A JPH0936365A (ja) | 1995-07-13 | 1995-07-13 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200481A JPH0936365A (ja) | 1995-07-13 | 1995-07-13 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936365A true JPH0936365A (ja) | 1997-02-07 |
Family
ID=16425039
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7200481A Pending JPH0936365A (ja) | 1995-07-13 | 1995-07-13 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936365A (ja) |
-
1995
- 1995-07-13 JP JP7200481A patent/JPH0936365A/ja active Pending
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