KR20020085803A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

(과제) 다층 배선을 갖는 반도체 장치에서 마스크 공정이나 배선 형성 공정의 증가없이 배선 형상이 변경된 것만으로 플라즈마 손상을 저감시킨 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
(해결수단) 반도체 기판 상에 형성된 MOS 트랜지스터, 제 1 절연막을 사이에 두고 상기 MOS 트랜지스터를 구성하는 게이트 전극에 접속된 배선, 이 배선에 접속된 L/S 형상의 안테나 패턴, 및 상기 배선과 안테나 패턴 상에 형성된 제2 절연막으로 이루어진 반도체 장치.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 제조공정에서 층간절연막의 형성으로 인한 게이트 산화막의 플라즈마에 의한 차징 손상을 저감시키기 위한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 제조 공정에서는 플라즈마를 사용한 공정이 다수 존재한다.
도 6은 일반적인 반도체 장치를 구성하는 트랜지스터의 게이트 전극 (21) 과 게이트 전극에 접속되는 배선 (22) 을 나타낸다. 이러한 반도체 장치를 제조하는 경우, 배선 (22) 의 형성 공정 및 그 이후의 공정에는 플라즈마를 사용하는 공정이 많이 이용된다. 예컨대, 배선 (22) 의 패터닝을 위한 플라즈마 에칭, 레지스트 제거를 위한 플라즈마 애싱, 층간절연막 형성을 위한 플라즈마 CVD 법, 층간절연막에 대한 비아 홀 형성을 위한 플라즈마 에칭 등이다.
플라즈마 중에는 전리된 이온 및 전자가 존재한다. 이들 이온과 전자 음양의 전하 균형이 무너진 플라즈마 중에 도 6에 나타낸 반도체 기판 (20) 을 노출시키면 플라즈마에 노출된 배선 (22) 표면으로부터 전자가 들어가 게이트 전극 (21), 게이트 산화막 (23) 을 경유하여 반도체 기판 (20) 내로 유입된다.
그리고, 이와 같은 트랜지스터 등에 흐르는 전류량이 많은 경우에, 게이트 산화막 (23) 에 손상을 입혀 절연 파괴 또는 장기 신뢰성의 열화 등을 발생시킨다. 또, LSI 의 생산율을 저하시킨다. 이러한 손상은 플라즈마에 의한 전기적인 손상으로서 플라즈마 손상이라 하고, 디바이스가 미세화되어 게이트 산화막이 얇아짐에 따라 열화 등이 현저히 나타나 더욱 심각한 문제가 된다.
일반적으로, 플라즈마에 노출되는 금속막 등에 의한 배선이 안테나가 되지만, 지금까지는 플라즈마 손상이 도 7에 나타낸 바와 같이 주로 배선 (25) 을 레지스트 (26) 로 피복하는 에칭 공정에서 현저하게 나타나기 때문에, 안테나는 배선 (25) 의 측벽 면적으로 논의되는 경우가 많았다. 그러나, 최근에는 배선 간의 층간절연막 형성 등에 고밀도 (HDP) 플라즈마 CVD 법이 이용되므로, 배선의 전체 표면적을 안테나로서 정의할 필요가 생겼다.
플라즈마 손상 정도를 정량적으로 표시하는 지표로서, 게이트 산화막의 면적에 대한 플라즈마에 노출되어 있는 배선의 표면적비가 「안테나비」로서 정의된다. 따라서, 배선이 패드 형상의 대면적 배선 패턴인 경우에는 안테나비가 커지기 때문에 게이트 절연막 등의 플라즈마 손상이 점점 심각한 문제가 된다.
플라즈마 손상에 대한 대책이, 예컨대, 일본 공개특허공보 평11-40564호에 제안되어 있다.
여기에 기재되어 있는 반도체 장치에는, 도 8에 나타낸 바와 같이, 게이트전극 (31) 상의 층간절연막 (32) 에 형성된 콘택 (33) 을 사이에 두고 제 1 배선 (34a) 이 형성되어 있고, 게이트 전극 (31) 과는 접속되어 있지 않은 제 1 배선 (34b) 이 형성되어 있다. 또, 제 1 배선 (34a, 34b) 상에는 층간절연막 (35) 에 형성된 비아 콘택 (36a, 36b) 을 각각 사이에 두고 제 2 배선 (37) 이 형성되어 구성되어 있다.
도 8에 나타낸 반도체 장치에서는, 게이트 전극 (31) 에 접속된 제 1 배선 (34a) 만 안테나가 되기 때문에 안테나비를 작게 할 수 있다. 따라서, 제 1 배선 (34b) 이 본딩패드와 같은 대면적 패턴이라도 게이트 절연막 (38) 에 대한 플라즈마 손상은 최소한으로 억제된다.
그러나, 도 8의 반도체 장치에서는 배선층이 1 층 늘어나서 처리량의 저하나 비용 상승을 야기한다. 또한, 공정이 늘어남으로써, 생산율 저하도 염려된다.
본 발명은 상기 과제를 감안하여 이루어진 것으로, 다층 배선을 갖는 반도체 장치에서 마스크 공정이나 배선 형성 공정의 증가없이 배선 형상이 변경되는 것만으로 플라즈마 손상이 저감된 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 주요부의 개략 평면공정도이다.
도 2는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 주요부의 개략 평면공정도이다.
도 3은 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 주요부의 개략 단면공정도이다.
도 4는 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 주요부의 개략 단면공정도이다.
도 5는 본 발명의 반도체 장치의 안테나비 및 불량율을 설명하기 위한 각종 반도체 장치의 주요부의 개략 평면도이다.
도 6은 종래의 반도체 장치의 평면도 및 단면도이다.
도 7은 안테나 룰의 설명도이다.
도 8은 종래의 다른 반도체 장치의 평면도 및 단면도이다.
*도면의 주요 부분에 대한 부호 설명*
1: 반도체 기판 2: 필드 산화막
3: 활성영역 4: 게이트 산화막
5: 게이트 전극 6: 제 1 절연막
7: 콘택 8: 제 1 배선
8a: 안테나 패턴 9: 제 2 절연막
10: 비아 콘택 11: 제 2 배선
과제를 해결하기 위한 수단
본 발명에 따르면, 반도체 기판 상에 형성된 게이트 전극을 구비한 MOS 트랜지스터, 제 1 절연막을 사이에 두고 게이트 전극에 접속된 배선, 이 배선에 접속되고 플라즈마 손상을 저감시키기 위한 L/S 형상의 안테나 패턴 및, 상기 배선과 안테나 패턴 상에 형성된 제 2 절연막으로 이루어진 것을 특징으로 하는 반도체 장치가 제공된다.
또, 본 발명에 따르면, 반도체 기판 상에 MOS 트랜지스터를 형성하고, MOS 트랜지스터 상에 제 1 절연막을 사이에 두고 상기 MOS 트랜지스터를 구성하는 게이트 전극에 접속된 배선 및 플라즈마 손상을 저감시키기 위한 L/S 형상의 안테나 패턴을 형성하고, 그 이후에 이 배선 및 안테나 패턴 상에 반도체 기판에 바이어스 전압을 인가하면서 CVD 법으로 제 2 절연막을 형성하는 반도체 장치의 제조 방법이 제공된다.
발명의 실시형태
본 발명의 반도체 장치는 적어도 반도체 기판 상에 형성된 MOS 트랜지스터, 제 1 절연막, 배선 및 L/S 형상의 안테나 패턴 및 제 2 절연막을 가지며 구성된다.
본 발명의 반도체 장치에서 사용할 수 있는 반도체 기판으로는 실리콘, 게르마늄 등과 같은 원소 반도체, GaAs 등의 화합물 반도체에 의한 기판, 표면 반도체층이 상기 반도체로 형성된 SOS, SOI, 다층 SOI 등과 같은 기판일 수도 있다. 그 중에서도 실리콘으로 이루어진 기판이 바람직하다. 반도체 기판 표면에는 LOCOS 법, 트렌치 소자 분리법, STI 등에 의한 소자 분리막이 형성되거나 p 형 또는 n 형 불순물 확산층 (웰) 이 형성될 수도 있다. MOS 트랜지스터는 n 형, p 형, 상보형 중 어느 하나의 MOS 트랜지스터일 수 있고, 통상 게이트 산화막, 게이트 전극 및 소스/드레인영역으로 구성되거나, 또는 게이트 전극 측벽에 사이드월스페이서, LDD 영역, DDD 영역 등을 가질 수도 있다.
제 1 절연막은 통상 층간절연막으로서 기능하는 막으로, 예컨대, 실리콘 산화막 (열산화막, 저온 산화막: LTO 막 등, 고온 산화막: HTO 막), 실리콘 질화막, SOG 막, PSG 막, BPSG 막 등과 같은 단층막 또는 적층막을 사용할 수 있다. 이들 막은 상압 CVD 법, 감압 CVD 법, 플라즈마 CVD 법, HDP 플라즈마 CVD법, 스퍼터법 등으로 형성할 수 있다. 막두께는, 특별히 한정되지는 않지만, 예컨대 300∼2000 ㎚ 정도로 할 수 있다. 제 1 절연막에는 콘택 홀이 형성되어 있고, 콘택 홀 내에는 텅스텐, 티탄, 탄탈, 알루미늄, 구리, 은, 니켈 등과 같은 금속 또는 합금으로 이루어진 단층막 또는 적층막에 의해 콘택 플러그가 형성되어 있다. 또한, 배리어 메탈 등이 형성되어 콘택 플러그를 구성할 수도 있다. 콘택 플러그에 의해, 통상 게이트 전극과 후술하는 배선이 접속되어 있다. 또, 제 1 절연막 및 콘택 플러그의 표면은 CMP 법 등의 적당한 에칭 방법으로 평탄화되어 있는 것이 바람직하다.
배선은 제 1 절연막 및 게이트 전극과 접속된 콘택 플러그 상에 형성되어 있고, 그 형상, 크기, 막두께 등은 얻고자 하는 반도체 장치의 특성 등에 따라 적절하게 조절할 수 있다. 예컨대, 가는 선 형상, 패드 형상 등의 각종 형상 및 크기로 할 수 있고, 막두께는 200∼800 ㎚ 정도로 할 수 있다.
배선 재료로는, 예컨대, 알루미늄, 구리, 금, 백금, 니켈 등과 같은 금속 또는 합금; 텅스텐, 탄탈, 티탄 등과 같은 고융점 금속 또는 합금; 폴리실리콘; 고융점 금속과의 실리사이드, 폴리사이드 등과 같은 도전층의 단층막 또는 적층막을 사용할 수 있다. 배선은 통상 콘택 플러그를 포함한 제1 절연막 전면에 도전막을 형성하고, 공지된 포토리소그래피 및 에칭공정으로 원하는 형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로서 사용하여 드라이 에칭으로 패터닝함으로써 형성할 수 있다. 드라이 에칭은 에칭가스의 플라즈마를 사용할 수 있다.
또, 배선에 접속하여 L/S 형상의 안테나 패턴이 형성되어 있다. 안테나 패턴은 배선과 마찬가지로 제 1 절연막 상에 형성되어 있는 것이 바람직하다. 안테나 패턴은 배선의 일부로서 형성되어 있는 것이 바람직하고, 구체적으로는 배선의 일부로서 일체적으로 형성되며 배선과 동일한 공정에서 동시에 형성할 수 있다. 즉, 제 1 절연막 전면에 도전막을 형성하고, 공지된 포토리소그래피 및 에칭 공정에 의해 배선의 패턴에 안테나 패턴이 부가된 원하는 형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로서 사용하여 드라이 에칭으로 패터닝함으로써 형성할 수 있다. 드라이 에칭은 에칭가스의 플라즈마를 사용할 수 있다. 어느 경우에도, 배선으로 사용할 수 있는 재료와 동일한 재료 및 막두께 등으로 형성할 수 있다. 또한, 안테나 패턴이 배선의 일부로서 형성되어 있는 경우에는 안테나 패턴을 사이에 두고 게이트 전극과 배선이 접속된 상태가 된다.
안테나 패턴은 그 일부 또는 전부가 L/S 형상으로 형성되어 있는 것이 바람직하고, 소용돌이 형상, 卍 형상, 빗살 형상 등과 같은 각종 형상을 들 수 있으나, 그 중에서도 빗살 형상인 것이 바람직하다. L/S 형상의 룰로서는 반도체 장치를 구성하는 트랜지스터 크기, 배선 크기, 안테나 패턴 자체의 크기 등에 따라 적절하게 조정할 수 있으나, 예컨대 200∼1000 ㎚/200∼1000 ㎚ 정도가 적당하다.안테나 패턴은 배선 자체의 전체 표면적에 대하여 2∼10 배 정도, 바람직하게는 2∼5 배 정도, 보다 바람직하게는 3 배 정도의 표면적으로 형성되는 것이 적당하다. 또 다른 관점에서, 배선이 접속되는 게이트 전극 하부의 게이트 절연막의 표면적에 대하여 1000 배 정도 이하의 표면적의 비율로 형성되어 있는 것이 적당하다.
또한, 배선 및 안테나 패턴을 형성한 후, 패터닝 마스크로서 사용한 레지스트 패턴은 통상, 예컨대, 플라즈마 애싱 등에 의해 제거된다.
제 2 절연막은 제 1 절연막과 마찬가지로 통상 층간절연막으로서 기능하는 막으로, 제 1 절연막과 동일한 재료를 사용할 수 있으나, 그 중에서도 실리콘 산화막 등이 바람직하다. 제 2 절연막은 제 1 절연막과 동일한 방법으로 형성할 수 있으나, 플라즈마를 이용한 막형성 방법으로 형성하는 것이 바람직하다. 구체적으로는, 플라즈마 CVD 법, HDP 플라즈마 CVD 법 등을 사용할 수 있다. 또한, 이들 방법으로 막을 형성하는 경우에는, 기판 바이어스를 인가하면서 형성하거나 기판 바이어스를 인가한 스퍼터법을 병용하는 것이 바람직하다.
제 2 절연막에는, 제 1 절연막과 마찬가지로 콘택 홀, 콘택 플러그 등이 형성될 수도 있다. 또, 이들 표면은 평탄화되어 있는 것이 바람직하다.
본 발명의 반도체 장치는 배선/절연막이 반복된 다층 배선구조를 가질 수도 있다.
다음에, 도면을 참조하여 본 발명의 반도체 장치 및 그 제조 방법을 설명한다.
본 발명의 반도체 장치에는, 도 2(h) 및 도 4(h)에 나타낸 바와 같이, 반도체 기판(1) 의 표면에 소자 분리용 필드 산화막 (2) 에 의해 활성영역 (3) 이 규정되어 있다. 또한, 반도체 기판 (1) 상에는 게이트 산화막 (4) 을 사이에 두고 게이트 전극 (5) 이 형성되어 있고, 게이트 전극 (5) 과 필드 산화막 (2) 이 형성된 영역 상에 층간절연막으로서 제 1 절연막 (6) 이 형성되어 있다. 제 1 절연막 (6) 에는 게이트 전극 (5) 표면에 이르는 콘택 홀이 형성되어 있고, 콘택 홀 내에는 텅스텐막이 매립되어 콘택 (7) 이 형성되어 있다. 콘택 (7) 표면을 포함하는 제 1 절연막 (6) 상에는 제 1 배선 (8) 이 형성되어 있다. 또한, 제 1 배선 (8) 은 패드 형상의 대면적 패턴이기 때문에 그 일부에 L/S 형상의 안테나 패턴 (8a) 이 형성되어 있다. 제 1 절연막 (6) 과 제 1 배선 (8) 이 형성된 영역 상에는, 예컨대, 기판 바이어스를 인가하는 HDP 플라즈마 CVD 법으로 제 2 절연막 (9) 이 형성되어 있다. 제 2 절연막 (9) 에는 제 1 배선(8) 의 표면에 이르는 비아 홀이 형성되어 있고, 비아 홀 내에는 텅스텐막이 매립되어 비아 콘택 (10) 이 형성되어 있다. 마찬가지로, 제 2, 제 3 배선 (도시 생략) 이 형성되어 다층 배선이 형성된다.
이러한 반도체 장치는 다음과 같은 방법으로 형성할 수 있다.
먼저, 도 1(a) 및 도 3(a)에 나타낸 바와 같이, 반도체 기판 (1) 상에 소자 분리를 위한 필드 산화막 (2) 을 공지의 방법에 의해 소정 형상으로 막두께 350 ㎚ 정도로 형성한다. 이에 따라, 필드 산화막 (2) 이 존재하지 않는 영역에 트랜지스터의 활성영역 (3) 이 규정된다.
그리고, 도 1(b) 및 도 3(b) 에 나타낸 바와 같이, 반도체 기판 (1) 전면을산화시킴으로써 반도체 기판 (1) 상의 활성영역 (3) 의 표면에 막두께 2∼10 ㎚ 정도의 게이트 산화막 (4) 을 형성한다.
이어서, 도 1(c) 및 도 3(c) 에 나타낸 바와 같이, 필드 산화막 (2) 과 게이트 산화막 (4) 상에 막두께 150 ㎚ 정도로 폴리실리콘막을 형성하고, 통상적인 포토리소그래피 기술에 의해 소정 형상으로 형성한 포토레지스트 패턴 (도시 생략) 을 마스크로서 사용하여 폴리실리콘막을 이방성 에칭하여, 게이트 전극 (5) 을 형성한다.
계속해서, 도 1(d) 및 도 3(d)에 나타낸 바와 같이, 얻어진 반도체 기판 (1) 상에 층간절연막인 제 1 절연막 (6) 으로서 BPSG 를 두께 1000 ㎚ 로 형성한다. 필요에 따라, 제 1 절연막 (6) 의 표면을 화학적 기계적 연마법 (CMP) 으로 평탄화시킬 수도 있다.
그 다음에, 도 2(e) 및 도 4(e)에 나타낸 바와 같이, 통상적인 포토리소그래피 기술에 의해 소정 형상으로 형성된 포토레지스트 패턴 (도시 생략) 을 마스크로 사용하여, 제 1 절연막 (6) 을 관통하고 게이트 전극 (5) 상에 이르는 콘택 홀을 형성하고, 이 콘택 홀을 포함하는 제 1 절연막 (6) 의 전면에 CVD 법으로 텅스텐막을 형성한다. 텅스텐막의 전면을 에칭하여 평탄화시키고, 콘택 홀 내에 텅스텐막을 매립하여 콘택 (7) 을 형성한다. 여기에서, 에칭 대신에 CMP 법을 이용할 수도 있다.
이어서, 도 2(f) 및 도 4(f)에 나타낸 바와 같이, 콘택 (7) 을 포함한 제1 절연막 (6) 의 전면에 제 1 배선으로서 막두께 500 ㎚ 정도의 AlCu 막을 스퍼터법으로 형성하고, 통상적인 포토리소그래피 기술로 소정 형상으로 형성한 포토레지스트 패턴 (도시 생략) 을 마스크로 사용하여 AlCu 막을 에칭가스의 플라즈마로 이방성 에칭하여, 제 1 배선 (8) 과 L/S 형상의 안테나 패턴 (8a) 을 형성한다.
계속해서, 포토레지스트 패턴을 플라즈마 애싱한 후, 도 2(g) 및 도 4(g)에 나타낸 바와 같이, 얻어진 반도체 기판 (1) 의 전면에 제 2 절연막 (9) 으로 막두께 700 ㎚ 정도의 실리콘 산화막을 형성한다. 이 경우, 제 2 절연막 (9) 은 기판 바이어스를 인가하는 Ar 스퍼터를 병용하면서 플라즈마 CVD 법으로 형성한다 (Ar = 50 sccm, 400 W). 또한, 기판 바이어스를 인가하는 HDP 플라즈마 CVD 법으로 형성할 수도 있다 (Ar/SiH4/O2= 125/70/125 sccm, 3500 W). 필요에 따라, 제 2 절연막 (9) 의 표면은 CMP 법으로 평탄화시킬 수도 있다.
그 다음에, 도 2(h) 및 도 4(h)에 나타낸 바와 같이, 통상적인 포토리소그래피 기술로 소정 형상으로 형성한 포토레지스트 패턴 (도시 생략) 을 마스크로 사용하여, 제2 절연막 (9) 내에 제 1 배선 (8) 에 이르는 비아 홀 형성한다. 이어서, 상기와 마찬가지로 비아 홀에 텅스텐막을 매립하여 비아 콘택 (10) 을 형성한다.
다음에 동일한 공정을 반복하여 다층 배선을 형성한다.
도 5(a)∼ 도 5(f)에 나타낸 바와 같이, 제 1 배선 (8) 과 L/S 형상의 안테나 패턴 (8a) 의 형상을 변경하는 것 이외에, 도 2(h) 및 도 4(h)와 동일한 구성을 갖는 반도체 장치를 각각 형성하고, 각 반도체 장치의 불량율을 산출한다. 이때, 게이트 절연막의 막두께는 32 Å 이다.
그 결과를 표 1에 나타낸다.
게이트 면적(㎛2) 안테나비 NMOS의 불량율(%) PMOS의 불량율(%) 패드 면적(㎛2)
(a) 81 104.12 3.5 10.5 90 ×90
(b) 8.41 1002.87 15 36 90 ×90
(c) 2.25 2732.7 38.5 54 90 ×280
(d) 81 343.76 0.5 1 90 ×90
(e) 8.41 3311.5 1 0 90 ×90
(f) 8.41 23741.01 0 2 90 ×90
표 1에서, 안테나비에 관계없이 반도체 기판 (1) 상에 형성된 MOS 트랜지스터의 게이트 전극 (1) 에 접속된 패드 형상의 대면적 배선 패턴을 포함한 제 1 배선 (8) 에 L/S 형상의 안테나 패턴 (8a) 을 부가함으로써, 층간절연막 형성시의 플라즈마 손상을 완화시킬 수 있고, 그 결과 게이트 산화막 등의 절연 파괴에 의한 불량을 현저히 저감시킬 수 있음을 알 수 있다.
본 발명에 따르면, 배선에 접속된 L/S 형상의 안테나 패턴을 갖고 있기 때문에, 배선에서 포획된 전하를 L/S 형상의 안테나 패턴에 의해 공간 중으로 방전할 수 있게 됨으로써, 다층 배선을 갖는 반도체 장치에서도 게이트 절연막에 대한 플라즈마 손상이 저감되어 신뢰성이 높은 반도체 장치를 얻을 수 있다.
특히, L/S 형상의 안테나 패턴이 빗살 형상인 경우에는, 배선에서 포획된 전하를 효율적으로 방전할 수 있어 플라즈마 손상을 더욱 저감시킬 수 있다.
또한, L/S 형상의 안테나 패턴이 배선과 동일한 재료로 배선의 일부로서 형성되어 있기 때문에, 제조 공정의 복잡화에 수반되는 제조 비용의 증대가 없는 저렴한 가격으로 제조할 수 있고, 게이트 절연막에 대한 플라즈마 손상이 저감된 신뢰성이 높은 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 배선 및 L/S 형상의 안테나 패턴 상에 기판 바이어스를 인가한 Ar 스퍼터를 병용하는 플라즈마 CVD 법으로, 또는 기판 바이어스를 인가하면서 HDP 플라즈마 CVD 법으로 제 2 절연막을 형성하여, 배선 간을 공간없이 절연막으로 매립할 수 있기 때문에, 신뢰성이 높은 층간 절연막을 형성할 수 있고, 나아가서는 보다 신뢰성이 높은 반도체 장치를 얻을 수 있다.
그리고, 배선 및 L/S 형상의 안테나 패턴을 동일 공정에서 형성하는 경우에는, 배선과는 별도로 안테나 패턴을 형성할 필요가 없기 때문에, 제조 비용의 증가를 억제하면서 저렴한 가격과 간편한 방법으로 생산율 및 신뢰성이 향상된 LSI 등의 반도체 장치를 제조할 수 있게 된다.

Claims (9)

  1. 반도체 기판 상에 형성된 게이트 전극을 구비하는 MOS 트랜지스터;
    상기 게이트 전극에 제 1 절연막을 사이에 두고 접속된 배선;
    상기 배선에 접속되고 플라즈마 손상을 저감시키기 위한 L/S 형상의 안테나 패턴; 및
    상기 배선과 상기 안테나 패턴 상에 형성된 제 2 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 안테나 패턴이 빗살 형상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 안테나 패턴이 상기 배선과 동일한 재료로 상기 배선의 일부로서 형성된 것을 특징으로 반도체 장치.
  4. 제 1 항에 있어서,
    상기 배선 및 상기 안테나 패턴이 플라즈마 에칭에 의해 형성된 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 안테나 패턴이 상기 배선의 전체 표면적에 대하여 약 2∼10 배의 표면적을 갖는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판 상에 MOS 트랜지스터를 형성하는 단계;
    상기 MOS 트랜지스터 상에 제 1 절연막을 사이에 두고 상기 MOS 트랜지스터를 구성하는 게이트 전극에 접속된 배선 및 플라즈마 손상을 저감시키기 위한 L/S 형상의 안테나 패턴을 형성하는 단계; 및
    그 이후에, 상기 배선 및 상기 안테나 패턴 상에, 상기 반도체 기판에 바이어스 전압을 인가하면서 CVD 법에 의해 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 반도체 기판에 바이어스 전압을 인가하면서 상기 제 2 절연막을 형성하는 단계는, Ar 스퍼터를 병용하는 플라즈마 CVD 법 또는 HDP 플라즈마 CVD 법에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제 6 항에 있어서,
    상기 배선 및 상기 안테나 패턴은, 상기 제 1 절연막의 전체 표면에 도전막을 형성하고, 상기 배선의 패턴에 상기 안테나 패턴을 부가한 소정 형상의 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서 사용하는 플라즈마 에칭에 의해 상기 도전막을 패터닝함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 6 항에 있어서,
    상기 배선 및 상기 안테나 패턴을, 동일 공정에서 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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