JP2007299898A - 半導体装置および半導体装置のレイアウト設計方法 - Google Patents

半導体装置および半導体装置のレイアウト設計方法 Download PDF

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Abstract

【課題】アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にする。
【解決手段】ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を覆わないように、各配線は設けられている。一方、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を少なくとも一部覆うように、設けられている。
【選択図】図１

Description

本発明は、アンテナダメージを回避するためのアンテナ保護素子を含む半導体装置と、そのレイアウト設計方法に関する。
近年の半導体製造技術の微細化に伴い、デバイスの製造工程において、プラズマエッチングやプラズマＣＶＤに代表されるプラズマプロセスを利用することが一般的となってきている。しかし、一方で、プラズマチャージングダメージと呼ばれるプラズマプロセスに起因する半導体素子の損傷が、大きな問題となってきている。
プラズマチャージングダメージは、アンテナダメージとも呼ばれ、ゲートリーク電流の増加、閾値電圧の変動など半導体素子の特性劣化、故障や寿命低下の原因となっている。さらに、プロセス技術の微細化に伴うゲート酸化膜の薄膜化などにより、アンテナダメージはより深刻な問題となっている。
このような問題を解決する方法の一つとして、特許文献１では、保護素子（以下、アンテナ保護素子）を用いる方法を開示している。ここで、アンテナ保護素子とは、プラズマから放射される紫外領域の光線（以下、単に紫外光と呼ぶ）が活性領域に照射されることによって、導電性が向上するダイオードやサイリスタ等を有する素子を指す。特許文献１によれば、アンテナダメージを生じさせるチャージ電流がアンテナ保護素子を介して接地電位へ放電されるため、半導体素子の損傷を避けることが可能である。
さらに、特許文献１では、アンテナ保護素子の活性領域に紫外光が照射されない場合は、アンテナダメージに対するアンテナ保護素子の保護能力が低下することが示されている。そこで、活性領域の上層に空間を設けることにより、紫外光をアンテナ保護素子の活性領域に照射する構造を開示している。
図５５を用いて特許文献１の構造を簡単に解説する。図５５はスタンダードセルを用いた一般的なレイアウト図である。図５５において、５５０１はアンテナ保護素子、５５０２，５５０３はスタンダードセル、５５０４，５５０５は信号パターン、５５０６はダミーパターンである。図５５から分かるように、アンテナ保護素子５５０１の上層にはいかなるマスクパターンも配置されていない。すなわち、特許文献１によると、アンテナ保護素子の上層に空間を設けるために、その上層にはマスクパターンを配置しないようにしている。
一方、特許文献２では、アンテナダメージを軽減するために紫外光をアンテナ保護素子の活性領域に照射する構造として、ダミーパターンを活性領域の上層に配置しない構造を開示している。図５６は特許文献２の技術を用いた構造の例を示す。図５６において、アンテナ保護素子５５０１の上層には、信号パターン５５０４，５５０５は配置されているが、ダミーパターン５５０６は配置されていないことが分かる。
特許文献２の構造を用いれば、信号配線についてはアンテナ保護素子の上層に配置することができる。このため、特許文献１の構造と比較すると、活性領域に照射される紫外光が減少するためアンテナ保護素子の能力が低下するという欠点がある一方で、信号パターンの配線効率が向上し、半導体集積回路の面積を小さく設計できるという利点が得られる。
一方、エッチング工程やＣＭＰ工程においては、プロセス条件に基づいて得られる当該層の面積率を満たすことが重要である。面積率を満たせない場合、エッチング速度にばらつきが生じる上、ＣＭＰ工程において基板表面を十分に平坦化できず、プロセス精度を十分に得ることができないという問題が生じる。そこで、特許文献３では、面積率を満たすために、空地領域において、ダミーパターンのピッチやその形状をチェックウィンドウごとに変化させて配置する手法が開示されている。
米国特許第５９９４７４２号明細書 特開２００４−３６３２５５号公報 特開２００２−９１６１号公報
しかしながら、特許文献１および特許文献２のいずれの方法においても、アンテナ保護素子の上層にダミーパターンを配置できないため、アンテナ保護素子近辺の面積率に粗密が発生し、プロセス精度を十分に得ることができないという問題がある。
また、特許文献２では、アンテナ保護素子の保護能力が、アンテナ保護素子の活性領域上層に配置する信号パターンの量に応じて決定されてはいないため、アンテナ保護素子が過剰に、または過小に、配置される可能性があるという問題がある。
さらに、ゲート酸化膜の薄膜化などのプロセス技術の微細化に伴ってアンテナダメージが深刻化するため、配置すべきアンテナ保護素子の数や面積は増加する傾向にある。このため、従来まで空き領域に配置していたポリシリコンや活性領域などの下地層のダミーパターンが減少し、下地層の面積率調整が困難となるという問題もある。
このように、アンテナ保護素子を有する半導体装置を設計製造する場合には、上に例示したような様々な問題が生じるため、これらの問題を解消するような半導体装置の構造やレイアウト設計方法が望まれる。
本発明は、前記の問題に鑑みてなされたものであり、アンテナ保護素子を有する半導体装置を、従来よりも適切に、設計製造可能にすることを目的とする。
本発明は、半導体装置として、ゲートと、前記ゲートに接続されたアンテナ保護素子と、前記ゲートに接続された第１の配線と、前記ゲートに接続されておらず、前記第１の配線より上層に設けられた第２の配線とを備え、前記第１の配線が構成された配線層において、各配線は前記アンテナ保護素子の活性領域上方を覆わないように設けられており、前記第２の配線は、前記アンテナ保護素子の活性領域上方を少なくとも一部覆うように設けられているものである。
本発明によると、ゲートに接続された第１の配線が構成された配線層において、アンテナ保護素子の活性領域上方を覆わないように、各配線が設けられている。このため、この配線層までは、アンテナ保護素子への光量を確保することができるので、アンテナダメージに対するアンテナ保護素子の保護能力を十分に発揮させることができる。一方、この配線層より上層に設けられた第２の配線は、アンテナ保護素子の活性領域上方を少なくとも一部覆うように設けられている。すなわち、この配線層より上層の配線層では、ゲートに対してアンテナダメージが生じることがないため、アンテナ保護素子上への重なりが許容されている。これにより、アンテナダメージ回避とともに、配線リソースの確保を可能にすることができる。
また、本発明は、半導体装置として、アンテナ保護素子を含む複数のセルと、前記複数のセルの上層に配置されたダミーパターンとを備え、前記ダミーパターンは、前記アンテナ保護素子上における配置規則が前記アンテナ保護素子以外のセル上における配置規則と異なっているものである。
本発明によると、ダミーパターンの配置規則が、アンテナ保護素子上とアンテナ保護素子以外のセル上とにおいて異なっている。すなわち、アンテナ保護素子上において、活性領域への光量確保が可能となるように、ダミーパターンの配置が、他の領域と異なる配置規則によって行われている。これにより、平坦化と、アンテナダメージ回避との両立が可能となる。
また、本発明は、半導体装置として、アンテナ保護素子を含む複数のセルと、前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する通過配線と、前記通過配線の上層または下層に配置されたダミーパターンとを備え、前記ダミーパターンは、前記アンテナ保護素子上において前記通過配線と重なるように配置されているものである。
本発明によると、アンテナ保護素子上において、ダミーパターンは通過配線と重なるように配置されているため、アンテナ保護素子への光量がダミーパターンによって低減されることがない。これにより、アンテナ保護素子の能力を十分に発揮させることができるとともに、面積率も容易に満たすことができる。
また、本発明は、半導体装置として、アンテナ保護素子を含む複数のセルと、前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する通過配線とを備え、前記通過配線は、前記アンテナ保護素子上の部分において、単位長さ当たりの面積が前記アンテナ保護素子上以外の部分よりも小さい形状を有しているものである。
本発明によると、通過配線は、アンテナ保護素子上の部分において、単位長さ当たりの面積がアンテナ保護素子上以外の部分よりも小さい形状を有している。このため、通過配線として必要な配線パターンを維持しながら、アンテナ保護素子への光量を確保することができるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置として、アンテナ保護素子を含む複数のセルと、前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する複数の通過配線とを備え、前記複数の通過配線は、他の配線の最小間隔よりも広く離れて配置されているものである。
本発明によると、アンテナ保護素子上を通過する複数の通過配線は、他の配線の最小間隔よりも広く離れて配置されているため、アンテナ保護素子への光量を確保することができるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置として、アンテナ保護素子を含む複数のセルと、前記複数のセルの上層に配置された配線とを備え、前記アンテナ保護素子上において、配線の方向が縦または横の一方向に固定されているものである。
本発明によると、アンテナ保護素子上において、配線の方向が縦または横の一方向に固定されているため、アンテナ保護素子への光量を確保することができるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置として、ゲートと、前記ゲートに接続されているアンテナ保護素子とを備え、前記アンテナ保護素子は、ｐウェルとｎウェルとにおいて活性領域のパターン数が異なっているものである。
本発明によると、ｐウェルとｎウェルとにおいて活性領域のパターン数が異なっているアンテナ保護素子を備えたことによって、より確実に、より無駄なく、アンテナダメージを回避することができる。
また、本発明は、半導体装置として、複数のアンテナ保護素子を含む複数のセルを備え、前記複数のアンテナ保護素子のうち少なくとも２つ以上は、ｐウェルとｎウェルの面積比が互いに異なっているものである。
本発明によると、ｐウェルとｎウェルの面積比が異なっているアンテナ保護素子が混在することによって、アンテナダメージエラーが生じる箇所に適切な実力のアンテナ保護素子を提供することが可能になる。これにより、アンテナダメージエラーに対して必要最小限の実力のアンテナ保護素子によって適切に対処することが可能になり、かつ、半導体装置のスペースを有効活用することも可能になる。
また、本発明は、半導体装置として、ゲートと、アンテナ保護素子と、前記ゲートと前記アンテナ保護素子とを接続する配線とを備え、前記配線は、空き領域まで延びる分岐配線が接続されているものである。
本発明によると、ゲートとアンテナ保護素子とを接続する配線に、空き領域まで延びる分岐配線が接続されている。アンテナダメージエラーを回避するためには、アンテナ保護素子までつなぐ配線を追加する必要があるが、この追加配線による既存配線への影響のために、再設計が必要になる場合がある。そこで、本発明のように、ゲートとアンテナ保護素子とを接続する配線に、空き領域まで延びる分岐配線を接続しておくことによって、エラー回避時に追加される配線による既存配線への影響を抑制することができ、再設計を回避することが可能になる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートとアンテナ保護素子とを配置するステップと、前記ゲートに接続された第１の配線を配置するとともに、前記ゲートと前記アンテナ保護素子とを接続し、かつ、前記第１の配線が構成された配線層において、他の配線を、前記アンテナ保護素子の活性領域上方を覆わないように配置する第１の配線ステップと、前記第１の配線が構成された配線層より上層の配線層において、配線を、前記アンテナ保護素子の活性領域上方を覆うことを許容して配置する第２の配線ステップとを備えたものである。
本発明によると、第１の配線ステップにおいて、ゲートに接続された第１の配線が構成された配線層において、アンテナ保護素子の活性領域上方を覆わないように、配線を配置する。このため、この配線層までは、アンテナ保護素子への光量を確保することができるので、アンテナダメージに対するアンテナ保護素子の保護能力を十分に発揮させることができる。また、第２の配線ステップにおいて、第１の配線が構成された配線層より上層の配線層において、アンテナ保護素子の活性領域上方を覆うことを許容して、配線を配置する。これにより、アンテナダメージ回避とともに、配線リソースの確保を可能にすることができる。
また、本発明は、ゲートと、前記ゲートに接続されたアンテナ保護素子とを有する半導体装置のレイアウト設計方法として、前記ゲートおよびアンテナ保護素子を含むセル配置の上層に概略配線を行うステップと、前記ゲートに対するアンテナダメージを検証するステップとを備え、前記検証ステップにおいて、前記アンテナ保護素子とその上層の配線との重なり面積を考慮して、前記アンテナ保護素子の能力を想定し、検証を行うものである。
本発明によると、ゲートに対するアンテナダメージの検証が、アンテナ保護素子とその上層の配線との重なり面積を考慮して、アンテナ保護素子の能力を想定して、行われる。すなわち、アンテナ保護素子への光量を考慮に入れた、精度の高いアンテナダメージ検証が可能になる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップと、前記配線の上層または下層にダミーパターンを配置するステップとを備え、前記ダミーパターン配置ステップにおいて、前記アンテナ保護素子上を通過する通過配線があるとき、前記アンテナ保護素子上において、ダミーパターンを前記通過配線と重なるように配置するものである。
本発明によると、ダミーパターン配置ステップにおいて、アンテナ保護素子上において、ダミーパターンは通過配線と重なるように配置されるので、アンテナ保護素子への光量がダミーパターンによって低減されることがない。これにより、アンテナ保護素子の能力を十分に発揮させることができるとともに、平坦化用のダミーパターンを配置することによって面積率も容易に満たすことができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップとを備え、前記アンテナ保護素子の上を所定幅以上の配線が通過するとき、前記アンテナ保護素子の位置を前記所定幅以上の配線が通過しない位置に変更するものである。
本発明によると、アンテナ保護素子の上を所定幅以上の配線が通過するとき、このアンテナ保護素子の位置が、所定幅以上の配線が通過しない位置に変更される。このため、アンテナ保護素子への光量を確保することができるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップとを備え、前記配線配置ステップにおいて、前記複数のセルに対して、所定サイズの複数のウィンドウを仮想的に設定し、前記各ウィンドウに、通過可能な配線本数を表す配線使用率をそれぞれ与え、前記各ウィンドウにおいて与えられた配線使用率を超えないように、配線を配置するものであり、アンテナ保護素子を含むウィンドウについて、その配線使用率を、アンテナ保護素子を含まないウィンドウよりも低く設定するものである。
本発明によると、配線配置ステップにおいて、アンテナ保護素子を含むウィンドウの配線使用率が、アンテナ保護素子を含まないウィンドウよりも低く設定される。このため、アンテナ保護素子への光量を確保することが可能になり、アンテナ保護素子の能力を十分に発揮させることができる。すなわち、配線混雑、タイミング収束などの従来のポイント以外に、アンテナダメージエラー対策を考慮した配線を実現することができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップとを備え、前記配線配置ステップにおいて、アンテナ保護素子上を通過する配線同士の間隔を、プロセスによって決まる最小間隔よりも広く設定するものである。
本発明によると、アンテナ保護素子上を通過する配線同士の間隔は、プロセスによって決まる最小間隔よりも広く設定されるため、アンテナ保護素子への光量を確保することができるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートに接続されたアンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、前記検証ステップにおける検証結果から、前記アンテナ保護素子上に配線が重なってもよい重なり許容面積または重なってはならない重なり不可面積を算出するステップと、前記重なり許容面積または重なり不可面積に基づいて、前記アンテナ保護素子上に配線禁止領域を設定し、前記配線禁止領域に配線しないようにしつつ、配線を配置するステップを備えたものである。
本発明によると、アンテナダメージ検証の結果から、アンテナ保護素子上に配線が重なってもよい重なり許容面積または重なってはならない重なり不可面積が算出され、この重なり許容面積または重なり不可面積に基づいて、アンテナ保護素子上に配線禁止領域が設定される。そして、配線禁止領域に配線しないようにしつつ、配線が配置される。このため、配線完了後において、アンテナ保護素子に光が入る領域が確保されるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップとを備え、前記アンテナ保護素子上に通過配線が存在するとき、前記アンテナ保護素子と前記通過配線との重なり面積に応じて、前記アンテナ保護素子の内部構成を変更するものである。
本発明によると、アンテナ保護素子上に通過配線が存在するとき、アンテナ保護素子と通過配線との重なり面積に応じて、アンテナ保護素子の内部構成が変更される。すなわち、アンテナ保護素子の活性領域に光が十分に入るように、その内部構成を変更することが可能になるので、アンテナ保護素子の能力を十分に発揮させることができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、この複数のアンテナ保護素子を単一のアンテナ保護素子に置換するステップとを備えたものである。
本発明によると、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、この複数のアンテナ保護素子が単一のアンテナ保護素子に置換される。スタンダードセル（アンテナ保護素子を含む）を用いた設計手法においては、各セルの両端に、ある一定の空間（デザインルールで決められる）が設けられている。そこで、本発明のように、隣接した複数のアンテナ保護素子を単一のアンテナ保護素子に置換することによって、活性領域の面積を増やすことができるので、アンテナ保護素子の能力を上げることができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、ｐウェルおよびｎウェルの少なくともいずれか一方において、この複数のアンテナ保護素子の活性領域同士を接続するステップとを備えたものである。
本発明によると、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、ｐウェルおよびｎウェルの少なくともいずれか一方において、この複数のアンテナ保護素子の活性領域同士が接続される。これにより、活性領域の面積を増やすことができるので、アンテナ保護素子の能力を上げることができる。
また、本発明は、半導体装置のレイアウト設計方法として、アンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、アンテナ保護素子に隣接した空き領域が存在するとき、このアンテナ保護素子を、前記空き領域を埋めるだけの面積を持ったアンテナ保護素子に置換するステップとを備えたものである。
本発明によると、空き領域が隣接しているアンテナ保護素子が、空き領域を埋めるだけの面積を持ったアンテナ保護素子に置換される。これにより、活性領域の面積を増やすことができるので、アンテナ保護素子の能力を上げることができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートに接続されたアンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、互いに隣接し、かつ、異なるゲートに接続された複数のアンテナ保護素子があるとき、前記複数のアンテナ保護素子にそれぞれ接続されたゲートのアンテナダメージの余裕度に基づいて、前記複数のアンテナ保護素子における活性領域の接続関係を修正するステップとを備えたものである。
本発明によると、互いに隣接し、かつ、異なるゲートに接続された複数のアンテナ保護素子について、それぞれ接続されたゲートのアンテナダメージの余裕度に基づいて、活性領域の接続関係が修正される。これにより、新たなアンテナ保護素子を追加することなく、アンテナダメージに対して余裕のないゲートについて活性領域の面積を増やす、といった処理が可能となる。したがって、より確実にアンテナダメージを回避することができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートに接続されたアンテナ保護素子を含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、アンテナダメージの余裕度があるゲートに接続されたアンテナ保護素子があるとき、このアンテナ保護素子の活性領域を分割し、分割された活性領域のいずれかを、他のゲートに接続し直すステップとを備えたものである。
本発明によると、アンテナダメージの余裕度があるゲートに接続されたアンテナ保護素子について、その活性領域が分割され、分割された活性領域のいずれかが、他のゲートに接続し直される。これにより、新たなアンテナ保護素子を追加することなく、アンテナダメージに対して余裕のないゲートについて活性領域の面積を増やす、といった処理が可能となる。したがって、より確実にアンテナダメージを回避することができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、前記セル配置ステップにおける配置結果において、ゲートとアンテナ保護素子との接続を切断するステップと、ゲートとアンテナ保護素子との再接続を行うステップとを備え、前記再接続ステップにおいて、ゲートの配置領域の中心地点を決定し、前記中心地点に近い順にゲートを選択し、選択したゲートに対して、最も近くに配置されているアンテナ保護素子を接続する処理を、繰り返し実行するものである。
本発明によると、ゲートとアンテナ保護素子との再接続において、ゲートの配置領域の中心地点に近い順にゲートを選択し、選択したゲートに対して、最も近くに配置されているアンテナ保護素子を接続する処理が、繰り返し実行される。これにより、各ゲートに対してその近傍にあるアンテナ保護素子が接続されることになり、ゲートとアンテナ保護素子との接続において長距離配線がなくなり、配線効率が向上する。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップと、前記配線配置の結果、通過配線が所定割合以上存在するアンテナ保護素子があるとき、前記セル配置ステップにおける配置結果において、ゲートとアンテナ保護素子との接続を切断するステップと、通過配線が所定割合以上存在する前記アンテナ保護素子を、アンテナ保護素子以外のセルに置換し、ゲートとアンテナ保護素子との再接続を行うステップとを備えたものである。
本発明によると、通過配線が所定割合以上存在するアンテナ保護素子が、アンテナ保護素子以外のセルに置換される。すなわち、光量を十分に確保できないような位置にあるアンテナ保護素子が、容量セルやバッファなどの他のセルに置換されるので、半導体装置のスペースを有効に活用することができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップと、前記配線配置の結果、通過配線が所定割合以上存在する第１のアンテナ保護素子があるとき、この第１のアンテナ保護素子に接続されたゲートから所定距離範囲内に第２のアンテナ保護素子を追加配置するステップと、前記ゲートについて、前記第１のアンテナ保護素子との接続を切断し、前記第２のアンテナ保護素子と接続するステップと、前記第１のアンテナ保護素子を、アンテナ保護素子以外のセルに置換するステップとを備えたものである。
本発明によると、通過配線が所定割合以上存在する第１のアンテナ保護素子があるとき、この第１のアンテナ保護素子に接続されたゲートには、第１のアンテナ保護素子に代えて、所定距離範囲内に追加配置された第２のアンテナ保護素子が接続される。そして、この第１のアンテナ保護素子はアンテナ保護素子以外のセルに置換される。すなわち、光量を十分に確保できないような位置にあるアンテナ保護素子が、容量セルやバッファなどの他のセルに置換されるので、半導体装置のスペースを有効に活用することができる。
また、本発明は、半導体装置のレイアウト設計方法として、ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、前記複数のセルの上層に配線を配置するステップと、前記配線配置の結果、所定長以上の配線長を有する、アンテナ保護素子とゲートとを接続する配線があるとき、この配線に接続され、空き領域まで延びる分岐配線を配置するステップとを備えたものである。
本発明によると、所定長以上の配線長を有する、アンテナ保護素子とゲートとを接続する配線があるとき、この配線に接続され、空き領域まで延びる分岐配線が配置される。アンテナダメージエラーを回避するためには、アンテナ保護素子までつなぐ配線を追加する必要があるが、この追加配線による既存配線への影響のために、再設計が必要になる場合がある。そこで、本発明のように、ゲートとアンテナ保護素子とを接続する配線に、空き領域まで延びる分岐配線を配置しておくことによって、エラー回避時に追加される配線による既存配線への影響を抑制することができ、再設計を回避することが可能になる。
本発明によると、アンテナダメージを回避し、かつ配線効率を保ちながら、チップ内の平坦化を達成した半導体装置を、容易に得ることができる。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体装置の構成を示す断面図である。図１において、１０はゲート、１１はメタル配線層Ｍ１の配線、１２はメタル配線層Ｍ２の配線、１３はメタル配線層Ｍ３の配線、１４はゲート１０と配線１１とをつなぐコンタクト、１５は配線１１と配線１２とをつなぐ第１のビア、１６は配線１２と配線１３とをつなぐ第２のビア、１７はアンテナ保護素子（拡散領域）である。アンテナ保護素子１７はメタル配線層Ｍ１の配線１１を介してゲート１０と電気的に接続されている。
配線１１，１２，１３によって、ゲート１０に接続された第１の配線が構成されている。また、この第１の配線より上層のメタル配線層Ｍ４に、第２の配線としての配線１８が設けられている。
図２は従来の半導体装置の構成を示す断面図であり、図１と共通の構成要素には図１と同一の符号を付している。図２に示すように、従来の考え方では、アンテナ保護素子１７の上層には、全配線層１９に渡って、パターンを配置してはいけなかった。
ところが実際には、ゲート１０につながる配線は、メタル配線層Ｍ３までにおいて構成されており、ゲート１０に対してダメージが生じるのは、メタル配線層Ｍ３を製造する時までである。メタル配線層Ｍ４を製造する際には、ゲート１０に対してアンテナダメージが生じることはない。つまり、アンテナ保護素子１７に紫外光を当てる必要があるのは、メタル配線層Ｍ１〜Ｍ３を作成する段階までである。そして図１に示すように、メタル配線層Ｍ４を作成する際には、アンテナ保護素子１７の活性領域上方に配線１８が存在しても、ゲート１０に対するアンテナダメージ量は変化しない。すなわち、メタル配線層Ｍ４層を自由に用いて問題はない。
そこで、本発明では、アンテナ保護素子と接続を持つゲートにつながる配線が何層で構成されているかを考慮し、この配線が構成されている配線層においては、アンテナ保護素子上に配線を配置せず、その配線層より上層においては、アンテナ保護素子上に配線が重なることを許すものとする。すなわち、図１の構成では、ゲート１０に接続された配線１１，１２，１３が構成された配線層Ｍ１〜Ｍ３においては、アンテナ保護素子１７の活性領域上方を全面に覆わないように、各配線は設けられている。また、その上層の配線層Ｍ４に設けられた配線１８は、アンテナ保護素子１７の活性領域上方を、少なくとも一部、覆うように、設けられている。
本実施形態に係るレイアウト設計は次のように行われる。まず、ゲート１０と、アンテナ保護素子１７とを配置する。そして、ゲート１０に接続された配線１１，１２，１３を配置するとともに、ゲート１０とアンテナ保護素子１７とを接続し、かつ、配線１１，１２，１３が構成された配線層Ｍ１，Ｍ２，Ｍ３において、他の配線を、アンテナ保護素子１７の活性領域上方を覆わないように、配置する。そして、配線層Ｍ１，Ｍ２，Ｍ３より上層の配線層Ｍ４において、配線１８を含む各配線を、アンテナ保護素子１７の活性領域上方を覆うことを許容して、配置する。
アンテナ保護素子上に配線パターンが重ならないようにすることによって、アンテナ保護素子への光量を確保し、その能力を十分に発揮することができる。ただし、全配線層においてアンテナ保護素子上を避けるように配線を行うと、配線が収束しなくなる（配線リソース悪化を招く）おそれがある。そこで、アンテナ保護素子に接続される配線の最上位層より上の配線層では、アンテナ保護素子上への重なりを許可する。これにより、アンテナダメージ回避とともに配線リソースの確保を可能にすることができる。例えば、６層設計品において、ゲートにつながるアンテナ保護素子とこれらにつながる配線が第３層までにおいて構成されている場合、第４層から上の層では、アンテナ保護素子上を自由に配線しても問題はない。
図３はアンテナ保護素子を含む半導体装置のレイアウトの一例を示す図である。図３に示すように、半導体レイアウトは一般に、スタンダードセル領域２１とＳＲＡＭやＤＲＡＭなどのブロック領域２２との組み合わせによって構成されている。このうち、アンテナ保護素子２３は、スタンダードセル領域２１中のセル２４の間に挿入される。なお、符号２３が付されたセルと同一の模様のセルはそれぞれアンテナ保護素子であり、その他の模様のセルはアンテナ保護素子以外のセルである（以下の図面でも同様）。
図４はスタンダードセル領域２１に配線が配置されたレイアウトである。図４に示すように、半導体レイアウトでは一般に、チップ面積をより小さく作成するために、アンテナ保護素子２３の上層にも信号配線２５，２６やメッシュ状の電源配線２７，２８を引かざるを得ないことが多い。このため、アンテナ保護素子の活性領域への光量が減ることになり、アンテナ保護素子の能力が落ちてしまう。
ところが現状では、ゲートに対するアンテナダメージを検証する際に、アンテナ保護素子には一律の能力値を与えて検証を行っている。すなわち、アンテナ保護素子とその上層の配線との重なり面積に応じて、アンテナ保護素子の能力を変えることは行っていない。
図５はアンテナ保護素子とその上層の配線との関係の例を示す断面図である。同図中、（ａ）はアンテナ保護素子３１と配線３４とが完全に重なった状態、（ｂ）はアンテナ保護素子３２と配線３５とが１／２重なった状態、（ｃ）はアンテナ保護素子３３と配線３６とが重ならない状態である。現状では、全てのアンテナ保護素子について図５（ｃ）の状態を想定して検証を行っている。ところが実際には、アンテナ保護素子の上層には信号配線や電源配線などが配置されることが多いため、アンテナ保護素子と配線とが重ならない状態を想定して検証を行った場合、実際の製造時に、アンテナ保護素子の能力が検証時に比べて低下するため、歩留まりを落とす原因となる。
一方、全てのアンテナ保護素子について配線と完全に重なる図５（ａ）の状態を想定して検証を行うと、図５（ｂ）（ｃ）の状態において、アンテナ保護素子３２，３３の能力が十分に高いにも拘らず、低い能力を持つものとして検証されてしまう。このため、アンテナ保護素子が必要以上に挿入される可能性があり、このことは、必要な論理セルが挿入できない要因となる。
そこで本実施形態では、ゲートに対するアンテナダメージを検証するステップにおいて、アンテナ保護素子とその上層の配線との重なり面積を考慮して、アンテナ保護素子の能力を想定し、検証を行う。この検証の前には、ゲートとアンテナ保護素子を含むセル配置の上層に、概略配線を行うものとする。なお、ここでの概略配線は、アンテナ保護素子上を通過する配線本数が見積もれるものであればよい。
アンテナ保護素子の活性領域への光量が減ると、アンテナ保護素子の能力が低下する。ただ、現状のアンテナダメージ検証においては、光量とアンテナ保護素子との関係は考慮されておらず、アンテナダメージ検証がパスしたとしても、実際にはアンテナダメージによって製品不良を起こす場合がある。そこで、アンテナ保護素子とその上層の配線との重なり面積を考慮して、アンテナ保護素子の能力を想定し、アンテナダメージ検証を正しく行うことによって、製造時のアンテナダメージによる不良をなくすことができる。
また、アンテナダメージ検証結果から、アンテナ保護素子上に配線が重なってもよい重なり許容面積、または重なってはならない重なり不可面積を、算出するようにしてもよい。さらに、この重なり許容面積または重なり不可面積に基づいて、アンテナ保護素子上に、ダミーパターンを配置するようにしてもよい。
図６は半導体装置の配線完了後のレイアウトの例である。図６において、アンテナ保護素子６０は配線６５と１／２重なっており、アンテナ保護素子６１は配線６３と１／４重なっており、アンテナ保護素子６２は配線６４と１／１０重なっているものとする。アンテナダメージ検証の結果、アンテナ保護素子６０，６１，６２は１／２まで配線が重なっても良いことが分かったとすると、アンテナ保護素子６０はこれ以上の配線の重なりは禁止であり、アンテナ保護素子６１の上層には配線がもう１／４重なってもよく、アンテナ保護素子６２の上層には配線がもう４／１０重なってもよい。このような重なり許容面積の情報から、アンテナ保護素子６１，６２の上にダミーパターンを配置できることが分かる。これにより、アンテナエラーを回避するために十分なアンテナ保護素子上の空き領域を確保しながら、平坦化用のダミーパターンを挿入することができる。
つまり、アンテナ保護素子によって、アンテナ余裕度があるものとないものとが存在し、アンテナ余裕度のあるアンテナ保護素子上には、配線パターンを配置しても良いため、レイアウトの自由度が上がる。ここで、アンテナ余裕度とは、アンテナ保護素子の活性領域に紫外光が照射されたときの導電量から、アンテナエラー回避に必要な導電量を引いた値である。
図７および図８を用いて、アンテナ保護素子上のダミーパターンの配置規則を変えることによって、アンテナダメージ回避と平坦性確保をともに実現する方法について説明する。図７において、７０はアンテナ保護素子、７１はダミーパターン、７２はアンテナ保護素子以外のセルである。
図７に示すように、ダミーパターン７１は一般には、プロセス条件によって決まる幅と間隔を持って一律に配置される。また、従来の技術では、アンテナ保護素子７０上にはダミーパターン７１が配置されず、空き領域が形成される。このため、アンテナ保護素子７０が多数集まって配置される領域では、空き領域の面積が顕著になり、平坦化に悪影響が出る。そこで、アンテナ保護素子と重なっても良いダミーパターンの面積を算出し、その面積に応じてダミーパターンを配置する。
図８に実施例を示す。ここでは、アンテナ保護素子８１，８２，８３，８４は１／２まで、アンテナ保護素子８５，８６は１／１０まで、ダミーパターンが重なってもよいものとする。このような重なり許容面積まで、アンテナ保護素子８１〜８６上にダミーパターン８７，８８，８９を配置する。すなわち、アンテナ保護素子８１〜８６を含む複数のセルの上層に配置されたダミーパターンは、アンテナ保護素子８１〜８６上における配置規則が、アンテナ保護素子８１〜８６以外のセル上における配置規則と異なっている。なお、ここでの配置規則とは、ダミーパターンの長さ、スペース、幅などのことをいう。
アンテナ保護素子上の活性領域への光量が減少すると、このアンテナ保護素子の能力が低下する。そこで、なるべくアンテナ保護素子上の活性領域への光量確保が可能となるように、アンテナ保護素子上のダミーパターンの配置を、他の領域と異なる配置規則に従って行う。これによって、平坦化とアンテナ保護素子上の活性領域への光量確保との両立が可能となる。
なお、上の処理によって面積率が達成できない場合は、初めてレイアウト修正を行えばよい。こうすることにより、アンテナダメージを回避しながら、最大限、平坦化精度を上げることが可能になる。
また、アンテナ保護素子上には、電源配線や信号配線が配置される場合もある。この場合は、以下のようにダミーパターンを配置すればよい。
図９はアンテナ保護素子の上層に配線が配置された半導体装置のレイアウトを示す図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａにおける断面図である。図９において、アンテナ保護素子９１，９２，９３を含む複数のセルが配置されており、これら複数のセルの上層のメタル配線層に配線が配置されている。例えば、アンテナ保護素子９１の上層には電源配線９４が、アンテナ保護素子９２の上層には信号配線９５が、そしてアンテナ保護素子９３の上層には電源配線９６および信号配線９７が引かれている。ここでいう電源配線は、クロックへのノイズの影響を除去するために電位固定される配線であるシールド配線も含む。
図１０は図９のレイアウトにおいて、配線９４〜９７が引かれた配線層の上層のメタル配線層に一律にダミーパターン１０１を配置した場合を示す。図１０の場合、アンテナ保護素子の上層にダミーパターン１０１が配置されたことによって、アンテナ保護素子の能力が低下してしまう。そこで、図１１に示すように、アンテナ保護素子の上層に配置されたダミーパターン１０１を、電源配線９６および信号配線９５、９７と重なるように配置しなおす（ダミーパターン１１１）。これにより、図１０と比べて、アンテナ保護素子に当たる紫外光が増えるので、アンテナ保護素子の能力を上げることができる。このとき、電源配線や信号配線と重なるように配置されるダミーパターンは、面積率を考慮して幅や長さを変えるなど、変形することが望ましい。
すなわち、図１１のレイアウトの結果、ダミーパターン１１１が、アンテナ保護素子上において、通過配線としての電源配線９６および信号配線９５、９７と重なるように配置された半導体装置が得られる。これにより、アンテナ保護素子への光量が減少しないためその能力を十分に発揮させることができるとともに、所定の面積率も実現することが可能になる。なお、ここでは、ダミーパターンは通過配線の上層に配置するものとしたが、通過配線の下層に配置するようにしてもよい。
また、ダミーパターンの配置結果から、ダミーパターンが配置された配線層における面積率を算出し、この算出した面積率が所定値に未達のときは、上述した重なり許容面積や重なり不可面積に基づいて、アンテナ保護素子上にダミーパターンを配置すればよい。
また、信号配線９５，９７については、ダミーパターンを重なるように配置することによって、タイミング違反が生じる可能性がある。タイミング違反が生じる場合は、ダミーパターンの形状を変更しないか、または、ダミーパターンを削除すればよい。
さらに、図９に示すアンテナ保護素子９３のように、電源配線９６と信号配線９７との両方がその上を通過する場合がある。この場合は、ダミーパターン配置による容量を低減させるために、電源配線９６から優先してダミーパターンを再配置し、タイミングに余裕がある場合は、信号配線９７にもダミーパターンを再配置すればよい。タイミングに余裕が無い場合は、平坦化に悪影響が出ない範囲でダミーパターンを削除しても良い。例えば図１２に示すように、信号配線９７に重なるようにダミーパターン１１２を配置したときタイミングエラーを生じる場合は、このダミーパターン１１２を削除すればよい。
すなわち、アンテナ保護素子上を通過する通過配線が、電源配線と信号配線を含むときは、例えば次のような処理を行えばよい。まず、電源配線のみに対して重なるようにダミーパターンを配置し、その配置結果から、ダミーパターンが配置された配線層における面積率を算出する。そして、この算出した面積率が所定値に未達のとき、ダミーパターンを信号配線に重なるように配置した場合に、タイミング違反が生じるか否かを判断する。そして、タイミング違反が生じないと判断されたとき、信号配線に重なるようにダミーパターンを配置すればよい。一方、タイミング違反が生じると判断されたときは、信号配線と重ならないようにダミーパターンを配置すればよい。
さらに、信号配線に重なるようにダミーパターンを配置しても面積率が未達の場合は、上述した重なり許容面積や重なり不可面積を考慮して、アンテナ保護素子の活性領域上の他の配線領域にダミーパターンを配置すればよい。これでも、面積率が達成できない場合は、レイアウト修正を行う。このような処理によって、余分な設計修正を減らすことができる。
（実施の形態２）
図１３は一般的な半導体装置のレイアウトを示す。図１３において、アンテナ保護素子１３１を含む複数のセルが配置されており、その上層に、電源配線１３２，１３４，１３５と信号配線１３３，１３６，１３７とが配置されている。図１３に示すように、一般には、アンテナ保護素子の上層には電源配線や信号配線が存在することが多い。例えば、アンテナ保護素子１３１の上層には電源配線１３４が配置されている。このため、活性領域に当たる紫外光の量が減少し、アンテナ保護素子の能力が低下する。
そこで、実施の形態１では、配線完了後におけるアンテナ保護素子とその上の配線との重なり面積からアンテナ保護素子の能力を想定し、アンテナダメージ検証を行うことによって、配線及びダミーパターンが配置可能な面積を見積もるようにした。
しかし、レイアウトによっては、配線完了後のアンテナダメージ検証においてエラーが発生する場合がある。例えば、配線が混雑する領域にアンテナ保護素子が配置されている場合、アンテナ保護素子に当たる紫外光量が著しく減少し、アンテナ保護素子の能力が低下し、アンテナダメージ検証の結果エラーが発生する。この場合、アンテナ保護素子をさらに追加するか、または、配線をやり直す必要が生じるため、設計修正に時間を要してしまう。
そこで、本実施形態では、図１４に示すように、電源配線１３２，１３４のような所定幅以上の配線の下ではなく、信号配線１３３，１３７のような幅の狭い配線の下にアンテナ保護素子１４３を配置し、アンテナ保護素子に当たる紫外光の量を増加させる。例えば、アンテナ保護素子を含む複数のセルを配置し、複数のセルの上層に配線を配置した後、アンテナ保護素子の上を電源配線などの所定幅以上の配線が通過するとき、このアンテナ保護素子の位置を、所定幅以上の配線が通過しない位置に変更する。これにより、アンテナ保護素子に当たる紫外光量が著しく減少するといった問題を回避することができる。
また、図１５に示すように、やむを得ず、アンテナ保護素子１５０の上層に通過配線としての電源配線１５１のような所定幅以上の配線が配置された場合、デザインルールを満足する範囲で、その配線の形状を変えるようにしてもよい。例えば、電圧降下(IR-Drop)量に余裕がある場合は、アンテナ保護素子の上層の電源配線１５１にスリット１５３を空けたり、幅を細くしたりする（１５４）。さらに余裕がある場合は、アンテナ保護素子上の電源配線を削除し（１５５）、アンテナ保護素子に当たる紫外光の面積を増加させる。この結果、アンテナダメージに対する余裕度が上がり、配線完了後のアンテナダメージ検証においてエラーが発生する可能性が極めて低くなる。
すなわち、アンテナ保護素子上を通過する通過配線を、アンテナ保護素子上の部分において、単位長さ当たりの面積が、アンテナ保護素子上以外の部分よりも小さくなるような形状を有するように、すればよい。これにより、電源配線などとして必要な配線パターンを維持しながら、アンテナ保護素子に当たる紫外光を増加させることができる。
また、アンテナ保護素子上において配線パターンを削除することによって、面積率が達成できない配線領域が生じる可能性があるが、この場合は、実施の形態１で説明した方法によってダミーパターンを配置することによって、チップ内の平坦化を実現することが可能となる。
図１６は本実施形態に係る処理の一例を示すフローチャートである。まず、アンテナ保護素子を所定幅以上の配線が配置されていない位置に配置する（Ｓ１１）。そして、アンテナ保護素子上に電源配線があるとき、この電源配線にスリットを入れる（Ｓ１２）。電圧降下量に余裕がある場合は（Ｓ１３でＹｅｓ）、電源配線の幅を狭める（Ｓ１４）。それでも電圧降下量に余裕がある場合は（Ｓ１５でＹｅｓ）、電源配線を切断する（Ｓ１６）。さらに電圧降下量に余裕がある場合は（Ｓ１７でＹｅｓ）、配線を完了する（Ｓ１９）。一方、電圧降下量に余裕がない場合は（Ｓ１３，Ｓ１５，Ｓ１７でＮｏ）、配線を元に戻し（Ｓ１８）、配線を完了する（Ｓ１９）。
（実施の形態３）
実施の形態２では、アンテナ保護素子上の配線を削除するなど、アンテナ保護素子上の配線パターンに変形を加えることによって、アンテナ保護素子に当たる紫外光量を増加させていた。ところが、アンテナ保護素子上の信号配線に関しては、タイミングや論理の観点から、変形及び切断は極めて困難である。また、信号配線が密集する領域にアンテナ保護素子を配置した場合、アンテナ保護素子に当たる紫外光の面積は減少し、アンテナ保護素子の能力が低下してしまう。
本実施形態では、アンテナ保護素子上を通過する配線量を予め制限することによって、アンテナ保護素子に当たる紫外光を確保することを特徴とする。
図１７は半導体集積装置のレイアウトを示す。図１７では、図３と同一のレイアウトに、仮想的に設定したウィンドウ１７１を示している。一般に自動レイアウトを行う際には、半導体集積回路上に所定サイズの複数のウィンドウを仮想的に設定し、各ウィンドウに、通過可能な配線本数を表す配線使用率をそれぞれ与えて、配線設計を行う。これにより、配線が混雑しそうな領域には配線使用率を予め下げておくことによって、配線混雑を緩和することができる。
本実施形態では、アンテナ保護素子を含むウィンドウについて、その配線使用率を、アンテナ保護素子を含まない他のウィンドウよりも低く設定するものとする。
図１８はアンテナ保護素子を含む複数のセルが配置されたロジック領域に対して設定されたウィンドウを示す模式図である。図１８において、１７２はアンテナ保護素子を含むウィンドウ、１７３はアンテナ保護素子を含まないウィンドウである。いま、ウィンドウ１７２には配線使用率として１０％が与えられており、ウィンドウ１７３には配線使用率として８０％が与えられているものとする。配線使用率１００％のとき、ウィンドウを通過可能な配線本数は１０本であるとした場合、この設定で自動レイアウトを実施すると、ウィンドウ１７２には最大１本、ウィンドウ１７３には最大８本の配線が引かれることになる。この結果、図１９に示すように、ウィンドウ１７２すなわちアンテナ保護素子の上層では、配線１９１は疎に引かれることになり、アンテナ保護素子に紫外光が当たりその能力を保つことができる。
なお、ここでは、ウィンドウ１７２の配線使用率として１０％を与えているが、この値は、アンテナ保護素子の活性領域上の配線の重なり面積に基づく、プロセスによって決まる実力値と、ウィンドウ１７２に含まれるアンテナ保護素子の活性領域の面積とによって、決めることができる。この決め方は、配線の見積もり精度に応じていろいろ考えられる。例えば、プロセスの特徴からアンテナダメージの基準が非常に厳しく、アンテナ保護素子の実力を一律に高めたい場合は、ウィンドウ１７２の配線使用率を低く設定する。さらに精度を高めたい場合は、ウィンドウ１７２内に含まれるアンテナ保護素子の活性領域の面積に応じて、配線使用率を決定すればよい。さらに精度を高めたい場合は、ウィンドウ１７２内に含まれるアンテナ保護素子の活性領域の面積と、アンテナ保護素子に接続されるゲートのアンテナダメージ余裕度に応じて、配線使用率を算出すればよい。
また、図１７に示すように、アンテナ保護素子が分散して配置されている場合、アンテナ保護素子上層の配線使用率を低く設定すると、チップ内の至る所で配線の制限が掛けられ、配線を１００％完了させることが困難となる。そこで、図２０に示すように、アンテナ保護素子２０１を集めて配置し、その領域の配線層のみ配線使用率を下げることによって、配線効率を上げることができる。
このようにアンテナ保護素子の上層の配線使用率を予め下げておくことによって、アンテナ保護素子に当たる紫外光の量を十分に確保することができ、配線完了後のアンテナダメージ検証においてエラーを回避できるようになる。
ただし、アンテナ保護素子を集める際には、プロセスによって決まる距離の範囲内の保護素子同士を集めるようにする。例えば、チップの左上と右下にアンテナ保護素子が存在するとき、右下のアンテナ保護素子を左上に集めたとすると、チップの右下部分で発生したアンテナエラーを回避するためには、左上に再配置したアンテナ保護素子までゲートを接続しなくてはならない。この場合、配線が長くなり、非常に効率が悪くなる。よって、プロセスによって決まる所定の距離の範囲内のアンテナ保護素子のみを集めることが好ましい。
すなわち、例えば、アンテナ保護素子を含む複数のセルを一旦配置し、その配置において、所定の範囲内にあるアンテナ保護素子を、集めて配置し直すようにすればよい。これにより、配線効率の悪化を招くことなく、アンテナ保護素子への光量を確保することができる。
また、所定の範囲内にあるアンテナ保護素子を集めて配置し直す代わりに、予め、アンテナ保護素子をグルーピングしておき、グループごとにアンテナ保護素子を配置するようにしてもよい。これにより、再配置によるレイアウト変更の必要がなくなり、配線の効率化を図ることができる。
さらに、本実施形態では、アンテナ保護素子の活性領域上の配線間隔を、配線できる範囲で、プロセスによって決まる最小間隔よりも広げるものとする。図２１は互いに隣接して配置されたアンテナ保護素子を示す図である。図２１において、見積もりの段階で、アンテナ保護素子２１１，２１２上の配線量を２本に設定したとする。この場合、実際に配線を実施した際には、図２２（ａ）に示すように、アンテナ保護素子２１１側にのみ２本の配線２２１が引かれる可能性がある。このとき、アンテナ保護素子２１１の能力が低下する。
そこで、アンテナ保護素子上を通過する配線同士の間隔を、プロセスによって決まる最小間隔よりも広く設定する。これにより、アンテナ保護素子上を通過する配線の間隔が広くなり、例えば図２２（ｂ）に示すように、アンテナ保護素子２１１，２１２に通過配線としての配線２２２が１本ずつ配置される。これにより、アンテナ保護素子の能力が極端に低下することを防ぐことができる。この場合、製造される半導体装置では、アンテナ保護素子上を通過する複数の通過配線が、他の配線の最小間隔よりも、広く離れて配置されていることになる。
図２３は本実施形態に係る処理の一例を示すフローチャートである。まず、アンテナ保護素子を集めて配置する（Ｓ２１）。そして、アンテナ保護素子上の配線使用率を下げる（Ｓ２２）。その後、概略配線を行い（Ｓ２３）、アンテナ保護素子上の配線の間隔をプロセスの最小ルールよりも大きくする（Ｓ２４）。
（実施の形態４）
図２４は半導体集積回路のレイアウトを示す。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａにおける断面図である。一般に自動配線を行う際には、各配線層ごとに優先配線方向を設定し、配線の配線効率を上げる。例えば、４層設計の場合、図２４に示すように、メタル配線層Ｍ１における配線２４１が横方向のとき、メタル配線層Ｍ２における配線２４２は縦方向、メタル配線層Ｍ３における配線２４３は横方向、メタル配線層Ｍ４における配線２４４は縦方向である。このように配線の優先方向を設定した場合、配線の乗換えがスムーズに行えるなど、配線の効率は上がるが、一方、アンテナ保護素子２４５と重なる配線の面積は逆に増えてしまう。
そこで、本実施形態では、各アンテナ保護素子上の各配線層における配線の優先方向を、一方向に固定するものとする。
図２５はアンテナ保護素子上の配線の優先方向を縦方向に固定した場合の模式図である。同図中、（ａ）は平面図、（ｂ）は（ａ）の線Ａ−Ａにおける断面図である。図２５において、アンテナ保護素子２４５を含む複数のセルの上層に、配線が配置されており、アンテナ保護素子２４５上において、配線の方向が、縦方向に固定されている。これにより、アンテナ保護素子と重なる配線の面積がいたずらに増えることがなくなり、アンテナ保護素子に当たる光量を確保することができ、アンテナ保護素子の能力を保つことができる。なお、優先方向の向きは、各アンテナ保護素子上の配線混雑状況に応じて、縦にしてもよいし、横にしてもよい。
また、各配線層において配線の優先方向が異なっている場合、配線は十字にクロスするように配置される。このとき、アンテナ保護素子上において、配線が「田」の字状に配置される可能性がある。一方、各配線層において配線の優先方向が一方向に固定されている場合は、アンテナ保護素子上において、配線が「川」の字状に配置される。このため、配線が「田」の字状に配置された場合に比べて、紫外光の光量が増加するので、アンテナ保護素子の能力を高めることができ、アンテナエラーをより回避しやすくなる。
（実施の形態５）
実施の形態３および４では、アンテナ保護素子上に配線できる配線の量を見積もり段階で少なくし、また、配線の向きを制御することによって、アンテナ保護素子とその上層の配線との重なり面積を減らすことができた。しかし、実際に配線を行うと、デザインルールの制約などによってアンテナ保護素子上を配線が見積もり以上に通過することが多々ある。
図２６はある半導体レイアウト２６１に対して見積もり段階に通過する予定であった配線であり、図２７は図２６と同じ半導体レイアウト２６１に対して実際に配線を行った結果である。図２７の配線２６３では、図２６の配線２６２に比べて、アンテナ保護素子上を通過する配線が増えている。この場合、見積もり段階ではアンテナエラーが回避できていたのにもかかわらず、最終的にアンテナエラーが発生する可能性がある。
本実施形態では、実施の形態１で述べたような、アンテナダメージ検証結果から算出した重なり許容面積または重なり不可面積に基づいて、アンテナ保護素子上の各配線層に配線禁止領域を形成しながら配線を行うものとする。
図２８はアンテナ保護素子上を通過する配線の模式図である。アンテナ保護素子２８０１は活性領域２８０３，２８０４を持ち、その上を配線２８０７，２８０８が通過している。アンテナ保護素子２８０２は活性領域２８０５，２８０６を持ち、その上を配線２８０９、２８１０が通過している。配線２８１２は第１のゲート(図示せず)に接続されている配線であり、活性領域２８０３，２８０４と接続している。配線２８１３は第２のゲート(図示せず)に接続されている配線であり、活性領域２８０５、２８０６と接続している。
ここで、アンテナ保護素子２８０１上を配線２８０７，２８０８が通過することによって、第１のゲートがアンテナダメージエラーを起こし、アンテナ保護素子２８０２上を配線２８０９，２８１０が通過することによって、第２のゲートがアンテナダメージエラーを起こすものとする。
そこで、アンテナ保護素子２８０１，２８０２について重なり許容面積または重なり不可面積を算出し、その結果に基づき、図２９に示すように、アンテナ保護素子２８０１，２８０２の上に配線禁止領域２９０１を形成し、この配線禁止領域に配線しないようにしつつ、配線を行う。実際に配線を行うと、配線禁止領域２９０１が形成されているため、配線２８０７，２８０８，２８１０は活性領域を迂回して配線される。これにより、アンテナ保護素子２８０１，２８０２に当たる紫外光が増加し、したがって、アンテナダメージを回避することができる。
（実施の形態６）
図３０は半導体装置のレイアウトを示す。図３０に示すように、レイアウトによっては、アンテナ保護素子３０００の上層に電源配線３００１や信号配線３００２を配置せざるをえない場合がある。
本実施形態では、アンテナ保護素子上に通過配線が存在するとき、このアンテナ保護素子と通過配線との重なり面積に応じて、アンテナ保護素子の内部構成を変更するものとする。
例えば図３１に示すように、アンテナ保護素子３１００が、ｐウェル領域３１０４にのみ活性領域３１０３を持つ構成であるものとする。図３１において、３１０１は第１メタル配線層における接地（ＶＳＳ）配線、３１０２は第１メタル配線層における電源（ＶＤＤ）配線、３１０５はｎウェル領域、３１０６はコンタクト、３１０７は第１メタル配線層における配線、３１０８はヴィア、３１０９は第２メタル配線層における配線である。アンテナ保護素子３１００は配線３１０９を介してゲートと接続する構成となっている。図３１のアンテナ保護素子３１００は、ｐウェルとｎウェルとで、活性領域のパターン数が異なっている。
ここで、アンテナ保護素子上に電源配線のような幅の広い配線が配置された場合、アンテナ保護素子に当たる紫外光の量は当然少なくなる。そこで、図３２に示すように、ｎウェル領域にも活性領域３２０２を有する能力の高いアンテナ保護素子３２００に入れ換える。これにより、幅の広い通過配線としての電源配線３２０１が配置されても、アンテナダメージを回避することができるようになる。
また、アンテナ保護素子上に信号配線のような幅の狭い配線が配置された場合、アンテナ保護素子に当たる紫外光の量は、電源配線が配置された場合に比べると、多くなる。そこで、アンテナダメージを回避できるなら、図３３に示すように、ｎウェル領域およびｐウェル領域の空地に、面積率調整用のポリシリコン３３０３や活性領域３３０２など下地層のダミーパターンを配置したアンテナ保護素子３３００に入れ換えてもよい。３３０１は通過配線としての信号配線である。このとき、ダミーパターンの量は面積率に応じて変えればよい。図３３のアンテナ保護素子３３００は、ｐウェルとｎウェルとで、活性領域のパターン数が異なっている。
さらに、下地層の面積率に余裕がある場合は、図３４に示すように、ｎウェル領域およびｐウェル領域の空地に容量パターン３４０１を構成したアンテナ保護素子３４００に入れ換えてもよい。
これにより、アンテナダメージを回避すると同時に、下地層の面積率調整と、ノイズ吸収用のデカップリング容量パターンの配置とが可能となる。さらには、チップ内におけるアンテナ保護素子の能力のばらつきに応じて、アンテナ保護素子の構成要素を変えても良い。
また、本実施形態では、アンテナ保護素子を含む複数のセルを配置した結果、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、この複数のアンテナ保護素子を、単一のアンテナ保護素子に置換するものとする。
アンテナ保護素子の配置は、通常、大きさを変えた数種類のアンテナ保護素子のラインアップを準備しておき、大きな拡散領域を持ったアンテナ保護素子をより多く配置できるように、大きなアンテナ保護素子から挿入していくようにして行う。このため、図３５に示すように、レイアウトによっては、大きなアンテナ保護素子３５００の隣に他の小さなアンテナ保護素子３５０１が配置される場合がある。そして、アンテナ保護素子３５００，３５０１は共通のゲートに接続されているものとする。
このような場合、図３６に示すように、アンテナ保護素子３５００，３５０１を単一のアンテナ保護素子３５０２に置換するのが好ましい。すなわち、隣り合うアンテナ保護素子３５００，３５０１の活性領域の間を後処理によって埋めることによって、能力のより高いアンテナ保護素子３５０２に置き換える。
あるいは、ｐウェルおよびｎウェルの少なくともいずれか一方において、隣り合うアンテナ保護素子３５００，３５０１の活性領域同士を、接続するようにしてもよい。
一般に、スタンダードセルを用いた設計手法においては、デザインルール違反が生じないように、各セルの両端に所定の空間（デザインルールによって決まる配線間隔）が設けられている。このことは、アンテナ保護素子に関しても同様である。ところが、複数のアンテナ保護素子が隣接して配置され、かつ、共通のゲートに接続されている場合、この複数のアンテナ保護素子の間にある所定の空間を、活性領域によって埋めることによって、アンテナ保護能力を向上させることができる。
また、本実施形態では、アンテナ保護素子を含む複数のセルを配置した結果において、アンテナ保護素子に隣接した空き領域が存在するとき、このアンテナ保護素子を、空き領域を埋めるだけの面積を持ったアンテナ保護素子に置換するものとする。
図３７に示すように、レイアウトによっては、アンテナ保護素子３７０１に隣接した空き領域３７０２が存在する場合がある。これは、大きなアンテナ保護素子から順に挿入していく結果、アンテナ保護素子が挿入できない小さな空地が残ってしまうからである。従来は、このような空き領域には、基板コンタクトを挿入していた。本実施形態では、アンテナダメージに対する余裕度を上げるために、空き領域３７０２を埋めるだけの面積を持ったアンテナ保護素子３７０３を自動作成し、アンテナ保護素子３７０１と置換する。これにより、アンテナダメージに対する余裕度を上げることができ、確実にアンテナダメージを回避することができる。
また、図３８に示すように、アンテナ保護素子３８０１，３８０２が並んで配置されているとする。図３８（ｂ）において、３８０３，３８０４はアンテナ保護素子３８０１のｐウェル側活性領域およびｎウェル側活性領域、３８０５，３８０６はアンテナ保護素子３８０２のｐウェル側活性領域およびｎウェル側活性領域である。アンテナ保護素子３８０１はゲート３８０７に、アンテナ保護素子３８０２はゲート３８０８に、それぞれ接続されているものとする。ゲート３８０７はアンテナ余裕度が高く、ゲート３８０８はアンテナ余裕度が低いものとし、アンテナ保護素子３８０２のｎウェル側活性領域３８０６の上層に配線３８０９が存在したとする。ｎウェル側活性領域３８０６はその上層に配線３８０９が存在するため、ｐウェル側に比べて実力が低くなり、このことがゲート３８０８のアンテナ余裕度低下の要因となっている。そこで、ゲート３８０８のアンテナ余裕度を上げるために、図３８（ｃ）に示すように、アンテナ保護素子３８０１のｐウェル側活性領域３８０３をゲート３８０７から切り離し、アンテナ保護素子３８０２のｐウェル側活性領域３８０５に接続する。なお、この代わりに、アンテナ保護素子３８０１のｎウェル側活性領域３８０４をゲート３８０７から切り離し、アンテナ保護素子３８０２のｐウェル側活性領域３８０５に接続するようにしてもよい。
また、図３９に示すように、アンテナ保護素子３９０１，３９０３が並んで配置されており、アンテナ保護素子３９０１はゲート３９０２に、アンテナ保護素子３９０３はゲート３９０４に、それぞれ接続されているとする。アンテナダメージ検証の結果、ゲート３９０２にアンテナダメージに対する余裕度があり、ゲート３９０４がアンテナエラーを起こしているとする。この場合、例えば、アンテナ保護素子３９０１のｐウェル側の活性領域３９０５をアンテナ保護素子３９０３のｐウェル側の活性領域３９０６とつなげて、大きな活性領域３９０７を作成する。これにより、アンテナ保護素子３９０３の能力を上げることができる。
また、当然逆の場合も考えられる。図４０に示すように、セル配置の結果、アンテナ保護素子４００１が配置されている。そして、アンテナ保護素子４００１の活性領域４００８は配線４００４によってゲート４００２に接続されており、ゲート４００３にはアンテナ保護素子が接続されていなかったとする。アンテナダメージ検証の結果、ゲート４００２には余裕度があり、ゲート４００３はアンテナダメージエラーが生じているとする。
このとき、アンテナ余裕度のあるゲート４００２に接続されたアンテナ保護素子４００１の活性領域４００８を、活性領域４００５，４００６に分割する。そして、分割された活性領域４００６を、アンテナエラーが生じているゲート４００３に配線４００７によって再接続する。これにより、新たなアンテナ保護素子を追加することなく、ゲート４００３のアンテナダメージエラーを回避することができる。
また、図４１は並んで配置されたアンテナ保護素子を示す図である。図４１において、アンテナ保護素子４１０１はｎウェル側活性領域４１０３、ｐウェル側活性領域４１０４を持ち、アンテナ保護素子４１０２はｎウェル側活性領域４１０５、ｐウェル側活性領域４１０６を持つ。活性領域４１０３，４１０４，４１０６はいずれも同じ第１のゲートに接続されており、活性領域４１０５は異なる第２のゲートに接続されている。
仮に、第２のゲートがアンテナ余裕度を持ち、第１のゲートがアンテナダメージエラーを起こしているものとする。このとき、アンテナダメージエラーを回避するために、図４２に示すように、アンテナ保護素子４１０２のｎウェルをデザインルールが満足される範囲で小さくし、ｐウェルをその分拡大し、ｐウェル側活性領域を大きくとる。そして、アンテナ保護素子４１０１のｐウェル側活性領域と接続し、より大きな活性領域４２０１を作成する。これにより、第１のゲートのアンテナダメージエラーを回避することができる。図４３はここで説明したレイアウト変換を表す図であり、４２０２が第１のゲート、４２０３が第２のゲートである。
図４２では、アンテナ保護素子４１０１とアンテナ保護素子４１０２とにおいて、ｐウェルとｎウェルの面積比が互いに異なっている。ｐウェルとｎウェルの面積比が異なるアンテナ保護素子を混在させることができると、アンテナダメージエラーが生じるゲートに対して適切な実力のアンテナ保護素子を提供することが可能になる。したがって、アンテナダメージに対して必要最小限のアンテナ保護素子によって対処することが可能になり、かつ、ＬＳＩ内の空間を有効活用できる。
本実施形態において示したいずれの施策を行っても、アンテナダメージ検証の結果エラーが発生する場合は、改めて、レイアウト修正を行えばよい。
（実施の形態７）
図４４は本発明の実施の形態７に係るレイアウト設計方法を示すフローチャートである。図４４において、Ｓ１２０はセル配置工程、Ｓ１２１はアンテナダメージ検証工程、Ｓ１２２はアンテナダメージ緩和工程、Ｓ１２３はアンテナ保護素子接続切断工程、Ｓ１２４は保護素子再接続探索工程、Ｓ１２５は保護素子再接続工程、Ｓ１２６は全保護素子の再接続判断工程である。
まず、セル配置工程Ｓ１２０において、ゲートと、ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置する。そして、アンテナダメージ検証工程Ｓ１２１において、セル配置工程Ｓ１２０における配置結果において、アンテナダメージの検証を行う。次に、アンテナダメージ検証の結果を基にして、アンテナダメージ緩和工程Ｓ１２２を実施する。ここで、アンテナダメージ緩和とは、アンテナ保護素子と配線との重なり面積の削減、アンテナ保護素子の連結、分割など、実施の形態１〜６までに記載した改善工程のいずれかを含む。
そして、アンテナエラー緩和を実施した後、アンテナ保護素子接続切断工程Ｓ１２３において、全てのゲートとアンテナ保護素子との接続を切断する。
工程Ｓ１２４，Ｓ１２５およびＳ１２６によって、ゲートとアンテナ保護素子との再接続が行われる。保護素子再接続探索工程Ｓ１２４では、まず、ゲート配置領域の中心地点を決定する。そして、中心地点に最も近い、アンテナダメージ緩和が必要となるゲートを１個選択する。そして、選択されたゲートから最も近くに配置されているアンテナ保護素子を探索する。保護素子再接続工程Ｓ１２５では、探索されたアンテナ保護素子を、選択されたゲートに接続する。
次に、全保護素子の再接続判断Ｓ１２６において、アンテナダメージ緩和を必要とするゲートに対してアンテナ保護素子の接続が完了しているか否かを判断する。完了していないときは、工程Ｓ１２４に戻り、中心地点に次に近いゲートを選択し、同様の処理を行う。すなわち、中心地点に近い順にゲートを選択し、選択したゲートに対して、最も近くに配置されているアンテナ保護素子を接続する処理を、アンテナダメージ緩和が必要な全てのゲートに対してアンテナ保護素子の再接続が完了するまで、繰り返し実行する。
このような処理によって、アンテナダメージ緩和が必要なゲートの近傍にアンテナ保護素子が配置されておらず、かつ、ＬＳＩ周辺部等に未接続のアンテナ保護素子が存在するような場合においても、長距離配線をせずに、ゲートとアンテナ保護素子とを再接続することができる。
上で説明した再接続処理は、例えば、配線後に、アンテナ保護素子上に通過配線が所定割合以上存在したときにも、利用することができる。
図４５（ａ）はアンテナ保護素子３６０を含む複数のセルが配置されたレイアウト、図４５（ｂ）は配線完了後のレイアウトである。図４５（ｂ）に示すように、レイアウトによっては、配線完了のためにアンテナ保護素子３６０の上層に局所的に配線の混雑が発生することが十分考えられる。アンテナ保護素子上に所定割合以上通過配線が存在した場合、アンテナ保護素子としての能力は不十分である。
そこで、配線配置の結果、通過配線が所定割合以上存在するアンテナ保護素子３６０があるとき、ゲートとアンテナ保護素子との接続を一旦切断する。そして、アンテナ保護素子３６０を、容量セルやバッファなど配線が上層に存在しても特性に影響が出ない、アンテナ保護素子以外のセル３６１に置換する。その後、ゲートとアンテナ保護素子との再接続を行う。このような処理によって、アンテナダメージを回避しつつ、有効なセルの配置が可能になる。
（実施の形態８）
図４６はセルおよび配線を配置した後のレイアウトにおいて、アンテナ保護素子とゲートの配置位置を示す模式図である。図４６において、４１１はチップ４１０の中心付近に配置されたアンテナ保護素子、４１２はチップ４１０の外周部に配置されたアンテナ保護素子、４１３はアンテナダメージを引き起こすゲートを持った論理セル、４１４は論理セル４１３のゲートとアンテナ保護素子４１１とを接続している配線である。
ここで、アンテナ保護素子４１１の上層には配線が多数配置されており、アンテナ保護素子４１１の能力は大幅に低下しているものとする。また、アンテナダメージ緩和が必要なゲートを持つ論理セル４１３の近傍には、他のアンテナ保護素子が存在していないものとする。
そこで、図４７に示すように、ゲートを持った論理セル４１３について、アンテナ保護素子４１１との接続を切断し、チップの外周部に配置されたアンテナ保護素子４１２に配線４２１によって再接続したとする。このとき、ゲートを持った論理セル４１３とアンテナ保護素子４１２との距離が遠すぎるため、接続に必要な配線４２１の配線長が大幅に長くなる。このため、この配線４２１によってプラズマダメージの増加や、配線混雑を引き起こし、実際には、アンテナ保護素子４１２に接続できない可能性がある。
そこで、本実施形態では、第１のアンテナ保護素子としてのアンテナ保護素子４１１に通過配線がプロセスで決まる所定割合以上存在するとき、図４８に示すように、レイアウト完了後の空地において、論理セル４１３のゲートから所定距離範囲内に、第２のアンテナ保護素子としてのアンテナ保護素子４３１を追加配置する。配置が完了したら、論理セル４１３のゲートについて、アンテナ保護素子４１１との接続を切断し、アンテナ保護素子４３１と再接続する。これにより、活性領域上に形成された多数の配線によるアンテナ保護素子４１１の能力低下の問題を解消することが可能になる。
さらに、図４５の場合と同様に、アンテナ保護素子４１１を、容量セルやバッファなど配線が上層に存在しても特性に影響が出ない、アンテナ保護素子以外のセルに置換する。これにより、アンテナダメージを回避しながら、有効な素子の配置が可能になる。
（実施の形態９）
実施の形態８で示したように、アンテナダメージ緩和が必要なゲートに対し、空き領域にアンテナ保護素子を配置し接続することによって、アンテナエラーを回避することができる。しかし、この処理により新たな配線パターンが追加されるため、配線パターンの抵抗、容量値が変化することにより、新たなタイミングエラーが発生する可能性がある。
本実施形態では、このタイミングエラーを回避する方法を示す。すなわち、本実施形態では、アンテナ保護素子とゲートとを接続する配線が、プロセスによって決まる、アンテナダメージを発生させる可能性が高い所定長以上の配線長を有するとき、プロセスによって決まる、タイミング検証に著しい悪影響を与えない距離に存在する空き領域まで延びる分岐配線を、この配線に接続して配置する。
図４９はセルおよび配線を配置した後のレイアウトにおいて、アンテナ保護素子とゲートの配置を示す図である。図４９において、４９１，４９２はアンテナ保護素子であり、アンテナ保護素子４９１の活性領域４９３はゲート４９８に配線４９５を介して接続されている。また、アンテナ保護素子４９２の活性領域４９４はゲート４９９に配線４９６を介して接続されている。また、４９７は空き領域である。
仮に、アンテナダメージ検証の結果、ゲート４９８にアンテナエラーが生じたとする。従来の手法では、図５０に示すように、空き領域４９７をアンテナ保護素子５０１に置換し、分岐配線５０２を用いて配線４９５をアンテナ保護素子５０１に接続する。この際、分岐配線５０２が長配線になる可能性があり、また、配線４９５のタイミングに余裕が無く、少しの容量変動も許されない場合は、分岐配線５０２を接続することによってタイミングエラーが生じる可能性がある。
そこで、本実施形態では、図５１に示すように、アンテナダメージエラーが発生する確率が高い、プロセス条件によって決まる所定長以上の配線長を有する配線４９５に対して、プロセスによって決まる所定距離以内に存在する空き領域５１１，５１２まで延びる分岐配線５１３，５１４を配置する。そして、タイミング検証は、分岐配線５１３，５１４を配置した状態で行う。これにより、アンテナダメージエラーが生じたときに空き領域５１１，５１２をアンテナ保護素子に置換したとしても、配線パターンの追加がないため、タイミング検証結果が大幅に変わることはない。
また、接続ピンを有するアンテナ保護素子を、空き領域と置換するために予め準備しておき、分岐配線の配置を、このアンテナ保護素子を空き領域と置換したときに分岐配線が接続ピンの位置を通るように、行うのが好ましい。
すなわち、図５２に示すように、例えば、左上、左下、右上、右下の四隅に活性領域につながる接続ピン５２３ａ，５２３ｂ，５２３ｃ，５２３ｄを持つアンテナ保護素子５２２を、予め準備しておく。また、分岐配線５２４ａ，５２４ｂ，５２４ｃ，５２４ｄは、空き領域５２１の左上、左下、右上、右下の四隅にそれぞれ延びるように、配置する。アンテナダメージエラーが生じた際には、空き領域５２１をアンテナ保護素子５２２に置換する。このとき、分岐配線５２４ａ，５２４ｂ，５２４ｃ，５２４ｄは、接続ピン５２３ａ，５２３ｂ，５２３ｃ，５２３ｄの位置を通るように配置されているので、図５３に示すように、配線変更することなく、アンテナ保護素子５２２と分岐配線５２４ａ，５２４ｂ，５２４ｃ，５２４ｄとを接続することができる。
このような手法により、空き領域と置換したアンテナ保護素子との接続の際に、配線パターンの増加量を極限まで減らすことができるので、アンテナダメージ回避を行うことによりタイミングエラーが発生することがなくなり、設計修正を不要にすることができる。
図５４は上述した各実施形態の手法を組み合わせて用いたレイアウト設計方法の一例を示すフローチャートである。図５４において、ステップＳ３０１，Ｓ３０２は実施の形態３に対応しており、ステップＳ３０３は実施の形態４に対応しており、ステップＳ３０４は実施の形態２に対応している。また、ステップＳ３０６は実施の形態１に対応しており、ステップＳ３０７、Ｓ３１１は実施の形態６，７，８に対応しており、ステップＳ３１５，Ｓ３１６，Ｓ３１８，Ｓ３１９は実施の形態１に対応している。
図５４において、アンテナ保護素子の活性領域に紫外光を十分に当てられるように、予めアンテナ保護素子を集めて配置した（Ｓ３０１）上で、アンテナ保護素子上の配線使用率を下げる（Ｓ３０２）。また、併せて、アンテナ保護素子上の優先配線方向を一方向（例えば縦方向）に設定する（Ｓ３０３）。
次に、実際に配線を行う（Ｓ３０４）。配線が完了したら、IR-Dropの許す範囲で、電源配線の切断や、スリット挿入など、電源配線の加工を行う（Ｓ３０４）。配線の加工が完了したら、アンテナダメージ検証を実施し（Ｓ３０５）、もし、この段階でアンテナエラーが生じている場合は、保護素子の内部構成の変更、周辺の保護素子との結合、外周部の保護素子への再接続などを行い、アンテナダメージエラーの回避を図る（Ｓ３０７）。いかなる手段を用いてもアンテナダメージエラーが解消しない場合は（Ｓ３０８でＹｅｓ）、この段階でレイアウト修正を行う（Ｓ３０９）。
一方、アンテナエラーが生じていない場合は、アンテナ保護素子上に配置しても良いダミーパターンの量を算出する（Ｓ３０６）。そして、算出されたダミーパターンの量に基づき、面積率検証を実施する（Ｓ３１０）。面積率検証の結果、面積率が未達と判断された場合、保護素子の内部構成の変更などステップＳ３０７と同様の操作を行い、面積率未達領域のアンテナ保護素子上に配置しても良いダミーパターンの量を増加させる(Ｓ３１１，Ｓ３１２)。いかなる手段を用いても、面積率を満たすだけのダミーパターンの量を増加させることができない場合は（Ｓ３１３でＮｏ）、面積率未達のため、レイアウト修正を行う（Ｓ３１４）。
面積率が達成できれば（Ｓ３１０，Ｓ３１３でＹｅｓ）、次に、アンテナ保護素子上の電源配線および信号配線の探索を行い（Ｓ３１５）、電源配線の上下のみにダミーパターンを配置し（Ｓ３１６）、アンテナ保護素子に当たる紫外光の量を確保できるようにする。ダミーパターンの配置が完了したら、面積率検証を実施し（Ｓ３１７）、面積率が達成できているか否かを確認する。面積率が達成できた場合は、面積率検証とアンテナダメージ検証がともにクリアできたことになるので、ここでレイアウトを完了させる。
電源配線の上下にダミーパターンを配置しても面積率が未達の場合（Ｓ３１７でＮｏ）、信号配線の上下にダミーパターンを配置してもタイミングを満たせるか否かを探索する（Ｓ３１８）。もし、タイミングが達成できない場合は（Ｓ３１８でＮｏ）、アンテナ保護素子の活性領域と重なる部分にダミーパターンを配置し（Ｓ３２１）、面積率を達成させ、レイアウトを完了させる。この際、配置されるダミーパターンは、アンテナダメージ検証に基づき配置可能と判断されているため、再度アンテナダメージ検証を実施してもアンテナエラーとなることはない。
一方、タイミングが達成できている場合は（Ｓ３１８でＹｅｓ）、タイミングが達成できる範囲で信号配線の上下にダミーパターンを配置し（Ｓ３１９)、再度面積率検証を実施する（Ｓ３２０）。ここで、面積率が達成できれば、レイアウトを完了する。面積率が未達の場合は、アンテナ保護素子の活性領域と重なる部分にダミーパターンを配置し（Ｓ３２１）、面積率を達成させ、レイアウトを完了させる。レイアウト完了後は、アンテナダメージに余裕のあるアンテナ保護素子を容量セルなどに変更し、ノイズ耐性を増加させることにより、より品質の高いレイアウトを完了させる。
以上のようなフローにより、アンテナダメージエラーを回避し、かつ、面積率を達成することが可能になる。また、図５４のフローは一例であり、一部分を省略したり、または順序を入れ換えたりすることも可能である。
本発明では、アンテナダメージを回避し、かつ配線効率を保ちながら、チップ内の平坦化を達成した半導体装置を、容易に得ることができるため、例えば、微細プロセスにおける短ＴＡＴ（Turn Around Time）でかつ高品質なチップ設計に有用である。
本発明の実施の形態１に係る半導体装置の構成を示す断面図である。 従来の半導体装置の構成を示す断面図である。 アンテナ保護素子を含む半導体集積回路のレイアウトの一例である。 図３のセル領域に配線が配置されたレイアウトである。 アンテナ保護素子とその上層の配線との関係の例を示す断面図である。 半導体集積回路の配線完了後のレイアウトの例である。 従来の、ダミーパターンを配置した半導体集積回路のレイアウトの例である。 本発明の実施の形態１に係る、ダミーパターンを配置した半導体集積回路のレイアウトの例である。 アンテナ保護素子の上層に配線が配置された半導体装置のレイアウトを示す図である。 図９のレイアウトに一律にダミーパターンを配置した場合を示す図である。 図９のレイアウトに、本発明の実施の形態１に係る手法によってダミーパターンを配置した場合を示す図である。 図１１のレイアウトから、ダミーパターンをタイミング余裕度に応じて削除した場合を示す図である。 本発明の実施の形態２を説明するための、半導体集積回路のレイアウトである。 本発明の実施の形態２に係る半導体集積回路のレイアウトである。 本発明の実施の形態２に係る、アンテナ保護素子上の配線形状の変更を示す図である。 本発明の実施の形態２に係る処理の一例を示すフローチャートである。 本発明の実施の形態３を説明するための半導体集積回路のレイアウトである。 図１７のロジック領域に対して設定されたウィンドウを示す模式図である。 図１８のウィンドウに対して配置された配線を示す図である。 本発明の実施の形態３に係る、アンテナ保護素子を集めた配置とそれに対する配線を示す図である。 隣接したアンテナ保護素子を示す図である。 図２１の隣接したアンテナ保護素子上に配置した配線を示す図である。 本発明の実施の形態３に係る処理の一例を示すフローチャートである。 本発明の実施の形態４を説明するための半導体集積回路のレイアウトである。 図２４のレイアウトにおいて、アンテナ保護素子上の配線の優先方向を一方向に固定した場合の図である。 本発明の実施の形態５に係る、半導体レイアウトにおける見積もり配線を示す図である。 図２６の見積もりに対して実際に配線を行った結果を示す図である。 本発明の実施の形態５に係る、アンテナ保護素子上を通過する配線を示す図である。 本発明の実施の形態５に係る、アンテナ保護素子上に配線禁止領域を設定した場合の配線を示す図である。 本発明の実施の形態６を説明するための半導体装置のレイアウトである。 ｐウェルにのみ活性領域を持つアンテナ保護素子を示す図である。 ｐウェルとｎウェルに活性領域を持つアンテナ保護素子を示す図である。 ダミーパターンが配置されたアンテナ保護素子を示す図である。 容量パターンが配置されたアンテナ保護素子を示す図である。 本発明の実施の形態６を説明するための、半導体レイアウト中のアンテナ保護素子の配置を示す図である。 図３５のレイアウトにおいて、隣接したアンテナ保護素子を単一のアンテナ保護素子に置換した図である。 半導体レイアウト中の空き領域をアンテナ保護素子に置換する場合を示す図である。 半導体レイアウトにおいて、アンテナ保護素子の活性領域の接続を変更する場合を示す図である。 半導体レイアウトにおいて、アンテナ保護素子の活性領域をまとめなおす場合を示す図である。 半導体レイアウトにおいて、アンテナ保護素子の活性領域を分割する場合を示す図である。 並んで配置されたアンテナ保護素子を示す図である。 ｐウェルとｎウェルの面積比が異なるアンテナ保護素子を示す図である。 図４２のアンテナ保護素子を配置した半導体レイアウトを示す図である。 本発明の実施の形態７に係るレイアウト設計方法を示すフローチャートである。 本発明の実施の形態７に係る、アンテナ保護素子を他のセルに入れ換える場合を示す図である。 本発明の実施の形態８を説明するための、アンテナ保護素子とゲートの配置位置を示す図である。 図４６における、ゲートとアンテナ保護素子とのつなぎ替えを示す図である。 図４６における、本発明の実施の形態８に係るゲートとアンテナ保護素子とのつなぎ替えを示す図である。 本発明の実施の形態９を説明するための、アンテナ保護素子とゲートの配置を示す図である。 図４９において、空き領域をアンテナ保護素子に置換した結果を示す図である。 図４９において、空き領域に延びる分岐配線を配置した図である。 図４９において、準備されたアンテナ保護素子が持つ接続ピンの位置に合うように、分岐配線を配置した図である。 図５２において、空き領域をアンテナ保護素子に置換した結果を示す図である。 本発明の各実施形態の手法を組み合わせて用いたレイアウト設計方法の一例を示すフローチャートである。 アンテナ保護素子を有する従来の構造を示す図である。 アンテナ保護素子を有する従来の構造を示す図である。
符号の説明
１０ ゲート
１１，１２，１３ 配線（第１の配線）
１７ アンテナ保護素子
１８ 配線（第２の配線）
２３ アンテナ保護素子
２４ セル
３１，３２，３３ アンテナ保護素子
３４，３５，３６ 配線
６０，６１，６２ アンテナ保護素子
６３，６４，６５ 配線
８１，８２，８３，８４，８５，８６ アンテナ保護素子
８７，８８，８９ ダミーパターン
９１，９２，９３ アンテナ保護素子
９６ 電源配線（通過配線）
９５，９７ 信号配線（通過配線）
１１１ ダミーパターン
１３１，１４３ アンテナ保護素子
１３２，１３４ 電源配線（所定幅以上の配線）
１５０ アンテナ保護素子
１５１ 電源配線（通過配線）
１７１，１７２，１７３ ウィンドウ
１９１ 配線
２０１ アンテナ保護素子
２１１，２１２ アンテナ保護素子
２２１，２２２ 配線
２４１，２４２，２４３，２４４ 配線
２４５ アンテナ保護素子
３６０ アンテナ保護素子
３６１ アンテナ保護素子以外のセル
４１１ アンテナ保護素子（第１のアンテナ保護素子）
４１２ アンテナ保護素子
４１３ ゲートを有する論理セル
４３１ アンテナ保護素子（第２のアンテナ保護素子）
４９１，４９２ アンテナ保護素子
４９５ 配線
４９８，４９９ ゲート
５１１，５１２ 空き領域
５１３，５１４ 分岐配線
５２１ 空き領域
５２２ アンテナ保護素子
５２３ａ，５２３ｂ，５２３ｃ，５２３ｄ 接続ピン
５２４ａ，５２４ｂ，５２４ｃ，５２４ｄ 分岐配線
２８０１，２８０２ アンテナ保護素子
２８０７，２８０８，２８０９，２８１０ 配線
２９０１ 配線禁止領域
３１００，３２００，３３００，３４００ アンテナ保護素子
３２０１ 電源配線（通過配線）
３３０１ 信号配線（通過配線）
３５００，３５０１ アンテナ保護素子
３５０２ 単一のアンテナ保護素子
３７０１，３７０３ アンテナ保護素子
３７０２ 空き領域
３９０１，３９０３ アンテナ保護素子
３９０２，３９０４ ゲート
３９０５，３９０６，３９０７ 活性領域
４００１ アンテナ保護素子
４００２，４００３ ゲート
４００８，４００５，４００６ 活性領域
４１０１，４１０２ アンテナ保護素子
４２０２，４２０３ ゲート

Claims (36)

  1. ゲートと、
    前記ゲートに接続されたアンテナ保護素子と、
    前記ゲートに接続された第１の配線と、
    前記ゲートに接続されておらず、前記第１の配線より上層に設けられた第２の配線とを備え、
    前記第１の配線が構成された配線層において、各配線は、前記アンテナ保護素子の活性領域上方を、覆わないように設けられており、
    前記第２の配線は、前記アンテナ保護素子の活性領域上方を、少なくとも一部、覆うように設けられている
    ことを特徴とする半導体装置。
  2. アンテナ保護素子を含む複数のセルと、
    前記複数のセルの上層に配置されたダミーパターンとを備え、
    前記ダミーパターンは、前記アンテナ保護素子上における配置規則が、前記アンテナ保護素子以外のセル上における配置規則と異なっている
    ことを特徴とする半導体装置。
  3. アンテナ保護素子を含む複数のセルと、
    前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する通過配線と、
    前記通過配線の上層または下層に配置されたダミーパターンとを備え、
    前記ダミーパターンは、前記アンテナ保護素子上において、前記通過配線と重なるように、配置されている
    ことを特徴とする半導体装置。
  4. 請求項３において、
    前記配線は、電源配線または信号配線である
    ことを特徴とする半導体装置。
  5. アンテナ保護素子を含む複数のセルと、
    前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する通過配線とを備え、
    前記通過配線は、前記アンテナ保護素子上の部分において、単位長さ当たりの面積が前記アンテナ保護素子上以外の部分よりも小さい、形状を有している
    ことを特徴とする半導体装置。
  6. アンテナ保護素子を含む複数のセルと、
    前記複数のセルの上層に配置され、前記アンテナ保護素子上を通過する複数の通過配線とを備え、
    前記複数の通過配線は、他の配線の最小間隔よりも、広く離れて配置されている
    ことを特徴とする半導体装置。
  7. アンテナ保護素子を含む複数のセルと、
    前記複数のセルの上層に、配置された配線とを備え、
    前記アンテナ保護素子上において、配線の方向が、縦または横の一方向に固定されている
    ことを特徴とする半導体装置。
  8. ゲートと、
    前記ゲートに接続されているアンテナ保護素子とを備え、
    前記アンテナ保護素子は、ｐウェルとｎウェルとにおいて、活性領域のパターン数が異なっている
    ことを特徴とする半導体装置。
  9. 複数のアンテナ保護素子を含む複数のセルを備え、
    前記複数のアンテナ保護素子のうち少なくとも２つ以上は、ｐウェルとｎウェルの面積比が互いに異なっている
    ことを特徴とする半導体装置。
  10. ゲートと、
    アンテナ保護素子と、
    前記ゲートと前記アンテナ保護素子とを接続する配線とを備え、
    前記配線は、空き領域まで延びる分岐配線が接続されている
    ことを特徴とする半導体装置。
  11. ゲートと、アンテナ保護素子とを配置するステップと、
    前記ゲートに接続された第１の配線を配置するとともに、前記ゲートと前記アンテナ保護素子とを接続し、かつ、前記第１の配線が構成された配線層において、他の配線を、前記アンテナ保護素子の活性領域上方を覆わないように、配置する第１の配線ステップと、
    前記第１の配線が構成された配線層より上層の配線層において、配線を、前記アンテナ保護素子の活性領域上方を覆うことを許容して、配置する第２の配線ステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  12. ゲートと、前記ゲートに接続されたアンテナ保護素子とを有する半導体装置のレイアウト設計方法であって、
    前記ゲートおよびアンテナ保護素子を含むセル配置の上層に、概略配線を行うステップと、
    前記ゲートに対するアンテナダメージを検証するステップとを備え、
    前記検証ステップにおいて、前記アンテナ保護素子とその上層の配線との重なり面積を考慮して、前記アンテナ保護素子の能力を想定し、検証を行う
    ことを特徴とする半導体装置のレイアウト設計方法。
  13. 請求項１２において、
    前記検証ステップにおける検証結果から、前記アンテナ保護素子上に配線が重なってもよい重なり許容面積、または重なってはならない重なり不可面積を、算出するステップを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  14. 請求項１３において、
    前記重なり許容面積または重なり不可面積に基づいて、前記アンテナ保護素子上に、ダミーパターンを配置する
    ことを特徴とする半導体装置のレイアウト設計方法。
  15. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記複数のセルの上層に、配線を配置するステップと、
    前記配線の上層または下層に、ダミーパターンを配置するステップとを備え、
    前記ダミーパターン配置ステップにおいて、前記アンテナ保護素子上を通過する通過配線があるとき、前記アンテナ保護素子上において、ダミーパターンを、前記通過配線と重なるように、配置する
    ことを特徴とする半導体装置のレイアウト設計方法。
  16. 請求項１５において、
    前記ダミーパターン配置ステップによる配置結果から、ダミーパターンが配置された配線層における面積率を算出するステップと、
    前記算出ステップにおいて算出した面積率が所定値に未達のとき、前記アンテナ保護素子上に、配線が重なってもよい重なり許容面積、または重なってはならない重なり不可面積に基づいて、ダミーパターンを追加配置するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  17. 請求項１５において、
    前記通過配線は、電源配線または信号配線である
    ことを特徴とする半導体装置のレイアウト設計方法。
  18. 請求項１５において、
    前記ダミーパターン配置ステップにおいて、前記通過配線が電源配線および信号配線を含むとき、ダミーパターンを前記電源配線のみに対して重なるように配置し、
    前記ダミーパターン配置ステップによる配置結果から、ダミーパターンが配置された配線層における面積率を算出するステップと、
    前記算出ステップにおいて算出した面積率が所定値に未達のとき、ダミーパターンを前記信号配線に重なるように配置した場合に、タイミング違反が生じるか否かを判断するステップと、
    前記判断ステップにおいてタイミング違反が生じないと判断されたとき、ダミーパターンを前記信号配線に重なるように配置するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  19. 請求項１８において、
    前記判断ステップにおいてタイミング違反が生じると判断されたとき、ダミーパターンを、前記信号配線に重ならないように配置する
    ことを特徴とする半導体装置のレイアウト設計方法。
  20. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記複数のセルの上層に、配線を配置するステップとを備え、
    前記アンテナ保護素子の上を所定幅以上の配線が通過するとき、前記アンテナ保護素子の位置を、前記所定幅以上の配線が通過しない位置に変更する
    ことを特徴とする半導体装置のレイアウト設計方法。
  21. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記複数のセルの上層に、配線を配置するステップとを備え、
    前記配線配置ステップにおいて、
    前記複数のセルに対して、所定サイズの複数のウィンドウを仮想的に設定し、
    前記各ウィンドウに、通過可能な配線本数を表す配線使用率をそれぞれ与え、
    前記各ウィンドウにおいて与えられた配線使用率を超えないように、配線を配置するものであり、
    アンテナ保護素子を含むウィンドウについて、その配線使用率を、アンテナ保護素子を含まないウィンドウよりも低く設定する
    ことを特徴とする半導体装置のレイアウト設計方法。
  22. 請求項２１において、
    前記セル配置ステップにおいて、
    前記複数のセルを一旦配置し、その配置において、所定の範囲内にあるアンテナ保護素子を、集めて配置し直す
    ことを特徴とする半導体装置のレイアウト設計方法。
  23. 請求項２１において、
    前記セル配置ステップにおいて、
    予め、アンテナ保護素子をグルーピングしておき、グループごとにアンテナ保護素子を配置する
    ことを特徴とする半導体装置のレイアウト設計方法。
  24. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記複数のセルの上層に、配線を配置するステップとを備え、
    前記配線配置ステップにおいて、
    アンテナ保護素子上を通過する配線同士の間隔を、プロセスによって決まる最小間隔よりも広く設定する
    ことを特徴とする半導体装置のレイアウト設計方法。
  25. ゲートに接続されたアンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、
    前記検証ステップにおける検証結果から、前記アンテナ保護素子上に配線が重なってもよい重なり許容面積、または重なってはならない重なり不可面積を、算出するステップと、
    前記重なり許容面積または重なり不可面積に基づいて、前記アンテナ保護素子上に配線禁止領域を設定し、前記配線禁止領域に配線しないようにしつつ、配線を配置するステップを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  26. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記複数のセルの上層に、配線を配置するステップとを備え、
    前記アンテナ保護素子上に通過配線が存在するとき、前記アンテナ保護素子と前記通過配線との重なり面積に応じて、前記アンテナ保護素子の内部構成を変更する
    ことを特徴とする半導体装置のレイアウト設計方法。
  27. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、この複数のアンテナ保護素子を、単一のアンテナ保護素子に置換するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  28. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、共通のゲートに接続されている複数のアンテナ保護素子が隣接して配置されているとき、ｐウェルおよびｎウェルの少なくともいずれか一方において、この複数のアンテナ保護素子の活性領域同士を、接続するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  29. アンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、アンテナ保護素子に隣接した空き領域が存在するとき、このアンテナ保護素子を、前記空き領域を埋めるだけの面積を持ったアンテナ保護素子に置換するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  30. ゲートに接続されたアンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、
    互いに隣接し、かつ、異なるゲートに接続された複数のアンテナ保護素子があるとき、前記複数のアンテナ保護素子にそれぞれ接続されたゲートのアンテナダメージの余裕度に基づいて、前記複数のアンテナ保護素子における活性領域の接続関係を修正するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  31. ゲートに接続されたアンテナ保護素子を含む複数のセルを、配置するステップと、
    前記セル配置ステップにおける配置結果において、前記ゲートに対するアンテナダメージを検証するステップと、
    アンテナダメージの余裕度があるゲートに接続されたアンテナ保護素子があるとき、このアンテナ保護素子の活性領域を分割し、分割された活性領域のいずれかを、他のゲートに接続し直すステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  32. ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、
    前記セル配置ステップにおける配置結果において、ゲートとアンテナ保護素子との接続を、切断するステップと、
    ゲートとアンテナ保護素子との再接続を行うステップとを備え、
    前記再接続ステップにおいて、
    ゲートの配置領域の中心地点を決定し、
    前記中心地点に近い順にゲートを選択し、選択したゲートに対して、最も近くに配置されているアンテナ保護素子を接続する処理を、繰り返し実行する
    ことを特徴とする半導体装置のレイアウト設計方法。
  33. ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、
    前記複数のセルの上層に、配線を配置するステップと、
    前記配線配置の結果、通過配線が所定割合以上存在するアンテナ保護素子があるとき、前記セル配置ステップにおける配置結果において、ゲートとアンテナ保護素子との接続を切断するステップと、
    通過配線が所定割合以上存在する前記アンテナ保護素子を、アンテナ保護素子以外のセルに置換し、ゲートとアンテナ保護素子との再接続を行うステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  34. ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、
    前記複数のセルの上層に、配線を配置するステップと、
    前記配線配置の結果、通過配線が所定割合以上存在する第１のアンテナ保護素子があるとき、この第１のアンテナ保護素子に接続されたゲートから所定距離範囲内に第２のアンテナ保護素子を追加配置するステップと、
    前記ゲートについて、前記第１のアンテナ保護素子との接続を切断し、前記第２のアンテナ保護素子と接続するステップと、
    前記第１のアンテナ保護素子を、アンテナ保護素子以外のセルに置換するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  35. ゲートと、前記ゲートに接続されたアンテナ保護素子とを含む複数のセルを配置するステップと、
    前記複数のセルの上層に、配線を配置するステップと、
    前記配線配置の結果、所定長以上の配線長を有する、アンテナ保護素子とゲートとを接続する配線があるとき、この配線に接続され、空き領域まで延びる分岐配線を、配置するステップとを備えた
    ことを特徴とする半導体装置のレイアウト設計方法。
  36. 請求項３５において、
    前記空き領域と置換するための、接続ピンを有するアンテナ保護素子を予め準備しておき、
    前記分岐配線の配置を、前記アンテナ保護素子が前記空き領域と置換されたとき、前記分岐配線が前記接続ピンの位置を通るように、行う
    ことを特徴とする半導体装置のレイアウト設計方法。
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