JP2009135264A - スタンダードセル、スタンダードセルライブラリ、半導体集積回路およびその設計方法 - Google Patents

Abstract

【課題】レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができるタップレス型のスタンダードセル、スタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供する。
【解決手段】スタンダードセルは、矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、パターンは、セル枠内のトランジスタの構成領域の略全体にわたって配置された、トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含む。セル枠の四隅の閾値調整パターンの所定範囲の領域が、スタンダードセルが、行方向に、セル枠の角の位置が合うようにセル枠の辺を接して配置され、列方向に、セル枠の辺を接して配置され、隣接する各々の行に含まれるスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された場合に、デザインルールを満足するように、セル枠の各々の角に対応する２辺に対して所定の角度で除去されている。
【選択図】図１

Description

本発明は、タップレス型のスタンダードセル、このスタンダードセルを含むスタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法に関するものである。

スタンダードセルは、機能の異なる複数種類のスタンダードセルの全てにおいて高さが共通（同一）で、かつ、幅が単位幅（グリッド幅）の整数倍の矩形のセル枠内に構成される。スタンダードセル方式の半導体集積回路の設計時には、複数種類のスタンダードセル（の情報）を含むスタンダードセルライブラリを使用して、複数のスタンダードセルが、行方向に、セル枠の角の位置が合うようにセル枠の辺を接して配置され、列方向に、セル枠の高さ方向の辺に対して交互に反転して、セル枠の辺を接して配置される。

また、過剰なリーク電流の発生を抑制しながら必要な動作速度を実現するために、閾値電圧が異なるトランジスタ（Ｍｕｌｔｉ−Ｖｔ）を用いて半導体集積回路を構成することが一般化しつつある。すなわち、高速動作を必要としない回路および信号経路には、低速ではあるが、リーク電流が少ない高閾値電圧のトランジスタが使用される。一方、高速動作が要求される回路や信号経路には、リーク電流は多いが、高速動作が可能な低閾値電圧のトランジスタが使用される。

例えば、特許文献１は、閾値電圧の異なるトランジスタを含む、スタンダードセル方式の半導体集積回路に関するものである。特許文献１のスタンダードセルは、セル枠の幅方向（行方向）の辺よりも内側の領域に、トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンが納められる構造である。また、特許文献１は、セル枠の幅方向の両側にタップ（基板コンタクトないしはウェルコンタクト）を配置したタップ付型のスタンダードセルに関する技術である。

ところで、半導体集積回路に対するコストダウンの要求は厳しく、さらにスタンダードセルのレイアウト面積を小さくするために、タップが設けられていないタップレス型のスタンダードセルを含む、スタンダードセルライブラリが増えてきている。タップレス型のスタンダードセルは、セル枠の幅方向の全体にわたってトランジスタが配置される。そのため、前述の閾値調整パターンも、セル枠の幅方向の全体にわたって設けられている。

以下、スタンダードセルのレイアウト構造について説明する。

図８（ａ）〜（ｃ）は、並列に接続された２つのインバータを構成する、タップ付型のスタンダードセルのレイアウト構造を、理解しやすいように、所定のレイアウトパターン毎に分割して表したものである。同図に示すタップ付型のスタンダードセルにおいて、図中上側がＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）であり、下側がＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）である。

図８（ａ）には、セル枠１０の領域が太線で示されている。同図８（ｂ）には、Ｐ型拡散領域１２と、基板コンタクト（タップ）１４が太線で示され、同図（ｃ）には、Ｎウェル１６と、Ｎ型拡散領域１８と、ウェルコンタクト（タップ）２０が太線で示されている。また、図８（ａ）〜（ｃ）には、アクティブ領域２２と、ポリシリコン２４と、コンタクト２６が形成される領域が示されている。

Ｐ型の拡散領域がＮウェル１６内のアクティブ領域２２内に形成され、その上層に、２本のポリシリコン２４が、図中上下方向に、所定の間隔離れて拡散領域と交差するように形成される。２本のポリシリコン２４が交差する部分がＰＭＯＳのゲートとなり、２本のポリシリコン２４によって分割された左右の拡散領域がソースとなり、中央の拡散領域が、２つのインバータのＰＭＯＳに共通のドレインとなる。

一方、図示しないＰウェル内に形成されるＮ型の拡散領域が基板内のアクティブ領域（図中下側）２２内に形成され、その上層に、２本のポリシリコン２４が、図中上下方向に、所定の間隔離れて拡散領域と交差するように形成される。２本のポリシリコン２４が交差する部分がＮＭＯＳのゲートとなり、２本のポリシリコン２４によって分割された左右の拡散領域がソースとなり、中央の拡散領域が、２つのインバータのＮＭＯＳに共通のドレインとなる。

２本のポリシリコン２４は、拡散領域の外部で接続される。

中央のドレインには、２つのインバータの共通の出力と接続するためのコンタクト２８が形成され、左右のソースには、電源またはグランドと接続するためのコンタクト２６が形成される。また、Ｎウェル１６内のアクティブ領域２２内に形成されるＮ型の拡散領域内に、Ｎウェル１６と接続するためのウェルコンタクト（タップ）２０が形成され、基板内のアクティブ領域２２内に形成されるＰ型の拡散領域内に、基板と接続するための基板コンタクト（タップ）１４が形成される。

この例のタップ付型のスタンダードセルでは、左右のソースのコンタクト２６およびタップのコンタクト１４，２０がセル枠１０上に配置される。これらのコンタクトは、その行の両側に配置されるスタンダードセルと共用される。

図９（ａ）には、ＰＭＯＳの閾値調整パターン３０が形成される領域が点線で示され、同図（ｂ）には、ＮＭＯＳの閾値調整パターン３２が形成される領域が点線で示されている。これらの図に示すように、タップ付型のスタンダードセルにおいて、閾値調整パターン３０，３２の幅方向（セル枠１０の幅方向と同じ）の領域は、セル枠１０の幅方向の両側の辺（端部）よりも内側の領域に形成される。

一方、図１０（ａ）〜（ｃ）は、並列に接続された２つのインバータを構成する、タップレス型のスタンダードセルのレイアウト構造を、理解しやすいように、図８（ａ）〜（ｃ）と同じように、所定のレイアウトパターン毎に分割して表したものである。

タップレス型のスタンダードセルのレイアウト構造は、図８（ａ）〜（ｃ）に示すタップ付型のスタンダードセルのレイアウトにおいて、ウェルコンタクト２０と、Ｎウェル１６内に、ウェルコンタクト２０を形成するためのＮ型拡散領域と、基板コンタクト１４と、基板内に、基板コンタクト１４を形成するためのＰ型拡散領域とが形成されていない点を除いて、タップ付型のスタンダードセルと略同様の構造である。

図１１（ａ）には、ＰＭＯＳの閾値調整パターン３４が形成される領域が点線で示され、同図（ｂ）には、ＮＭＯＳの閾値調整パターン３６が形成される領域が点線で示されている。これらの図に示すように、タップレス型のスタンダードセルにおいて、閾値調整パターン３４，３６の幅方向の領域は、セル枠１０の幅方向の全体にわたって形成される。

図８と図１０とを比べると分かるように、タップレス型のスタンダードセルは、タップがない分だけ、セル枠１０の幅方向を短くできる。従って、タップレス型のスタンダードセルを使用することによって、タップ付型のスタンダードセルにおいて、タップ１４，２０の占めるレイアウト面積の分だけ集積度を上げることができ、コストダウンにつながる。

なお、タップレス型のスタンダードセルを使用する場合、タップ専用のセルが用意されており、複数のタップレス型のスタンダードセルに対して、それぞれ１つずつタップ専用のセルが設けられる。

ここで、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれるスタンダードセル同士の間で、閾値調整パターンに関わるデザインルール違反が生じた場合、一般的に、違反発生箇所に、違反を解消する形状の違反解消パターンが配置されている。

しかし、タップレス型のスタンダードセルを用いる半導体集積回路において、違反解消パターンの配置を特許文献１と同様の方法で行うと、その配置状態（スタンダードセル同士の位置関係）によっては、タップ付型のスタンダードセルを用いる半導体集積回路の場合と同じデザインルール違反は解消できたとしても、タップ付型のスタンダードセルを用いる半導体集積回路の場合とは異なる新たなデザインルール違反が生じる場合がある。

例えば、図１２に示す例は、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる、高閾値電圧のトランジスタを使用する、タップ付型のスタンダードセル（高閾値セル）が、そのセル枠の対角に相当する角同士が接するように配置された場合である。また、標準の閾値電圧のトランジスタを使用する、タップ付型のスタンダードセル（標準閾値セル）が、高閾値セルとは異なる、セル枠の対角に相当する角同士が接するように配置されている。

この場合、閾値調整パターンの最小寸法についてのデザインルール違反となる。そのため、例えば、高閾値セルの、セル枠の対角に相当する角同士が接する部分を中心として、略正方形の所定寸法の違反解消パターンを配置して、閾値調整パターンを広げる必要がある。

しかし、図１２および図１３に示す、タップレス型のスタンダードセルに対しての例の場合の違反解消パターンを配置して、閾値調整パターンを広げると、標準閾値セルのゲートと、閾値調整パターンとの間の最小寸法のデザインルール違反を発生する。そのため、従来技術では、デザインルール違反を解消するために、例えば、スタンダードセル同士の間の間隔を離すなどの処理が行われている。しかし、この方法では、レイアウト面積が増大するため、集積度が低下してコストアップにつながる。

特許文献１を含む従来技術の実質的な前提条件は、閾値調整パターンが、セル枠の幅方向の全体にわたってではなく、セル枠の幅方向の辺（端部）から所定の間隔を離して設けられていることである。しかし、タップレス型のスタンダードセルの場合には、閾値調整パターンが、前述の通り、セル枠の幅方向の全体にわたって設けられている。そのため、上記例のように、デザインルール違反が発生した場合に適切な違反解消パターンを作成することができない場合がある。

特開２００７−１０３８３２号公報

本発明の目的は、前記従来技術に基づく問題点を解消し、レイアウト面積や設計コストの増大を招くことなく、任意の位置に配置することができる、他のスタンダードセルとは閾値電圧の異なるトランジスタを含むタップレス型のスタンダードセル、このスタンダードセルを使用したスタンダードセルライブラリ、スタンダードセル方式の半導体集積回路およびその設計方法を提供することにある。

上記の課題を解決するため、本発明は、スタンダードセル方式の半導体集積回路で使用されるタップレス型のスタンダードセルであって、
矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、前記パターンは、前記セル枠内のトランジスタの構成領域の全体にわたって配置された、前記トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含み、
前記セル枠の四隅の閾値調整パターンの所定範囲の領域が、前記スタンダードセルが、行方向に、前記セル枠の角の位置が合うように前記セル枠の辺を接して配置され、列方向に、前記セル枠の辺を接して配置され、隣接する各々の行に含まれるスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された場合に、前記半導体集積回路のデザインルールを満足するように、前記セル枠の各々の角に対応する２辺に対して所定の角度で除去されていることを特徴とするスタンダードセルを提供するものである。

ここで、前記所定範囲の領域の除去が、前記角同士が接するように配置されたスタンダードセルの閾値調整パターン同士の間の最小間隔は、前記デザインルールによって設定されている、閾値調整パターン同士の間の最小間隔以上の間隔であるように行われることが好ましい。

また、前記所定範囲の領域の除去が、前記デザインルールによって設定されている、前記トランジスタのゲート領域と前記閾値調整パターンとの重なりの最小寸法以上であるように行われることが好ましい。

また、前記セル枠の四隅の閾値調整パターンの所定範囲の領域は、前記セル枠の各々の角に対応する２辺に対して略４５度の角度で除去されていることが好ましい。

また、本発明は、各々異なる論理機能を有する複数種類のスタンダードセルを含み、
前記複数種類のスタンダードセルの各々が、上記のいずれかに記載のスタンダードセルと、上記のいずれかに記載のスタンダードセルとは閾値調整パターンを有さないことのみが異なるスタンダードセルとを含むことを特徴とするスタンダードセルライブラリを提供する。

また、本発明は、上記に記載のスタンダードセルライブラリを有する、半導体集積回路の設計装置が行う半導体集積回路の設計方法であって、
前記スタンダードセルライブラリから、半導体集積回路のネットリストに対応するスタンダードセルを選択する工程と、
前記選択したスタンダードセルを、行方向に、前記セル枠の角の位置が合うように前記セル枠の辺を接して配置し、列方向に、前記セル枠の辺を接して配置する工程と、
前記行方向および列方向に配置したスタンダードセルについて、前記デザインルールに対する違反チェックを行う工程と、
前記違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、前記違反を解消する形状の違反解消パターンを配置する工程とを含むことを特徴とする半導体集積回路の設計方法を提供する。

また、本発明は、上記のいずれかに記載のスタンダードセルを使用して製造されていることを特徴とする半導体集積回路を提供する。

ここで、前記デザインルールに対する違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、前記違反を解消する形状の違反解消パターンが配置されていることが好ましい。

本発明によれば、タップレス型のスタンダードセルを用いて半導体集積回路を設計、製造する場合であっても、レイアウト面積や設計コストの増大を招くことなく、任意の位置にスタンダードセルを配置することができる。また、本発明によれば、閾値調整パターンに関するデザインルール違反が発生した場合であっても、スタンダードセル同士の間の間隔を離すこともなく、違反解消パターンによって違反を確実に解消することができる。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスタンダードセル、スタンダードセルライブラリ、半導体集積回路およびその設計方法を詳細に説明する。

図１は、本発明のスタンダードセルの構成を表す一実施形態の概念図である。同図に示すスタンダードセルは、スタンダードセル方式の半導体集積回路で使用されるタップレス型のものである。同図には、行方向（図１中、左右方向）に２個ずつ、列方向（同上下方向）に２個ずつの、合計４個のスタンダードセルが、行方向および列方向の各々に隣接して配置された状態が示されている。

なお、図１では、図面の煩雑さを防ぐ目的から、スタンダードセルの具体的なレイアウト構成は省略し、閾値調整パターンの形状のみを示している。以下、同様である。スタンダードセルの具体的なレイアウトは、その機能等に応じて適宜変わるものである。以下の説明においては、従来例との対比が容易となるように、２つのインバータが並列に接続された例を挙げている（図４、５参照）。

各々のスタンダードセルは、機能の異なる複数種類のスタンダードセルの全てにおいて高さが共通（同一）で、かつ、幅が単位幅（グリッド幅）の整数倍の矩形のセル枠内に構成されている。各々のスタンダードセルのセル枠内には、各種素子のレイアウトパターン（マスクパターン）が複数層にわたって配置され、それぞれの機能を実現するためのＰＭＯＳおよびＮＭＯＳが形成されている。

複数のスタンダードセルからなる回路ブロックを構成する場合、スタンダードセルは、行方向に、セル枠の角の位置が合うようにセル枠の幅方向の辺を接して配置され、かつ、列方向に、セル枠の高さ方向の辺に対して交互に反転して、セル枠の高さ方向の辺を接して配置される。すなわち、列方向には、セル枠の高さ方向に隣接する各々のスタンダードセル行において、ＰＭＯＳ同士、ＮＭＯＳ同士が接するように配置される。

図１に示す下側のスタンダードセル行において、各々のスタンダードセルの上側にはＰＭＯＳが形成され、下側にはＮＭＯＳが形成されている。一方、上側のスタンダードセル行において、各々のスタンダードセルの下側にはＰＭＯＳが形成され、上側にはＮＭＯＳが形成されている。図１中、点線で示す領域が、ＰＭＯＳ領域およびＮＭＯＳ領域における閾値調整パターンが形成される領域である。

右下および左上のスタンダードセルは、後述する標準閾値セルよりも高い閾値電圧で動作するもの（以下、高閾値セルという）（Ｈｉｇｈ−Ｖｔ）である。一方、右上および左下のスタンダードセルは、高閾値セルよりも低い標準の閾値電圧で動作するもの（以下、標準閾値セルという）（Ｓｔｄ−Ｖｔ）である（セル枠のみを表示）。高閾値セルでは、セル枠の四隅の所定範囲の領域の閾値調整パターンが除去されている。

ここで、閾値調整パターンは、トランジスタの閾値電圧を調整する不純物を添加するためのマスクパターンである。閾値調整パターンは、高閾値セルおよび標準閾値セルを用いた半導体集積回路を製造する時に、高閾値セルを構成するトランジスタの閾値電圧を調整するために使用される。

以下、本発明に関わる高閾値セルについて詳しく説明する。

図１に示す高閾値セルは、セル枠内の、ＰＭＯＳの構成領域の全体（特に、セル枠の幅方向の全体）にわたって形成された、ＰＭＯＳの閾値電圧を調整する不純物を添加するための閾値調整パターン（ＶＴＨ＿Ｐ）と、同様に、セル枠内の、ＮＭＯＳの構成領域の全体にわたって形成された、ＮＭＯＳの閾値電圧を調整する不純物を添加するための閾値調整パターン（ＶＴＨ＿Ｎ）とを有する。

高閾値セルは、前述のように、そのセル枠の四隅の閾値調整パターンの所定範囲の領域が、半導体集積回路のデザインルールを満足するように、セル枠の各々の角に対応する２辺に対して所定の傾斜角度で除去されている。図１の例では、点線の丸で表す領域の拡大図を示すように、セル枠の四隅の閾値調整パターンが、それぞれ、４５度の角度で除去されている（図４参照）。

なお、閾値調整パターンを除去する角度は限定的ではなく、図１では、好ましい例として４５度を例示している。

閾値調整パターンを除去する所定範囲の領域は、この高閾値セルを使用する半導体集積回路の製造プロセスに対応するデザインルールによって必然的に決定される。例えば、複数のスタンダードセルが行方向および列方向の各々に配置され、図１に示すように、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルの対角に相当する角同士（図１では、右下の高閾値セルの左上の角と左上の高閾値セルの右下の角）が接するように配置された場合を想定する。

両者の閾値調整パターン同士の間の最小間隔は、利用する製造技術によって形成可能である様にデザインルールによって設定されている、閾値調整パターン同士の間の最小間隔以上の間隔とする。

例えば、図１の例において、閾値パターン同士の間の最小間隔が、デザインルールによって０．２４μｍと設定されている場合、例えば、角から２つの辺に沿って０．１７μｍの箇所で高閾値セルのセル枠の四隅の閾値調整パターンを４５度の角度で除去する。この場合、０．１７μｍ×√２≒０．２４０４μｍ＞０．２４μｍとなり、閾値パターン同士の間の間隔を、デザインルールで設定されている最小間隔の０．２４μｍ以上とすることができる。

所定領域の範囲は、また、トランジスタのゲート領域と閾値調整パターンとの重なりがデザインルールによって設定されている最小寸法以上であるように行われる。

図２は、ゲート領域と閾値調整パターンとの重なりの最小寸法のデザインルールを表す概念図である。同図は、例えば、図１右下のスタンダードセルのセル枠の左上の部分を表している。この図には、トランジスタの構成要素として、アクティブ領域（ＯＤ）と、ゲート領域を形成するために、アクティブ領域の上層に、アクティブ領域と交差するように図２中上下に配置されたポリシリコン（ＰＯ）と、ゲート電極の左側のアクティブ領域に、コンタクト（ＣＯ）が形成される領域とが表されている。

ここで、アクティブ領域とポリシリコンとが重なった領域がトランジスタのゲート領域となる。そして、トランジスタの閾値を所定の値に制御できるように、デザインルールに、ゲート領域と閾値調整パターンとの重なりの最小寸法が定められている。具体的には、その最小寸法は０．２２μｍであり、図示した範囲では、ゲート領域の左上の端部（○で示す）からこの最小寸法以上の範囲に、閾値調整パターンが広がっている必要がある。

なお、デザインルールに定められるさまざまな寸法の具体値は、半導体集積回路の製造に利用する製造プロセスによって異なる。また、ゲート領域と閾値調整パターンの重なりについてのデザインルールを満たした範囲で除去できる閾値調整パターンの所定の範囲は、セル枠内のどの位置にゲート領域を配置するかによって変化する。従って、図１，２に示した閾値調整パターンの四隅の除去範囲は、一例にすぎない。

また、除去を行う角度は、ＣＡＤツールによる処理の容易さを考慮すると４５度が好ましい。図１，２に示したのは、除去の角度を４５度とした場合に、閾値調整パターン同士の間の最小間隔のデザインルールと、トランジスタ領域との重なりの最小寸法のデザインルールとの両方を満足することができた例である。しかし、閾値調整パターン同士の間の最小間隔と、ゲート領域との間の重なりの最小寸法との両方のデザインルールを満たせる範囲であれば、除去の角度を４５度と異なるものにすることも可能である。逆に、デザインルールを満たすために、４５度とは異なる角度に除去することが必要になることもあり得る。

このように、本発明において閾値調整パターンの所定範囲の除去を行う角度が４５度であることは必須ではなく、デザインルールを満たすことができる所定範囲が除去できるように、必要に応じて、４５度とは異なる角度に設定することも可能である。

なお、デザインルールは、半導体集積回路の製造プロセスの各工程や、加工精度などに応じて、半導体集積回路の製造時に使用する各層のマスクパターンに適用される各種の制約を含む。デザインルールには、例えば、各々の素子や素子間において、最小幅、最小間隔、最小面積などの制約があるが、図２では、本発明とは直接的に関係のない、デザインルールの記載は省略している。

以上のように、半導体集積回路のデザインルールを満足するように、タップレス型の高閾値セルのセル枠の四隅の閾値調整パターンの所定範囲の領域を所定の角度で除去することによって、例えば、図１に示すように、複数のスタンダードセルが行方向および列方向の各々に配置され、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルの対角に相当する角同士が接するように配置された場合であっても、デザインルール違反の発生を防止することができる。

従って、この場合には、デザインルール違反が発生しないので、従来のように、高閾値セルの角同士の接点周囲に、違反を解消するための違反解消パターンを配置する必要がないという利点もある。

次に、複数のスタンダードセルが行方向および列方向の各々に配置され、図３に示すように、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルの対角に相当する角同士が、１グリッド幅だけ行方向に重なるように（行方向に接近する方向にずれて）配置された場合を想定する。なお、図３に示す例では、点線の丸で表す領域に拡大図を示すように、１グリッド幅は０．２８μｍであるものとする。閾値調整パターンが除去されている領域は図１と同じである。

この場合、右下の高閾値セルの閾値調整パターンと、左上の高閾値セルの閾値調整パターンとの間隔が、デザインルールで決定されている最小間隔である０．２４μｍを満足しないので、デザインルール違反となる。このように、デザインルール違反が発生した場合には、図３の右端に示すように、違反発生箇所に、その違反を解消する形状の違反解消パターンが配置される。

図３の例では、違反解消パターンとして、右下の高閾値セルの、セル枠の左上隅の閾値調整パターンの除去部分の形状（二等辺三角形）のパターンと、そのセル枠の左上角と左下角とを接続する辺に対して線対称のパターンとを配置する。同様に、左上の高閾値セルの、セル枠の右下隅の閾値調整パターンの除去部分の形状のパターンと、そのセル枠の右下角と右上角とを接続する辺に対して線対称のパターンとを配置する（図５参照）。

ここで、上記の線対称の違反解消パターンは、図３に示されたように、標準閾値セルの領域にまで広がる。これは、閾値調整パターンの最小寸法が、デザインルールによって設定されている０．４０μｍを満たすためである。

図３の例のように、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルが、１グリッド幅だけ行方向に重なるように配置された場合、違反解消パターンを標準閾値セルの領域にまで広げないと、隣接する各々のスタンダードセル行に含まれる高閾値セルの列方向のセル枠の辺における、行方向の閾値調整パターン同士の最小幅が、１グリッド幅と同じ０．２８μｍとなる。このため、０．２８μｍ＜０．４０μｍとなってデザインルール違反が発生する。

一方、上記の線対称パターンを標準閾値セルの領域にまで配置することによって、セル枠の高さ方向に隣接するスタンダードセル行同士の間の閾値調整パターンの幅は、図３に示す部分の長さであり、これは、０．４μｍ以上となってデザインルールを満足する。なお、高閾値セルと線対称の違反解消パターンを標準閾値セルに配置しているが、デザインルールを満足することができれば、どのような違反解消パターンを配置しても良い。

次に、違反解消パターンが不要な場合、および、必要な場合について具体例を挙げて説明する。

図６（ａ）〜（ｄ）は、違反解消パターンが不要な場合の具体例を表す概念図である。同図には、ＰＭＯＳの閾値調整パターンのみを示している。同図（ａ）は、図１の例と同じである。以下順に、同図（ｂ）は、同図（ａ）において、右上の標準閾値セルが高閾値セルの場合、同図（ｃ）は、同図（ｂ）において、右下の高閾値セルが標準閾値セルの場合、同図（ｄ）は、同図（ａ）において、右下の高閾値セルが標準閾値セルで、かつ、左下の標準閾値セルが高閾値セルの場合である。

一方、図７（ａ）〜（ｅ）は、違反解消パターンが必要な場合の具体例を表す概念図である。同じく、同図には、ＰＭＯＳの閾値調整パターンのみを示している。同図（ａ）は、図３の例と同じである。以下順に、同図（ｂ）は、図６（ｂ）において、左下の標準閾値セルが高閾値セルの場合、同図（ｃ）は、図６（ｃ）において、下側の標準閾値セルが高閾値セルの場合、同図（ｄ）は、同図（ｃ）において、右上の高閾値セルが標準閾値セルの場合、同図（ｅ）は、同図（ａ）において、セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルの対角に相当する角同士が、２グリッド幅だけ行方向に重なるように配置された場合である。

図７（ａ）がデザインルール違反となることは、既に説明した通りである。そのため、図３と同じ違反解消パターンが配置されている。

図７（ｂ）は、４つの高閾値セルで囲まれた菱形（正方形）の領域、すなわち、４つの高閾値セルの閾値調整パターンを除去した領域を合わせた合計領域がデザインルール違反となる。本実施形態の場合、デザインルールによって、この領域の面積が０．４０μｍ²に設定されている。同図（ｂ）の場合の合計領域の面積は、０．１７μｍ×０．１７μｍ×２＝０．０５７８μｍ²であるから、最小面積のデザインルール違反となる。そのため、前述の菱形の違反解消パターンが配置されている。

図７（ｃ）は、上側のスタンダードセル行の２つの高閾値セルと、下側のスタンダードセル行の１つの高閾値セルとで囲まれた二等辺三角形の領域、すなわち、２つの高閾値セルの閾値調整パターンを除去した領域を合わせた合計領域がデザインルール違反となる。この場合、合計面積は、０．１７μｍ×０．１７μｍ＝０．０２８９μｍ²であるから、図７（ｂ）の場合と同様に、最小面積のデザインルール違反となる。そのため、前述の二等辺三角形の違反解消パターンが配置されている。

図７（ｄ）は、左上の高閾値セルの閾値調整パターンを除去した領域がデザインルール違反となる。本実施形態の場合、前述の通り、デザインルールによって、閾値調整パターン同士の最小間隔は０．２４μｍに設定されている。この場合、左上の高閾値セルの閾値調整パターンと、下側の高閾値セルの閾値調整パターンとの間で、閾値調整パターン同士の最小間隔のデザインルール違反となる。そのため、閾値調整パターンが除去された領域と同じ形状の違反解消パターンが配置されている。

図７（ｅ）は、同図（ｄ）と同じ理由により、閾値調整パターン同士の最小間隔のデザインルール違反となる。そのため、各々の高閾値セルにおいて、閾値調整パターンが除去された領域と同じ形状の違反解消パターンが配置されている。

なお、前述の通り、閾値調整パターンの最小幅は０．４０μｍである。セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる高閾値セルの対角に相当する角同士が、２グリッド幅以上行方向に重なるように配置された場合、閾値調整パターンの幅は０．２８μｍ×２＝０．５６μｍとなり、デザインルールを満足する。従って、同図（ａ）に示す場合とは異なり、標準閾値セルの領域にまで違反解消パターンを配置する必要はない。

上記各例のように、閾値調整パターンに関わるデザインルール違反が発生する場合、その違反発生箇所に、違反を解消する形状の違反解消パターンが配置される。すなわち、閾値調整パターンのマスクパターンが変更される。

次に、本発明のスタンダードセルライブラリについて説明する。

スタンダードセルライブラリは、半導体集積回路の設計時に使用されるものである。本発明のスタンダードセルライブラリは、各々異なる論理機能を有する複数種類のスタンダードセルを含む。そして、その複数種類のスタンダードセルの各々は、前述の本発明のスタンダードセルと、本発明のスタンダードセルとはトランジスタの閾値電圧が異なるスタンダードセルとを含む。

具体的には、閾値調整パターンを有さないことによって、閾値調整パターンを有するスタンダードセルとはトランジスタの閾値電圧が異なるスタンダードセルとすることができる。この時、閾値調整パターンを有さないセルについても、閾値調整パターン以外については、閾値調整パターンを有するセルと同一にすることにより、短時間でセルライブラリを構築することができる。

次に、本発明の半導体集積回路の設計方法について説明する。

本発明の半導体集積回路の設計方法では、図１４に示す様に、前述の本発明のスタンダードセルライブラリを有する半導体集積回路の設計装置が、以下に説明する各工程を行う。

まず、第１の工程で、本発明のスタンダードセルライブラリから、半導体集積回路のネットリストに対応するスタンダードセルを選択する。ここで、選択されたスタンダードセルの中には、同一機能を有するスタンダードセルであっても、必要（スピード、消費電力）に応じて、本発明のスタンダードセルと、本発明のスタンダードセルとは閾値電圧の異なるタップレス型のスタンダードセルとが含まれる。

以下順に、第２の工程で、選択したスタンダードセルを、行方向に、セル枠の角の位置が合うようにセル枠の幅方向の辺を接して配置し、列方向に、セル枠の高さ方向の辺を接して配置する。いわゆる、スタンダードセルの自動配置工程である。

第３の工程で、行方向および列方向の各々に配置したスタンダードセルについて、デザインルールに対する違反チェックを行う。本発明に関わるデザインルールに対する違反チェックは、少なくとも、閾値調整パターンに関するものを含む。

そして、第４の工程で、違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、違反を解消する形状の違反解消パターンを配置する。違反解消パターンは、違反が検出された閾値調整パターンの形状に応じて適時生成しても良いし、あらかじめ複数種類の形状の違反解消パターンを生成しておき、その中から違反が検出された閾値調整パターンの形状に応じて適宜選択して配置しても良い。

次に、本発明の半導体集積回路について説明する。

本発明の半導体集積回路は、前述の本発明のスタンダードセルと、本発明のスタンダードセルとは閾値電圧の異なるスタンダードセルとを使用して設計され、製造されている。また、本発明の半導体集積回路は、デザインルールに対する違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、違反を解消する形状の違反解消パターンが配置されている。

なお、本発明の半導体集積回路は、本発明の半導体集積回路の設計方法を適用して設計し、製造しても良いし、それ以外の設計方法を適用して設計、製造されたものであっても良い。

違反解消パターンは、デザインルール違反が検出された閾値調整パターンの状態に応じて適宜作成しても良い。もしくは、違反解消パターンの形状は、除去した閾値調整パターンの形状に応じて決定されるので、あらかじめ複数種類の形状の違反解消パターンを作成しておき、その中から、デザインルール違反が検出された閾値調整パターンの状態に対応する形状のものを選択するようにしても良い。

本発明によれば、タップレス型のスタンダードセルを用いて半導体集積回路を設計、製造する場合であっても、レイアウト面積や設計コストの増大を招くことなく、任意の位置にスタンダードセルを配置することができる。また、本発明によれば、閾値調整パターンに関するデザインルール違反が発生した場合であっても、スタンダードセル同士の間の間隔を離すこともなく、違反解消パターンによって違反を確実に解消することができる。

なお、デザインルールは、半導体集積回路の製造プロセスに応じて決定されるものである。上記実施形態では、デザインルールとして具体的な数値を挙げて説明したが、製造プロセスが変われば、当然に適用されるデザインルールも変わる。しかし、本発明は、デザインルールがどのように変わったとしても何ら問題はなく、デザインルールを満足する範囲で適用可能である。

本発明は、基本的に以上のようなものである。
以上、本発明のスタンダードセル、スタンダードセルライブラリ、半導体集積回路およびその設計方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のスタンダードセルの構成を表す一実施形態の概念図である。 ゲート領域と閾値調整パターンとの重なりの最小寸法のデザインルールを表す概念図である。 セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる、高閾値電圧のトランジスタを使用するタップレス型のスタンダードセルの対角に相当する角同士が、１グリッド幅だけ行方向に重なるように配置された状態を表す概念図である。 図１に示すタップレス型のスタンダードセルの内部構造を表す概略図である。 図３に示すタップレス型のスタンダードセルの内部構造を表す概略図である。 （ａ）〜（ｄ）は、違反解消パターンが不要な場合の具体例を表す概念図である。 （ａ）〜（ｅ）は、違反解消パターンが必要な場合の具体例を表す概念図である。 （ａ）〜（ｃ）は、タップ付型のスタンダードセルのレイアウト構造を表す概略図である。 （ａ）および（ｂ）は、図８に示すタップ付型のスタンダードセルにおいて、閾値調整パターンが形成される領域を表す概略図である。 （ａ）〜（ｃ）は、タップレス型のスタンダードセルのレイアウト構造を表す概略図である。 （ａ）および（ｂ）は、図１０に示すタップレス型のスタンダードセルにおいて、閾値調整パターンが形成される領域を表す概略図である。 セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる、高閾値電圧のトランジスタを使用するタップ付型のスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された状態を表す概略図である。 セル枠の高さ方向に隣接する各々のスタンダードセル行に含まれる、高閾値電圧のトランジスタを使用するタップ付型のスタンダードセルが、１グリッド幅だけ行方向に重なるように配置された状態を表す概略図である。 本発明の半導体集積回路の設計方法の各工程を表す一実施形態のフローチャートである。

符号の説明

１０ セル枠
１２ Ｐ型拡散領域
１４ 基板コンタクト（タップ）
１６ Ｎウェル
１８ Ｎ型拡散領域
２０ ウェルコンタクト（タップ）
２２ アクティブ領域
２４ ポリシリコン
２６、２８ コンタクト
３０、３２、３４、３６ 閾値調整パターン

Claims (8)

1. スタンダードセル方式の半導体集積回路で使用されるタップレス型のスタンダードセルであって、
   矩形のセル枠内に、トランジスタを構成する各種のパターンを有し、前記パターンは、前記セル枠内のトランジスタの構成領域の全体にわたって配置された、前記トランジスタの閾値電圧を調整する不純物を添加するための閾値調整パターンを含み、
   前記セル枠の四隅の閾値調整パターンの所定範囲の領域が、前記スタンダードセルが、行方向に、前記セル枠の角の位置が合うように前記セル枠の辺を接して配置され、列方向に、前記セル枠の辺を接して配置され、隣接する各々の行に含まれるスタンダードセルが、そのセル枠の対角に相当する角同士が接するように配置された場合に、前記半導体集積回路のデザインルールを満足するように、前記セル枠の各々の角に対応する２辺に対して所定の角度で除去されていることを特徴とするスタンダードセル。
2. 前記所定範囲の領域の除去が、前記角同士が接するように配置されたスタンダードセルの閾値調整パターン同士の間の最小間隔は、前記デザインルールによって設定されている、閾値調整パターン同士の間の最小間隔以上の間隔であるように行われることを特徴とする請求項１に記載のスタンダードセル。
3. 前記所定範囲の領域の除去が、前記デザインルールによって設定されている、前記トランジスタのゲート領域と前記閾値調整パターンとの重なりの最小寸法以上であるように行われることを特徴とする請求項１または２に記載のスタンダードセル。
4. 前記セル枠の四隅の閾値調整パターンの所定範囲の領域は、前記セル枠の各々の角に対応する２辺に対して略４５度の角度で除去されていることを特徴とする請求項１〜３のいずれかに記載のスタンダードセル。
5. 各々異なる論理機能を有する複数種類のスタンダードセルを含み、
   前記複数種類のスタンダードセルの各々が、請求項１〜４のいずれかに記載のスタンダードセルと、請求項１〜４のいずれかに記載のスタンダードセルとは閾値調整パターンを有さないことのみが異なるスタンダードセルとを含むことを特徴とするスタンダードセルライブラリ。
6. 請求項５に記載のスタンダードセルライブラリを有する、半導体集積回路の設計装置が行う半導体集積回路の設計方法であって、
   前記スタンダードセルライブラリから、半導体集積回路のネットリストに対応するスタンダードセルを選択する工程と、
   前記選択したスタンダードセルを、行方向に、前記セル枠の角の位置が合うように前記セル枠の辺を接して配置し、列方向に、前記セル枠の辺を接して配置する工程と、
   前記行方向および列方向に配置したスタンダードセルについて、前記デザインルールに対する違反チェックを行う工程と、
   前記違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、前記違反を解消する形状の違反解消パターンを配置する工程とを含むことを特徴とする半導体集積回路の設計方法。
7. 請求項１〜４のいずれかに記載のスタンダードセルを使用して製造されていることを特徴とする半導体集積回路。
8. 前記デザインルールに対する違反チェックによって違反が検出された閾値調整パターンの違反発生箇所に、前記違反を解消する形状の違反解消パターンが配置されていることを特徴とする請求項７に記載の半導体集積回路。

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