JP2008103537A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】コンタクト底部の酸化膜の発生が抑制された高品質な半導体装置およびその製造方法を得ること。
【解決手段】ソース・ドレイン領域上に形成された第１のシリサイド膜と接続する第１のコンタクトと、ゲート電極上に形成された第２のシリサイド膜と接続する第２のコンタクトと、を備え、第１のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第１のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなり、第２のコンタクトは、層間絶縁膜中に設けられた凹部の内側壁に第２のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなる。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関するものであり、特に、半導体集積回路（ＩＣ）のロジックデバイスに用いて好適な、チップの歩留まり向上とチップサイズ縮小と製造コストの低減が可能な半導体装置およびその製造方法に関するものである。

近年、近年の半導体装置の更なる微細化に伴ってＣＭＯＳロジックデバイスにおいても、半導体装置の微細化が急速に進んでいる。また、半導体装置に対する高性能化の要求から、活性領域状およびゲート電極上に、高融点金属膜を設けるシリサイド技術が頻繁に適用されている。特に、６５ｎｍ程度以降の世代のロジックデバイスでは、シリサイド技術として、ニッケルシリサイド（ＮｉＳｉ）を用いたシリサイド技術が主に利用されている。

しかしながら、上記従来の技術によれば、このニッケルシリサイド（ＮｉＳｉ）を設けた活性領域およびゲート電極に対して電気的導通を得るためにコンタクトプラグを加工・形成する際には、ドライエッチングプロセスおよびウェットエッチングプロセスによってコンタクトホールを形成する。

ここで、コンタクトホールの形成後、次の工程までの時間、すなわちバリアメタルを堆積してコンタクトホールの底に「ふた」をする工程までの時間が長くあいてしまうと、コンタクトホールの底のニッケルシリサイド（ＮｉＳｉ）上に自然に酸化膜が成長する（特にＮ−ＭＯＳ領域において成長する）。

このような酸化膜の発生は、コンタクト抵抗の増大、抵抗値の不安定状態、コンタクトの非導通、といった事態を引き起こす、という問題があった。さらには、このような酸化膜は、デバイスとしてのチップ動作に悪影響を与え、不良チップの発生、歩留まり低下という事態を引き起こす、という問題があった。

本発明は、上記に鑑みてなされたものであって、コンタクト底部の酸化膜の発生が抑制された高品質な半導体装置およびその製造方法を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置は、半導体基板と、前記半導体基板の上層部に所定の間隔で形成された一対のソース・ドレイン領域と、前記ソース・ドレイン領域上に形成された第１のシリサイド膜と、前記半導体基板上の前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成された第２のシリサイド膜と、前記第１のシリサイド膜および第２のシリサイド膜を覆って設けられた層間絶縁膜と、前記層間絶縁膜中設けられ、前記第１のシリサイド膜と接続する第１のコンタクトと、前記層間絶縁膜中設けられ、前記第２のシリサイド膜と接続する第２のコンタクトと、を備え、前記第１のコンタクトは、前記層間絶縁膜中に設けられた凹部の内側壁に形成され前記第１のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなり、前記第２のコンタクトは、前記層間絶縁膜中に設けられた凹部の内側壁に形成され前記第２のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなること、を特徴とする。

この発明によれば、コンタクト底部のシリサイド膜上における酸化膜の発生が抑制することにより、該シリサイド膜の酸化に起因したコンタクト抵抗の増大、抵抗値の不安定状態、コンタクトの非導通の発生が大幅に抑制され、起因した不良チップの発生、歩留まり低下が効果的に抑制された高品質な半導体装置が実現可能である、という効果を奏する。

以下に、本発明にかかる半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。また、以下において示す図面においては、理解の容易のため各部材間の縮尺は実際とは異なる場合がある。

実施の形態
図１は、本発明の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。図１に示すように、本実施の形態にかかる半導体装置は、所定距離を成してその表面内に形成されているソース・ドレイン領域２を有する基板１と、基板１上に選択的に形成され、基板１側からゲート絶縁膜３、ゲート電極５、ニッケルシリサイド（ＮｉＳｉ）膜６がこの順で積層された積層構造を有するゲート構造８と、ゲート構造８を覆って形成された層間絶縁膜１８と、を備えている。

ここで、ゲート構造８は、ゲート電極５およびニッケルシリサイド膜６の側壁に、たとえば絶縁材料である酸化膜４ａと窒化膜４ｂの２層からなるサイドウォール４を更に有する。また、ゲート絶縁膜３はたとえばシリコン酸化膜からなり、ゲート電極５はポリシリコン膜からなる。

また、本実施の形態にかかる半導体装置は、導電性材料からなり層間絶縁膜１８の上面１８ａからニッケルシリサイド膜６まで達してゲート電極５に導通するゲートコンタクト１０と、導電性材料からなり層間絶縁膜１８の上面１８ａからニッケルシリサイド膜７まで達してソース・ドレイン領域２に導通するソース・ドレインコンタクト１１と、を備える。ゲートコンタクト１０は、ゲート電極５と配線層１９とを電気的に接続する。また、ソース・ドレインコンタクト１１は、ソース・ドレイン領域２と配線層２０とを電気的に接続する。

ここで、ゲートコンタクト１０は、層間絶縁膜１８中に形成された凹部（コンタクトホールに、酸化防止膜１２とバリアメタル１３とを介して導電性材料が埋め込まれたコンタクトプラグ１４が形成されてなる。ここで、酸化防止膜１２としては、たとえば窒化シリコン（ＳｉＮ）を用いることができる。また、コンタクトプラグ１４としては、例えば導電性材料としてタングステン（Ｗ）を用いたタングステン（Ｗ）が挙げられる。

また、ソース・ドレインコンタクト１１もゲートコンタクト１０と同様に、層間絶縁膜１８中に形成された凹部（コンタクトホールに、酸化防止膜１５とバリアメタル１６とを介して導電性材料が埋め込まれたコンタクトプラグ１７が形成されてなる。ここで、酸化防止膜１５としては、たとえば窒化シリコン（ＳｉＮ）を用いることができる。また、コンタクトプラグ１７としては、例えば導電性材料としてタングステン（Ｗ）を用いたタングステン（Ｗ）が挙げられる。

また、基板１はたとえばＰ型の半導体基板であって、ソース・ドレイン領域２の導電型はたとえばＮ型であり、ソース・ドレイン領域２とゲート構造８とでＭＯＳトランジスタ９を構成している。なお、基板１の表面内にウェル領域を形成し、当該ウェル領域の中にソース・ドレイン領域２を形成しても良い。

以上のように構成された本実施の形態にかかる半導体装置においては、ゲートコンタクト１０は、層間絶縁膜１８中に形成された凹部（コンタクトホールに、酸化防止膜１２とバリアメタル１３とを介して導電性材料が埋め込まれたコンタクトプラグ１４が形成されてなる。このように構成された本実施の形態にかかる半導体装置は、コンタクトホールの形成後でバリアメタル１３の形成前に、コンタクトホールの底部のニッケルシリサイド膜６の酸化を防止する酸化防止膜（ＳｉＮ膜）が形成され、バリアメタルの堆積直前にこの酸化防止膜（ＳｉＮ膜）を取り除き、その後バリアメタルを堆積することで作製されている。これにより、この半導体装置は、バリアメタルを形成する際のコンタクトホール底部のニッケルシリサイド（ＮｉＳｉ）膜表面の酸化膜の発生が効果的に抑制されて作製されている。

これにより、この半導体装置は、ゲートコンタクト１０の下部のニッケルシリサイド膜６上における酸化膜の発生が効果的に抑制されており、該ニッケルシリサイド膜６の酸化に起因したコンタクト抵抗の増大、抵抗値の不安定状態、コンタクトの非導通の発生が大幅に抑制されている。そして、該ニッケルシリサイド膜６の酸化に起因した不良チップの発生、歩留まり低下が効果的に抑制されている。

また、以上のように構成された本実施の形態にかかる半導体装置においては、ソース・ドレインコンタクト１１は、層間絶縁膜１８中に形成された凹部（コンタクトホールに、酸化防止膜１５とバリアメタル１６とを介して導電性材料が埋め込まれたコンタクトプラグ１７が形成されてなる。このように構成された本実施の形態にかかる半導体装置は、コンタクトホールの形成後でバリアメタル１６の形成前に、コンタクトホールの底部のニッケルシリサイド膜７の酸化を防止する酸化防止膜（ＳｉＮ膜）が形成され、バリアメタルの堆積直前にこの酸化防止膜（ＳｉＮ膜）を取り除き、その後バリアメタルを堆積することで作製されている。これにより、この半導体装置は、バリアメタルを形成する際のコンタクトホール底部のニッケルシリサイド（ＮｉＳｉ）膜表面の酸化膜の発生が効果的に抑制されて作製されている。

これにより、この半導体装置は、ソース・ドレインコンタクト１１の下部のニッケルシリサイド膜７上における酸化膜の発生が効果的に抑制されており、該ニッケルシリサイド膜７の酸化に起因したコンタクト抵抗の増大、抵抗値の不安定状態、コンタクトの非導通の発生が大幅に抑制されている。そして、該ニッケルシリサイド膜７の酸化に起因した不良チップの発生、歩留まり低下が効果的に抑制されている。

また、コンタクトの側壁部に残存する酸化防止膜１２、１５は、コンタクトプラグと、近接する電極などとの電気的接触を回避する機能をも併せ持つ。このことから、よりコンタクトと電極とのショートによる不良、これによるチップとしての不良を回避することにも寄与している。

したがって、本実施の形態にかかる半導体装置によれば、コンタクト底部のシリサイド膜上における酸化膜の発生が抑制された、高品質な半導体装置が実現されている。

つぎに、図１に示す本実施の形態にかかる半導体装置の製造方法について説明する。図２−１〜図２−８は本実施の形態にかかる半導体装置の製造工程を説明する断面図である。まず、基板１を準備し、公知の方法によりゲート絶縁膜３とゲート電極５とが積層された積層構造を有するＭＯＳトランジスタ９のゲート構造を、基板１側からゲート絶縁膜３およびゲート電極５がこの順で位置するように、基板１上に選択的に形成する。次に、公知の方法によりＭＯＳトランジスタ９のソース・ドレイン領域２を基板１の表面内に形成する。

つぎに、公知の方法によりゲート絶縁膜３とゲート電極５との積層構造の側部に酸化膜４ａおよび窒化膜４ｂをこの順で形成してサイドウォール４を形成する。そして、基板１上にニッケル膜を形成して加熱することにより基板表面に露出しているシリコンとニッケルとを反応させて、ゲート電極５上にニッケルシリサイド膜６を形成し、ソース・ドレイン領域２上にニッケルシリサイド膜７を形成する。ニッケルシリサイド膜６およびニッケルシリサイド膜７を形成した状態を図２−１に示す。

そして、未反応のニッケル膜を除去した後、図２−２に示す基板１の表面を覆って層間絶縁膜１８を形成する。つぎに、写真製版技術によって所定のパターンでレジストを層間絶縁膜１８上に形成する。ここで、所定のパターンとは、層間絶縁膜１８上においてコンタクトを形成する領域上にのみレジストが形成されるパターンである。また、本実施の形態においては略円柱形状のゲートコンタクト１０とソース・ドレインコンタクト１１とを形成するため、各レジストの開口形状は略円盤状に形成する。

なお、本実施の形態においては、略円柱形状のコンタクトを形成するが、本発明においてはコンタクト形状は特に限定されるものではなく、たとえばライン形状等とすることも可能である。そして、ライン形状等のコンタクトを局所的な配線として用いることも可能である。

つぎに、このレジストをマスクとして用いて、ゲートコンタクト１０およびソース・ドレインコンタクト１１を形成する為に、図２−３に示すように、層間絶縁膜１８の上面１８ａからニッケルシリサイド膜６まで達するコンタクトホール１０ａと、層間絶縁膜１８の上面１８ａからニッケルシリサイド膜７まで達するコンタクトホール１１ａと、をドライエッチングプロセスとウェットエッチング（洗浄）プロセスにより層間絶縁膜１８中に形成する。

コンタクトホール１０ａ、１１ａを開口した後、図２−４に示すように、該コンタクトホール１０ａ、１１ａの内部を含む基板１の全面に酸化防止膜１２、１５となる窒化シリコン（ＳｉＮ）膜２１を堆積する。そして、バリアメタルの形成準備が整い、バリアメタルの堆積を行う直前に、異方性スパッタエッチングによって図２−５に示すようにコンタクトホール底部の酸化防止膜（ＳｉＮ膜）２１を取り除く。そして、図２−６に示すように基板１の全面にバリアメタル２２を堆積する。

つぎに、図２−７に示すようにバリアメタル２２上を含む基板１上の全面に導電性材料からなる導電性膜２３を堆積する。ここでは、導電性膜として、たとえばタングステン（Ｗ）膜を堆積する。そして、ＣＭＰ（Chemical Mechanical Polishing）法などの手法により法等により、図２−８に示すように、コンタクトホールの内部のみにバリアメタルおよびタングステン（Ｗ）を残して不要なタングステン（Ｗ）膜、バリアメタル２２および窒化シリコン膜２１を除去することにより、バリアメタル１３、１６およびコンタクトプラグ１４、１７を形成する。なお、窒化シリコン膜２１は、コンタクトホール１０ａ、１１ａの内側壁部分にのみ残されて酸化防止膜１２、１５とされる。以上により、ゲートコンタクト１０およびソース・ドレインコンタクト１１が形成される。

この後は、ゲートコンタクト１０上およびソース・ドレインコンタクト１１上に図示しない配線層を形成することにより、図１に示す実施の形態にかかる半導体装置が完成する。

上述したように、本実施の形態にかかる半導体装置の製造方法においては、コンタクトホール１０ａ、１１ａの形成後でバリアメタルの形成前に、コンタクトホールの底部のニッケルシリサイド膜６、７の酸化を防止する酸化防止膜を形成する。図３−１に示すようにコンタクトホールを形成する工程においては、ドライエッチングプロセス、ウェットエッチング（洗浄）プロセスの処理条件が最適化されていないと、図３−２に示すように、ニッケルシリサイド（ＮｉＳｉ）膜３１上に自然に酸化膜が厚く形成される。また、この酸化膜の形成は、Ｎ−ＭＯＳ領域において特に顕著である。

そして、この酸化膜が形成された後にバリアメタルを形成してコンタクトプラグ１４、１７を形成しても、図３−３に示すようにニッケルシリサイド（ＮｉＳｉ）膜とバリアメタルとの間に酸化膜３１が介在し、この酸化膜３１によってニッケルシリサイド（ＮｉＳｉ）膜６、７とバリアメタルとの導通が阻害される。また、導通が取れた場合でも、コンタクト抵抗の増大、抵抗値の不安定状態などの状態が引き起こされる、という問題がある。さらには、このような酸化膜は、半導体装置のデバイスとしてのチップ動作に悪影響を与え、不良チップの発生、歩留まり低下という事態を引き起こす、という問題がある。

また、スパッタエッチング等のプロセスでこの酸化膜を取り除こうとすると、さほど厚く酸化膜が形成されていないＰ−ＭＯＳ領域において、コンタクトホール底のニッケルシリサイド（ＮｉＳｉ）膜を取り除き過ぎてしまい、接合リーク異常などの不具合が生じる、などの問題がある。

そして、コンタクトホールを形成するための最適なドライエッチングプロセス条件、ウェットエッチング（洗浄）プロセス条件の設定は非常に難易度が高い、という問題がある。

しかしながら、本実施の形態にかかる半導体装置の製造方法においては、コンタクトホールの形成後でバリアメタルの形成前に、図４−１に示すようにコンタクトホールの底部のニッケルシリサイド膜６、７の酸化を防止する窒化シリコン膜（酸化防止膜）２１を形成する。これにより、コンタクトホール底のニッケルシリサイド（ＮｉＳｉ）膜表面の酸化を効果的に抑制することができる。すなわち、コンタクトホールの開口後、バリアメタル膜を堆積するまでに、酸化防止膜を堆積させることにより、コンタクトホール底のニッケルシリサイド（ＮｉＳｉ）膜の表面の酸化を抑制することができる。

そして、バリアメタルの堆積直前に、異方性スパッタエッチングによってコンタクトホール底部の酸化防止膜（ＳｉＮ膜）を取り除き、その後バリアメタルを堆積することができるため、ニッケルシリサイド膜６、７の酸化の影響を極力排除して、コンタクトプラグ１４、１７を形成し、図４−２に示すようにゲートコンタクト１０およびソース・ドレインコンタクト１１を形成することができる。なお、スパッタエッチングとバリアメタル膜の堆積は通常同一装置で行われるため、その間の時間間隔は非常に短いため、スパッタエッチング後の酸化の影響はほとんど無い。

またこの時、コンタクトホール底部の酸化防止膜（ＳｉＮ膜）を除去する際には、コンタクトホールの側壁部には酸化防止膜（ＳｉＮ膜）が残存する。この残存した酸化防止膜（ＳｉＮ膜）は、コンタクトプラグと、近接する電極などとの電気的接触を回避する機能をも併せ持つ。このことから、よりコンタクトと電極とのショートによる不良、これによるチップとしての不良を回避することにも寄与する。

このように、本実施の形態にかかる半導体装置の製造方法によれば、コンタクトホール底部のシリサイド膜の酸化を効果的に抑制して、該シリサイド膜の酸化に起因したコンタクト抵抗の増大、抵抗値の不安定状態、コンタクトの非導通の発生を大幅に抑制することが可能である。そして、該シリサイド膜の酸化に起因した不良チップの発生、歩留まり低下を効果的に抑制することが可能である。

したがって、本実施の形態にかかる半導体装置の製造方法によれば、コンタクト底部のシリサイド膜上における酸化膜の発生を抑制して、高品質な半導体装置を作製することができる。

以上のように、本発明にかかる半導体装置は、シリサイド技術を用いた半導体装置に有用である。

本発明の実施の形態にかかる半導体装置の構造を模式的に示す断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 従来の半導体装置の製造方法を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。 本発明の実施の形態にかかる半導体装置の製造工程を説明する断面図である。

符号の説明

１ 基板
２ ソース・ドレイン領域
３ ゲート絶縁膜
４ サイドウォール
４ａ 酸化膜
４ｂ 窒化膜
５ ゲート電極
６ ニッケルシリサイド膜
７ ニッケルシリサイド膜
８ ゲート構造
９ トランジスタ
１０ ゲートコンタクト
１０ａ コンタクトホール
１１ ソース・ドレインコンタクト
１１ａ コンタクトホール
１２ 酸化防止膜
１３ バリアメタル
１４ コンタクトプラグ
１５ 酸化防止膜
１６ バリアメタル
１７ コンタクトプラグ
１８ 層間絶縁膜
１８ａ 上面
１９ 配線層
２０ 配線層
２１ 窒化シリコン膜
２２ バリアメタル
２３ 導電性膜
３１ 酸化膜

Claims (4)

1. 半導体基板と、
   前記半導体基板の上層部に所定の間隔で形成された一対のソース・ドレイン領域と、
   前記ソース・ドレイン領域上に形成された第１のシリサイド膜と、
   前記半導体基板上の前記一対のソース・ドレイン領域に挟まれた領域に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極上に形成された第２のシリサイド膜と、
   前記第１のシリサイド膜および第２のシリサイド膜を覆って設けられた層間絶縁膜と、
   前記層間絶縁膜中設けられ、前記第１のシリサイド膜と接続する第１のコンタクトと、
   前記層間絶縁膜中設けられ、前記第２のシリサイド膜と接続する第２のコンタクトと、
   を備え、
   前記第１のコンタクトは、前記層間絶縁膜中に設けられた凹部の内側壁に形成され前記第１のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなり、
   前記第２のコンタクトは、前記層間絶縁膜中に設けられた凹部の内側壁に形成され前記第２のシリサイド膜の酸化を防止する酸化防止膜と、該酸化防止膜の内面側に設けられたバリアメタルと、該バリアメタルの内面側に設けられたコンタクトプラグと、を備えてなること、
   を特徴とする半導体装置。
2. 前記酸化防止膜が、窒化シリコン膜であること
   を特徴とする請求項１に記載の半導体装置。
3. 半導体基板の上層部に所定の間隔で形成された一対のソース・ドレイン領域上および／または前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極上にシリサイド膜を形成するシリサイド膜形成工程と、
   前記シリサイド膜が形成された基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜の表面から前記シリサイド膜に達するコンタクトホールをエッチングにより形成するコンタクトホール形成工程と、
   前記コンタクトホール底部の前記シリサイド膜上に該シリサイド膜の酸化を防止する酸化防止膜を形成する酸化防止膜形成工程と、
   前記酸化防止膜を除去して前記コンタクトホールの内壁にバリアメタルを形成するバリアメタル形成工程と、
   前記バリアメタルが形成された前記コンタクトホール内に導電性材料を埋設してコンタクトプラグを形成するコンタクトプラグ形成工程と、
   を含むことを特徴とする半導体装置の製造方法。
4. 前記酸化防止膜として窒化シリコン膜を形成すること
   を特徴とする請求項３に記載の半導体装置の製造方法。

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