TWI259583B - Semiconductor device and manufacturing method thereof - Google Patents

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TWI259583B
TWI259583B TW091108581A TW91108581A TWI259583B TW I259583 B TWI259583 B TW I259583B TW 091108581 A TW091108581 A TW 091108581A TW 91108581 A TW91108581 A TW 91108581A TW I259583 B TWI259583 B TW I259583B
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Taiwan
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wiring
antenna
pattern
insulating film
semiconductor device
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TW091108581A
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Inventor
Yushi Inoue
Original Assignee
Sharp Kk
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1259583 A7 p-—____B7 ___ 五、發明説明（） 發明背景 發明領域 (請先閲讀背面之注意事項再填寫本頁} 本發明是關於半導體裝置以及其製造方法，且更特另[J 是聞氧化膜係在製造半導體的過程中內層電介質膜的成型 期間較少由電漿充電損壞之半導體裝置，以及製造半導體 裝置之方法〇 相關技藝的說明 製造半導體之過程間，有許多過程中電槳被使用。 圖6 ( a )與（b )舉例電晶體的閘電極2 1與連接 到那裡之接線2 2而構成典型的半導體裝置。此半導體裝 置的製造，有許多過程中在形成接線2 2與之後的階段電 獎被使用。有許多上述過程使用型樣接線2 2之電漿蝕 刻，移除抗蝕膜之電漿灰化，形成內層電介質膜之電漿 C V D法，在內層電介質膜形成取道電洞之電漿鈾刻與其 類似。 經濟部智慧財產局員工消費合作社印製 在電漿中，有由離子化產生之離子與電子。如果圖6 (a )與（b)所示之半導體基體2 0被曝露至正與負充 電間離子與電子之平衡被破壞之電漿，電子自曝露至電漿 之接線2 2的表面進入’且經由閘電極2 1與閘氧化膜 2 3流入半導體基體2〇。 接著，如果大量的電流在發生的電晶體或其類似中流 動，對閘氧化膜2 3損壞被造成’導致電介質崩潰’長期 可靠度或其類似之減少。而且’ L s 1之產量被降低。此 :;:本紙張尺度適用中國國家標準（CNS )八4規格（2丨〇><297公釐） 一 4 - 1259583 Μ B7 五、發明説明（> (請先閲讀背面之注意事項再填寫本頁) 損壞，被稱爲電漿損壞因爲它是由電漿造成之電子損壞， 正越來越多地變成數個問題當裝置更縮小化且閘氧化膜的 厚度更減少時因爲它造成重大的惡化或其類似。 典型地，如金屬膜之導電膜形成且曝露至電漿之接線 作爲天線用。習知地’天線經常在接線2 5的側壁的面積 方面被討論，因爲電漿損壞主要在接線2 5係覆以抗蝕膜 2 6之蝕刻過程中是顯著的。然而，最近，高密度電漿 (H D P ) C V D法被使用作定位於接線間之內層電介質 膜的成型，且定義當作天線的接線的整個表面積變成必要 的。 連接至閘電極之接線的整個表面積對閘氧化膜的表面 積的比例被定作”天線比例”而被使用作電漿損壞的程度 的定量係數。因此，如果接線是大圖樣像襯墊的，天線比 例一般是大的其對閘絕緣膜或其類似導致嚴重的電漿損 壞。 對照電漿損壞之測量在，例如，日本未審查專利案號 H e i 11 (1999 )— 40564 中被提出。 經濟部智慧財產局員工消費合作社印製 其中說明之半導體裝置被建構如下。第一接線3 4 a 係以介於其間之接點3 3在閘電極3 1之上形成。接點 3 3係在內層電介質膜3 2中形成。進一步，形成了另一 不連接至閘電極3 1之第一接線3 4 b。而且，第二接線 3 7係分別經由介於第二接線3 7與第一接線3 4 a間以 及介於第二接線3 7與另一第一接線3 4 b間之接點 36a與36b在第一接線34a與34b之上形成，如 1259583 經濟部智慧財產局員工消費合作社印製 A7五、發明説明（》 圖8 (a)與（b)所不。取道接點3 6 a與36b係在 內層電介質膜35中形成。 圖8 (a)與（b)所不之半導體裝置中’因爲僅連 接至閘電極3 1之第一接線3 4 a作爲天線用，天線比例 可爲小。因此，即使另一第一接線3 4 b是大圖樣像結合 襯墊的，對閘氧化膜3 8之電漿損壞被最小化。 然而，圖8 (a)與（b)所示之半導體裝置中，因 爲額外的接線層被提供，生產能力被降低且成本被增加。 進一步，產量也許可能由製程數之增加減少。 發明的節要 本發明已在上述環境的觀點被達成且其目的是提供電 漿損壞係僅由接線的架構的改變且沒有遮罩製程或接線成 型製程數之增加而減少之半導體裝置，以及製造半導體之 方法。 本發明提供半導體裝置，包含：具有於半導體基體上 形成之閘電極之Μ〇S電晶體，經由第一絕緣膜連接至閘 電極之接線，以連接至接線之線路/空間的形式減少電漿 損壞之天線圖樣，以及於接線與天線圖樣上形成之第二絕 緣膜。 而且，本發明提供製造半導體裝置之方法，包含步 驟：形成Μ〇S電晶體於半導體基體上，經由Μ〇S電晶 體上之第一絕緣膜以連接至構成Μ〇S電晶體之閘電極之 線路/空間的形式形成減少電漿損壞之天線圖樣與接線， 4紙張尺度適用中周國家標準（CNS ) Α4規格（210X297公釐） _ p； _ (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 1259583 A7 ---- -B7 五、發明説明（> 以及由C V D法同時應用偏壓至半導體基體形成第二絕緣 膜於接線與天線圖樣上。 (請先閲讀背面之注意事項再填寫本頁) 本發明的這些與其它目的自之後給予之詳細說明將變 得更易明顯。然而，應了解詳細的說明與特定範例，當標 示發明的較佳實施例時，係僅由舉例的方式而給予，因爲 發明的精神與範疇內之各種改變與修改對那些熟知此技藝 之人自此詳細說明將變得明顯。 圖形的簡要說明 圖1 (a)至（d)是根據本發明顯示製造半導體裝 置之方法的製程之基本零件之槪要計畫圖； 圖2 ( e )至（h)是根據本發明顯示製造半導體裝 置之方法的製程之基本零件之槪要計畫圖； 圖3 ( a )至（d)是根據本發明顯示製造半導體裝 置之方法的製程之基本零件之槪要橫截面圖； 圖4 ( e )至（h)是根據本發明顯示製造半導體裝 置之方法的製程之基本零件之槪要橫截面圖； 經濟部智慧財產局員工消費合作社印製 圖5 ( a )至（f )是根據本發明的半導體裝置顯示 天線比例與產量間之關係之線路/空間的天線圖樣與接，線 的槪要計畫圖； 圖6 ( a )與（b )分別是習知的半導體裝置的計書 與橫截面圖； 圖7是解釋天線規則之圖； 圖8 ( a )與（b )分別是另一習知的半導體裝置的 7 冢紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1259583 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（Ϊ 計畫與橫截面圖。 元件對照表 2 1 :閘電極 2 2 :接線 2 3 :閘氧化膜 2 5 :接線 2 6 :抗鈾膜 3 4 a :第一接線 3 1 :聞電極 3 3 :接點 3 4 b :第一接線 3 7 :第二接線 3 6 a :接點3 6 b :接點 3 2 :內層電介質膜 35:內層電介質膜 3 8 :閘氧化膜 1 :半導體基體 2 :氧化場致膜 3 :主動區域 4 :閘氧化膜 .5 :閘電極 6 :第一絕緣膜 ^紙張尺度適用中國國家標準（〇见）人4規格（210父297公釐） _ 8 _ (請先閱讀背面之注意事項再填寫本頁) 1259583 Α7 Β7 五、發明説明（$ 7 :接點 8 :第一接線 8 a :天線圖樣 9 :第二絕緣膜 1 〇 :取道接點 較佳實施例的說明 根據本發明之半導體裝置包括至少在半導體基體上形 成之Μ 0 S電晶體，第一絕緣膜，與線路/空間的天線圖 樣一起之接線，以及第二絕緣膜。 本發明的半導體裝置可使用之半導體基體也許是如矽 或鎵之元素的半導體的基體，如G a A s之複合半導體的 基體，或SOS式，SOI式，或頂半導體層係上述半導 體的其中之一形成的之多層S〇I式基體。它們之間，矽 基體較常用。半導體基體的表面上，裝置隔離膜也許係由 L〇C〇S法，溝裝置隔離膜法，S T I技術或其類似形 成，且P -型與η -型雜質擴散層（井）也許被形成。 M〇S電晶體也許是任何η型，ρ型，與互補式Μ〇S電 晶體。Μ 0 S電晶體典型地包括閘氧化膜，閘電極與源極 /汲極區域，以及隨意地L D D區域，D D D區域或其類 似。進一步，也許形成了側壁間隔於Μ〇S的側壁上。 第一絕緣膜典型是作爲內層電介質膜之膜。第一絕緣 膜也許是單層膜如氧化矽膜（熱氧化膜，低溫氧化膜： L Τ 0膜或其類似，或高溫氧化膜：Η Τ〇膜），氮化矽 :¾氏張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） (請先閱讀背面之注意事項再填寫本頁) .裝· 訂 經濟部智慧財產局員工消費合作社印製 1259583 A7 B7 五、發明説明（> 膜，S〇G膜，P S G膜，B P S G膜或其類似，或兩或 更多這些膜的疊膜。這些膜可由大氣C VD法，減壓 C V D法，電漿C V D法，H D P電漿C V D法，噴濺法 或其類似形成。膜厚度不特定地限制，但也許大約，例 如，是3 0 0至2 0 0 0 n m。接觸電洞係在第一絕緣膜 中形成，且接觸插件係在接觸電洞中形成。接觸插件也許 係如鎢，鈦，钽，鋁，銅，銀，或鎳之金屬，或兩或更多 這些金屬的合金的單層膜，或兩或更多這些膜的疊膜形成 的。而且，障礙金屬也許被形成以構成接觸插件，典型 地，聞電極係連接至稍後提到之接線。最好是第一絕緣膜 的表面與接觸插件係由適當的方法如C Μ P法弄平。 接線被形成於連接至閘電極之接觸插件與第一絕緣膜 上。接線的形狀，大小，厚度與其類似可根據被獲得之半 導體裝置的特徵被正確地調整。接線的形狀與大小可改 變。接線的形狀也許，例如，是長條或墊的。接線的厚度 也許大約是2 0 0至8 0 0 n m。 接線也許係如鋁，銅，金，鉑或鎳之金屬，或兩或更 多這些金屬的合金；如鎢，鉬，鈦之耐火金屬，或兩或更 多這些耐火金屬的合金；耐火金屬的矽化物；複晶矽化 物；或其類似的導電單層膜，或兩或更多這些膜的疊膜形 成的。典型地，接線可由形成導電膜於包括接觸插件之第 一絕緣膜的整個表面上；透過已知的照相平版印刷技術與 蝕刻製程形成預定架構的抗蝕圖樣；以及使用抗蝕圖樣當 作遮罩，由乾蝕刻型樣導電膜而形成。對乾蝕刻，電漿也 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經濟部智慧財產局員工消費合作社印製 3¾紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -10- 1259583 A7 經濟部智慧財產局員工消費合作社印製 ____B7五、發明説明（》 許被使用。 而且，線路/空間的天線圖樣被形成以連接至接線。 最好是，天線圖樣以如同接線之方式被形成於第一絕緣 膜。最好是，天線圖樣被形成作接線的部分。尤其，天線 圖樣可被完整地形成當作接線的部分以致於天線圖樣與接 線可透過相同的製程立刻被形成。即，天線圖樣可由形成 導電膜於第一絕緣膜的整個表面上；形成天線圖樣透過已 知的照相平版印刷技術與蝕刻製程被加至接線的圖樣預定 架構的抗蝕圖樣；以及使用抗蝕圖樣當作遮罩，由乾蝕刻 型樣導電膜而形成。對乾蝕刻，電漿也許被使用。在任何 例子中，天線圖樣可係由相同的材料形成的，成如接線的 相同厚度或其類似。在天線圖樣被形成作接線的部分之例 子中，閘電極係經由天線圖樣連接至接線。 最好是天線圖樣是部分地或完全地係線路/空間形成 的。天線圖樣的形狀可變化且也許，例如，是漩渦，卍字 或梳狀的。在它們之間，梳狀爲佳。線路/空間可根據電 晶體的大小，接線的大小，天線圖樣的大小或其類似被正 確地調整而構成半導體裝置，且適當地大約，例如，是 20〇至 1000nm/200 至 lOOOnm。天線圖 樣被適當地形成以致於其表面積大約是它的接線的整個表 面積的2至1 0倍，最好大約2至5倍，且大約3倍更 佳。以不同的觀點，天線圖樣被適當地形成以致於其表面 積大.約是直接在連接至接線之閘電極之下之閘絕緣膜的表 面積的1 0 0 0倍或更少。 紙張尺度適用中國國家標準（CNS ) A4規格（2!0Χ297公H :11-~ (請先閱讀背面之注意事項再填寫本頁) 1259583 A7 ___ B7 五、發明説明（备 順便一提，接線與天線圖樣被形成後，用作圖樣遮罩 之抗蝕圖樣通常也許係，例如，由電漿灰化與其類似移 除。 (請先閲讀背面之注意事項再填寫本頁) 第二絕緣膜典型是作爲內層電介質膜之膜，如同是第 一絕緣膜，且也許係如同第一絕緣膜之材料做的。這些範 例之間，氧化矽膜或其類似爲佳。第二絕緣膜可以如同第 一絕緣膜之方式而形成，但最好由利用電漿之方法形成。 尤其，此方法的範例是電漿C V D法，H D P C V D法 以及其類似方法。如果這些方法的其中之一被用以形成第 二絕緣膜，最好是該方法被使用同時基體偏壓被應用或基 體偏壓被應用之噴濺法組合被使用。 第二絕緣膜也許如同第一絕緣膜之方式有接觸電洞， 接觸插件以及其類似。最好是，接觸電洞，接觸插件以及 其類似的表面被弄平。 本發明的半導體裝置也許有接線/絕緣膜被重覆地形 成之多階層互連結構。 經濟部智慧財產局員工消費合作社印製 根據本發明之半導體裝置與其製造方法現在將根據圖 形所示之較佳實施例詳細地解釋。應了解本發明不限於該 實施例。 本發明的半導體裝置中，主動區域3係由在半導體基 體1的表面上之裝置隔離之氧化場致膜2界定，如圖2 (h )與4 ( h )所示。進一步，閘電極5被形成在半導 體基體1之上介於其間之閘氧化膜4內。第一絕緣膜6被 形成當作內層電介質膜於閘電極5與氧化場致膜2被形成 束紙張尺度適用中.國國家標準（CNS ) A4規格（210X297公釐） _ 12 - 1259583 A7 ___B7 五、發明説明（）0 (請先閲讀背面之注意事項再填寫本頁) 之區域上。到達閘電極5的表面之接觸電洞被形成在第一 絕緣膜6 ，且鎢膜被埋在接觸電洞中以形成接點7。第一 接線8被形成於包括接點7的表面之第一絕緣膜6的表面 上。而且，線路/空間的天線圖樣8 a被形成在第一接線 的部分因爲第一接線8係大圖樣像襯墊的。第二絕緣膜9 係，例如，由基體偏壓被應用之H D P C V D法，於第 一電介質膜6與第一接線8被形成之區域上形成。到達第 一接線8的表面之取道電洞被形成在第二絕緣膜9，且鎢 膜被埋在取道電洞以形成取道接點1 〇。第二與第三接線 (未示例）係以相同的方式形成，藉此形成多階層互接。 此半導體裝置可以下列方式形成。 首先，裝置隔離之氧化場致膜2係由已知的方法形成 成預定的形狀且成大約3 5 0 nm厚度於半導體基體1 上，如圖1 ( a )與3 ( a )所示。因此，電晶體之主動 區域3被界定在不具有氧化場致膜2之區域。 經濟部智慧財產局員工消費合作社印製 接下來，半導體基體1的整個表面被氧化以形成大約 2至1 0 n m的厚度的閘氧化膜4於半導體基體1之主動 區域3的表面上，如圖1(b)與3 (b)所示。 然後，複晶矽被形成至大約1 5 0 n m的厚度於氧化 場致膜2與閘氧化膜4上。透過典型的照相平版印刷技術 使用形成成預定架構之抗光圖樣當作遮罩，複晶矽膜被各 向異性地蝕刻以形成閘電極5 ，如圖1 ( c )與3 ( c ) 所示.。 隨後，BPSG被形成至lOOOnm的厚度於發生 丨本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公釐） :13: ~ 1259583 Α7 Β7 五、發明説明（）1 的半導體基體1上當作作爲內層電介質膜之第一絕緣膜 6 ’如圖1 ( d )與3 ( d )所示。如必要，第一絕緣膜 (請先閲讀背面之注意事項再填寫本頁) 6的表面也許係由化學機械磨光（c Μ P )弄平。 之後，由典型的照相平版印刷技術使用形成成預定架 構之抗光圖樣（未示例）當作遮罩，到達閘電極5之接觸 電洞被形成在第一絕緣膜6。鎢膜係由C V D法形成於包 括接觸電洞之第一絕緣膜6的整個表面上。鎢膜的整個表 面積被回鈾弄平，且鎢膜被埋在接觸電洞中以形成接點 7。在此，C Μ Ρ法也許在回蝕的地點被使用。 接下來，大約5 0 0 n m的A 1 C u膜係由噴濺法形 成作第一接線於包括接點7之第一絕緣膜6的整個表面 上。由典型的照相平版印刷技術使用形成成預定架構之抗 光圖樣（未示例）當作遮罩，A 1 C u膜係利用電漿而各 向異性地蝕刻以形成第一接線8與線路/空間的天線圖樣 8 a，如圖2 ( f )與4 ( f )所示。 經濟部智慧財產局員工消費合作社印製 抗蝕圖樣由電漿灰化移除後，大約7 0 0 n m厚度的 氧化矽膜被形成作第二絕緣膜9於發生的半導體基體的整 個表面上，如圖2 ( g )與4 ( g )所示。第二絕緣膜9 在此例子係由組合應用基體偏壓之A r噴濺（A r = 5 0 s c c m，4 Ο 0 W )與電漿C V D法形成。另外，第二 絕緣膜9也許係由應用基體偏壓（A r / S i Η 4 /〇2 = 125/70/125sccm， 35〇〇W)之 HDP C V D法形成。如必要，第二絕緣膜9的表面也許係由 C Μ P弄平。 ί躲氏張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -14 _ 1259583 A7 __ 一 _B7_ 五、發明説明（）2 (請先閲讀背面之注意事項再填寫本頁} t @ S典型的照相平版印刷技術使用形成成預定架 構之抗光圖樣（未示例）當作遮罩，取道電洞被穿過以到 達第一接線8 ’如圖2 ( h )與4 ( h )所示。接下來， 如上以相同的方式，鎢膜被埋在接觸電洞中以形成取道接 點1〇。 之後’相同的製程被重覆，藉此形成多階層互接。 除了線路/空間的天線圖樣8 a與第一接線8的架構 被改變以外具有如同圖2 ( h )與4 ( h )所示之結構之 半導體裝置被形成且其個別比例缺陷被計算，如圖5 (a )與（f )所不。在此，聞氧化膜的厚度是3 2埃。 該結果被顯示於表1中。 表1 閘面積 (Mm2) 天線比例 NMOS 的比 例缺陷（％) PM〇S的比 例缺陷（％) 襯墊面積 (Mm2) (a) 81 104.12 3.5 10.5 90 X 90 (b) 8.41 1002.87 15 36 90 X 90 (c) 2.25 2732.7 38.5 54 90 X 280 (d) 81 343.76 0.5 1 90 X 90 (e) 8.41 3311.5 1 0 90 X 90 (f) 8.41 23741.01 0 2 90 X 90 經濟部智慧財產局員工消費合作社印製 .表1顯示線路/空間的天線圖樣8 a對連接至於半導 體基體1上形成之Μ〇S電晶體的閘電極1之大圖樣像襯 夺紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -15 - 1259583 A7 B7 五、發明説明（）3 墊的第一接線8的增加部分減輕，不管天線比例，內層電 介質膜的成型之電漿損壞，其導致由閘電極或其類似的電 介質崩潰造成之缺陷的顯著減少。 根據本發明，線路/空間的天線圖樣被考慮以允許製 程期間接線中所捕捉之電荷被放電進入空間，使減少電漿 損壞對閘絕緣膜甚至與具有多階層互接之半導體裝置變可 能，以致於具有高可靠度之半導體裝置可被獲得。 尤其在線路/空間的天線圖樣的形狀是梳狀之例子 中，考慮了接線中所捕捉之電荷可被有效地放電，藉此允 許電漿損壞被減少至進一步的程度。 進一步，因爲線路/空間的天線圖樣係與接線相同的 材料做的且形成作接線的部分，具有更高可靠度之半導體 裝置可被獲得其是低廉的由於製造成本不由製程的複雜而 增加且其對閘絕緣膜之電漿損壞被減少。 而且，根據本發明，第二絕緣膜係由與應用基體偏壓 之A r噴濺組合使用之電漿C V D法，或當應用基體偏壓 時使用之H D . P C V D法形成於接線與線路/空間的天 線圖樣上。此允許接線間之間隔被塡滿絕緣膜以致於沒有 空隙，使形成具有高可靠度之內層電介質膜變可能，導致 具有經改進的半導體。 進一步，爲在相同的製程中形成線路/空間的天線圖 樣與接線’天線圖樣不需自接線分別地被形成。這使製造 由低廉且簡單的方法同時抑制製造成本之增.加而改進產量 與可靠度之L S I與其類似變可能。 (請先閲讀背面之注意事項再填寫本頁) -裝- 、1Τ 經濟部智慧財產局員工消費合作社印製 16-

Claims (1)

  1. A8 B8 C8 D8 年月E! 號專利申請案 中文申請專利範圍修正本, 民國92年12月31日呈 申請專利範圍 1 · 一種半導體裝置，包含·· 具有於半導體裝置上形成之閘電極之Μ〇S電晶體， 經由第一絕緣膜連接.至閘電極之接線， 以連接至接線之線路/空間的形式減少電漿損壞之天 線圖樣，以及 於接線與天線圖樣上形成之第二絕緣膜； 其特徵在於可將電漿處理時在接線所捕捉之電荷予以 有效放電’且該天線圖樣之材質與接線相同，且該天線圖 樣爲該接線之一部份而形成。 2 ·如申請專利範圍第1項之半導體裝置，其中天線 .圖樣的形狀是梳狀。 3 .如申請專利範圍第1項之半導體裝置，其中天線 |圖樣係與接線相同的材料做的且形成作接線的部分。 f 4 ·如申請專利範圍第1項之半導體裝置，其中接線· I與天線圖樣係由電漿蝕刻形成。 • 5 ·如申請專利範圍第1項之半導體裝置，其中天線 經濟部智慧財產局員工消費合作社印製 :圖樣被形成以致於其表面積是大約它本身接線的整個表面 [積之2至1 0倍。 ； 6 . 一種製造半導體裝置之方法，包含步驟： ： 形成M〇S電晶體於半導體基體上， s ^ 經由弟一絕緣膜以連接至構成Μ〇S電晶體之聞電極 |·之線路/空間的形式形成減少電漿損壞之天線圖樣與接線 於Μ〇S電晶體，以及 由c V D法形成第二絕緣膜於接線與天線圖樣上同時 1259583 A8 B8 C8 D8 六、申請專利範圍 應用偏壓至半導體基體； 其特徵在於可將電漿處理時在接線所捕捉之電荷予以 有效放電，且該天線圖樣之材質與接線相同，且該天線圖 核爲5亥接線之一*部份而形成。 7 .如申請專利範圍第6項的方法，其中第二絕緣膜 的成型同時應用偏壓至半導體基體係由與A r噴濺組合使 用之電漿C λΑ D法或由H D P電漿C V D法執行。 8 ·如申請專利範圍第6項的方法，其中接線與天線 圖樣係由形成導電膜於第一絕緣膜的整個表面，形成天線 圖樣被加至接線的圖樣之預定架構的抗蝕圖樣且使用抗蝕 圖樣當作遮罩，由電漿蝕刻型樣導電膜而形成。 9 _如申請專利範圍第6項的方法，其中接線與天線 圖樣係由相同的處理形成。 (請先閱讀背面之注意事項 α本育) 經濟部智慧財產局員工消費合作社印製 S N 規 i釐 公 -2- I2595 8308581 號專利申請案 中文圖式修正頁 民國92年12月31日呈 補充 圖 5(a) 天線比例= 104.12 圖 5(d) .天線比例二 34376
    圖 5(b) 天線比例= 1002.87 圖 5(e) 天線比例= 3311.5 _明示，衣案修：;:仅是^€更戍^“内 8*~\ 8—^ 圖 5(c) 圖 5(f) 天線比例= 天線比例= 2732.7 23741.01 I Η 8a^
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