CN107039416A - 制造半导体装置的天线二极管电路 - Google Patents

制造半导体装置的天线二极管电路 Download PDF

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Abstract

本发明揭示制造半导体装置的天线二极管电路，其揭示至少一种方法、设备及系统涉及用于半导体装置的天线二极管设计。提供操作性耦合至接地节点并耦合至充当隔离的p型阱的p型阱层的第一共用二极管，该隔离的p型阱是在深n型阱区上方形成，该深n型阱区相邻于半导体装置中的n型阱。提供在该隔离的p型阱上形成并操作性耦合至该p型阱层且操作性耦合至该半导体装置的第一信号线的第一天线二极管，用于释放该第一信号线上的累积电荷。提供在该隔离的p型阱上形成并操作性耦合至该p型阱层且操作性耦合至半导体装置的第二信号线的第二天线二极管，用于释放该第二信号线上的累积电荷。

Description

制造半导体装置的天线二极管电路
技术领域
大体上，本发明是关于尖端半导体装置的制造，并且更具体地说，是关于将天线二极管(diode)电路运用于制造具有FDSOI技术的半导体装置(例如：标准胞元(standardcell)、存储器装置(memory device)等)。
背景技术
存储器装置是电子装置的重要部分。更高操作效率存储器装置的需求正持续成长中。因此，设计人员一直在尝试改进半导体处理程序，以制造更佳存储器装置。制造半导体装置，从半导体原料开始到建立已封装半导体装置时，需要若干离散程序。从半导体材料初始生长、半导体晶体切片成个别晶圆、制作阶段(蚀刻、掺杂、离子注入或类似者)到完成装置封装、与最终测试等不同程序彼此间有很大的差异，而且专门化，因此，可在具有不同控制方案的不同制造位置进行此等程序。这些半导体装置的实施例包括使用诸如所谓块材FET等场效晶体管(FET)所施作的装置。
为了因应典型块材FET的一些缺点，设计人员已提议利用所谓的完全耗尽型硅绝缘体(FDSOI)FET。诸如标准胞元、存储器装置等许多装置是使用FDSOI技术所制造。制造这些装置时，在半导体衬底(substrate)上进行各种程序。这些程序中有一些可以是电浆式的处理。举例而言，半导体制造中的电浆处理可包括化学气相沉积(CVD)、蚀刻、干式清理(而不是湿式化学清洗)等。此等处理步骤中有一些可能在装置的电路系统的一或多条线路上造成天线效应。设计人员已实施用以降低负面天线效应的天线二极管。与天线二极管实作方面相关联的问题中有一些可包括操作无效率、功率消耗、电流泄漏、以及这些装置的空间使用状况。
本发明可因应及/或至少减少以上确认的其中一或多个问题。
发明内容
以下介绍本发明的简化概要，以便对本发明的一些方面有基本的了解。本概要并非本发明的详尽概述。用意不在于确认本发明的重要或关键要素，或叙述本发明的范畴。目的仅在于以简化形式介绍一些概念，作为下文更详细说明的引言。
大体上，本发明是针对所揭示的至少一种方法、设备及系统，涉及用于半导体装置的天线二极管设计。提供操作性耦合至接地节点并耦合至p型阱层(隔离的p型阱)的第一共用二极管，该隔离的p型阱是在深n型阱区上方形成，该深n型阱区相邻于半导体装置中的n型阱。提供在该隔离的p型阱上形成并操作性耦合至该p型阱层且操作性耦合至该半导体装置的第一信号线的第一天线二极管，用于释放该第一信号线上的累积电荷。提供在该隔离的p型阱上形成并操作性耦合至该p型阱层且操作性耦合至半导体装置的第二信号线的第二天线二极管，用于释放该第二信号线上的累积电荷。
附图说明
本发明可搭配附图参照以下说明来了解，其中相似的参考元件符号表示相似的元件，并且其中：
图1绘示半导体晶圆上所形成完全耗尽型(FD)SOI FET的特写图，可将其实施于本文中的一些具体实施例；
图2绘示LVT/SLVT结构中所形成晶体管对300的特写图，可将其实施于本文中的一些具体实施例；
图3绘示RVT/HVT结构中所形成晶体管对400的特写图，可将其实施于本文中的一些具体实施例；
图4根据本文中的具体实施例，绘示用于标准胞元的天线二极管实作方面的例示性电路代表；
图5根据本文中的具体实施例，绘示SOI装置衬底的截面图，其实施对应于图4的天线二极管电路系统；
图6根据本文中的具体实施例，绘示用于存储器装置的天线二极管实作方面的例示性电路表征；
图7根据本文中的具体实施例，绘示SOI装置衬底的截面图，其实施对应于图6的天线二极管电路系统；
图8根据本文中的具体实施例，绘示多个反偏与正偏天线二极管的特写图，可将其置放于存储器装置中；
图9根据本文中的具体实施例，绘示存储器装置的特写方块图，其包含依预定间距的组件；以及
图10根据本文中的具体实施例，绘示用于制作包含天线二极管电路系统的系统特写图。
尽管本文中揭示的专利标的易受各种修改及替代形式影响，其特定具体实施例仍已在图式中举例展示，并且于本文中详述。然而，应了解的是，本文中特定具体实施例的说明用意不在于将本发明限制于所揭示的特定形式，相反地，如随附权利要求书所界定，其用意在于涵盖落于本发明的精神及范畴内的所有修改、均等例、及替代方案。
具体实施方式
下面说明本发明的各项说明性具体实施例。为了澄清，本说明书中并未说明实际实作的所有特征。当然，将理解旳是，在开发任何此实际具体实施例时，必须做出许多特定实作的决策才能达到开发者的特定目的，例如符合系统有关及业务有关的限制条件，这些限制条件会随实作的不同而不同。此外，将理解的是，此一开发努力可能复杂且耗时，虽然如此，仍会是受益于本发明的本领域技术人员的例行工作。
本专利标的现将参照附图来说明。各种结构、系统及装置在图式中只是为了阐释而绘示，为的是不要因本领域技术人员众所周知的细节而混淆本发明。虽然如此，仍将附图包括进来以说明并阐释本发明的说明性实施例。本文中使用的字组及词组应了解并诠释为与本领域技术人员了解的字组及词组具有一致的意义。特殊定义词汇或词组(即与本领域技术人员了解的通常及惯用定义不同的词汇或词组)并非意图通过本文词汇或词组的一致用法提供暗示。就意图延伸一词汇或词组具有特殊意义的方面来说，即有别于本领域技术人员了解的意义者，此一特殊定义将会按照为此词汇或词组直接且明确提供此特殊定义的定义方式，在本说明书中明确提出。
本文中的具体实施例用来制作存储器装置，其包含诸如FD SOI晶体管的NMOS及/或PMOS装置，例如：22FDSOI晶体管。本文中的具体实施例提供二极管配置，用以在所处理的半导体晶圆上提供电荷，其中所述电荷导因于信号线上的天线效应。相比于目前的系统，本文中的具体实施例用来降低用于天线效应电荷消散的二极管数目。
本文中的具体实施例提供天线二极管电路，其包括一个共用正偏二极管及多个反偏二极管。可将本文中的具体实施例所提供的天线二极管电路实施成多种电路类型，诸如存储器装置、功能/标准胞元等。功能胞元或标准胞元可指称为预设计电路，其可包含一或多个功能电路系统，诸如反相器、与门(AND gate)、与非门(NAND gate)、或门(OR gate)、或非门(NOR gate)、异或门(XOR gate)等。
可将一或多个天线胞元，即天线二极管电路，耦合至功能/标准胞元以在制作期间提供保护。举例而言，若标准胞元包含电气耦合至N型阱的深N型阱，多个天线胞元可用于保护耦合至该标准胞元的多个信号。举例而言，天线胞元可包含第一二极管及第二二极管。第一二极管的阴极耦合至功能胞元的信号线，而第一二极管的阳极耦合至隔离的p型阱。第二二极管的阳极操作性耦合至隔离的p型阱，而阴极操作性耦合至接地。按照这种方式，功能胞元的信号线上累积的过量电荷是通过二极管接地释放。
对于包含配置成以预定间距范围内安置的均等区块的多个阵列的存储器装置(例如：SRAM装置)，可在两个区块之间交会处配置共用正偏二极管。再次，此正偏二极管可连接至半导体晶圆中的p型衬底接触层而未用到反向二极管。因此，为了保护半导体晶圆中的多条信号线，反偏二极管可连接至半导体晶圆中的共用P型阱特征，其中p型阱在程序操作期间浮动。所述二极管可经配置以提供电流路径，用于在半导体晶圆上进行制造程序期间，使累积电荷从信号线释放。这些二极管为正偏二极管，其耦合至半导体晶圆的隔离的p型阱区。此配置用来降低用于实施天线二极管的晶粒面积使用。
在一例示性具体实施例中，于包含解码器与感测放大器的存储器装置中，对于存储器装置的各存储器阵列，可依预定间距配置所述解码器与感测放大器。基于此预定间距，共用二极管可置放于第一区中，而多个信号二极管可邻近阵列区依此预定间距进行配置。
在一些具体实施例中，共用正偏二极管可配置于共用p型阱中，以便在半导体晶圆处理期间使天线效应所生成的电流汇流。此电流的汇流是通过在共用p型阱区中加入反偏二极管来提供。本具体实施例所提供的一项优点在于可在行解码器与列解码器交会处加入共用二极管，其中反向二极管连接至应该受保护免于电荷累积的信号线或电力线。按照这种方式，即使有对要保护的各信号线实施附加反偏二极管，半导体晶圆中的面积使用仍可降低。可策略性置放天线二极管以使半导体晶圆上使用的面积降到最小。
图1绘示半导体晶圆上所形成完全耗尽型(FD)SOI FET 200的特写图，可将其实施成本文中的一些具体实施例。FD-SOI FET 200是在硅衬底205上形成。FET 200包含通过沉积氧化硅所形成的耗尽区250。栅极210是在衬底205上面形成，由晶圆处理期间所形成的绝缘物220所围绕，而且大体上是由HfO2所构成。
栅极氧化物层225是在衬底205上方形成。FET 210的栅极220是在栅极氧化物层225上方形成。FET 200亦包含源极区240及漏极区230，这两个区域是在衬底205上面形成。衬底205若属于N型，则漏极与源极区230、240会属于P型，反之亦然。再次，FET 200在漏极与源极区230、240下面包含埋置型氧化物(BOX)区270。
在这种结构中，耗尽区250是约束于BOX区270上面及漏极与源极区230、240之间。BOX区270是在源极区240、漏极区230及耗尽区250下面形成。BOX区270的此部分防止形成大型耗尽区。再次，在这种情况下，耗尽区250为完全耗尽。漏极与源极区230、240若属于P型，则耗尽区250会为N型耗尽区，反之亦然。
再次，可将FD-SOI FET组配成LVT/SLVT格式，其中晶体管对包含N型阱上方所形成的NMOS FET、及P型阱上方所形成的PMOS FET，亦称为覆井(flip-well)结构。又再次，可将FD-SOI FET组配成RVT/HVT格式，其中晶体管对包含P型阱上方所形成的NMOS FET、及N型阱上方所形成的PMOS FET。这些结构在下文有例示。
FD SOI FET设计的其中一项优点是降低临限电压，使得操作电压可以更低。其它优点包括寄生电容更低且漏电流更低。在一些情况下，可提供定标偏压，即用于覆阱(LSVT/LVT)结构的正偏正偏压，以及用于现有阱体(RVT/HVT)结构的反偏压。
图2绘示LVT/SLVT结构中所形成晶体管对300的特写图，可将其实施成本文中的一些具体实施例。图3绘示RVT/HVT结构中所形成晶体管对400的特写图，可将其实施于本文中的一些具体实施例。请同时参阅图2及图3，晶体管对300(图2)包含NFET 301及PFET 302。图4绘示晶体管对400，其亦包含NFET 401及PFET 402。
关于晶体管对300，NFET 301是在N型阱375A上形成，并且包含栅极320A、漏极区330A及源极区340A。PFET 302是在P型阱375B上形成，并且包含栅极320B、漏极区330B及源极区340B。NFET 301及PFET 302是由浅沟槽隔离(STI)区380隔开。
NFET 301是在BOX区370A上方形成，而PFET 302是在BOX区370B上方形成。NFET301及PFET 302分别包含完全耗尽区350A及350B。完全耗尽区350A、350B分别位于BOX区370A、370B上面、及FET 301、302的源极与漏极区之间。
关于晶体管对400，NFET 401是在P型阱475A上形成，并且包含栅极420A、漏极区430A及源极区440A。PFET 402是在P型阱475B上形成，并且包含栅极420B、漏极区430B及源极区440B。NFET 401及PFET 402是由浅沟槽隔离(STI)区480隔开。
NFET 401是在BOX区470A上方形成，而PFET440B是在BOX区470B上方形成。NFET402及PFET 440B分别包含完全耗尽区450A及450B。完全耗尽区450A、450B位于BOX区470A、470B上面、及FET 401、402的源极与漏极区之间。
诸如标准胞元及存储器装置等许多装置可使用FDSOI技术来制造。可实施天线二极管，以便降低制造程序期间可能出现的负面天线效应。现请参阅图4，所示根据本文中的具体实施例，用于标准胞元的天线二极管实作方面的例示性电路表征。图5绘示SOI装置衬底的截面图，其实施对应于图4的天线二极管电路系统。
“天线二极管”一词可包括组配成用来减少或实质补偿电荷的一或多个二极管，所述电荷可在半导体晶圆上的集成电路的一部分上积累。举例而言，可在半导体晶圆上的集成电路上组配天线二极管实作方面，用以减少或实质补偿信号线或电力线上(例如因处理)积累的电荷。
请同时参阅图4及图5，图4所示为天线二极管实作方面的电路表征800a。图5绘示包含P型衬底层910的对应半导体晶圆900a，N型阱920层是在该P型衬底层910上形成。相比于晶圆900a其它部分的电压位准，深N型阱层920的电压可更高或更低。P型阱区930是在深N型阱层920上面形成。多个BOX区940形成于半导体晶圆900b的顶端部分。多个N+区域932形成于P型阱区的顶端部分内、BOX区940彼此间，用于形成二极管(80、820、830、840)。P型阱区930可被N型阱特征935a、935b围绕、形成于深N型阱层920上面。P型阱区930在处理操作期间浮动。
电路800a可包含耦合至功能或标准胞元860的第一天线胞元850a及第二天线胞元850b。功能胞元860可包含多个在n型阱与隔离的p型阱上形成的晶体管，该隔离的p型阱是在深n型阱上形成。在一项具体实施例中，n型阱电气耦合至深n型阱。
第一天线胞元850a能够使第一信号815上累积的电荷从功能胞元860消散，而第二天线胞元850b能够使第二信号835上累积的电荷从功能胞元860消散。第一天线胞元850a可包含共用正偏共用天线二极管820，其中二极管820的阴极操作性耦合至VSS(接地)节点，而阳极耦合至P型阱区930(图5)。天线二极管820的阴极连接至P型衬底接触部950(图5)。第一天线胞元850a亦包含反偏天线二极管810，其中二极管810的阳极可连接至p型阱节点930，而阴极耦合至第一信号815。
如以上所述，反偏二极管810耦合至正偏二极管820(通过P型阱930)，并且耦合至第一信号线815。操作正偏二极管820与反偏二极管810的组合以保护第一信号线815，免于在线路815上积累过量电荷。正偏二极管820提供通过反偏二极管810用于使累积电荷从第一信号线815释放的电流路径。如图5所示，二极管810耦合至P型阱区930(将其有效耦合至正偏二极管820的节点)，并且耦合至第一信号线815。按照这种方式，可通过二极管810、820使第一信号线815积累的过量电荷消散至接地。
第二天线胞元850b可包含共用正偏共用天线二极管840，其中二极管840的阴极操作性耦合至VSS(接地)节点，而阳极耦合至P型阱区930(图5)。天线二极管840的阴极连接至P型衬底接触部950(图5)。第二天线胞元850b亦包含反偏天线二极管830，其中二极管830的阳极可连接至p型阱节点930，而阴极耦合至第二信号835。
反偏二极管830耦合至正偏二极管840，并且耦合至第二信号线835。操作正偏二极管840与反偏二极管830的组合以保护第二信号线835，免于在线路835上积累过量电荷。正偏二极管840提供通过反偏二极管830用于使累积电荷从第二信号线835释放的电流路径。如图5所示，二极管830耦合至P型阱区930(将其有效耦合至正偏二极管840的节点)，并且耦合至信号线835。按照这种方式，可通过二极管830、840使第二信号线835积累的过量电荷消散至接地。
图4及图5中例示的结构用来搭配反偏二极管，利用信号共用、正偏二极管保护信号线免于过量电荷累积。此配置以有效率的方式使用天线二极管并且缩减晶粒面积。
现请参阅图6，所示根据本文中的具体实施例，天线二极管实作方面的例示性电路表征。图7绘示SOI装置衬底的截面图，其实施对应于图6的天线二极管电路系统。
请同时参阅图6及图7，图6所示为天线二极管实作方面的电路表征800b。图7绘示包含P型衬底层910的对应半导体晶圆900b，N型阱920层是在该P型衬底层910上形成。P型阱区930是在深N型阱层920上面形成。多个BOX区940形成于半导体晶圆900b的顶端部分。多个N+区域932形成于P型阱区的顶端部分内、BOX区940彼此间，用于形成二极管(810、820、830、840)。P型阱区930可被N型阱特征935a、935b围绕、形成于深N型阱层920上面。P型阱区930在处理操作期间浮动。
电路800b(图6)可包含共用正偏共用天线二极管820，其操作性耦合至VSS(接地)节点，并且耦合至一耦合至P型阱区930(图7)的节点。天线二极管820连接至P型衬底接触部950。多个反偏天线二极管可连接至正偏二极管820，其中各该反偏二极管可用于保护信号线。
在电路800b中，第一反偏二极管810耦合至正偏二极管820，并且耦合至第一信号线815。操作正偏二极管820与第一反偏二极管810的组合以保护第一信号线815，免于在线路815上积累过量电荷。共用正偏二极管820提供通过第一反偏二极管810用于使累积电荷从第一信号线815释放的电流路径。如图7所示，二极管810耦合至P型阱区930(将其有效耦合至正偏二极管820的节点)，并且耦合至信号线815。
同样地，如图7所示，第二反偏二极管830耦合至共用正偏二极管820，并且耦合至第二信号线835。操作第二反偏二极管830与共用正偏二极管820的组合以保护第二信号线835，免于在线路835上积累过量电荷。如图7所示，二极管830耦合至P型阱区930，并且耦合至第二信号线835。再次，第三反偏二极管840耦合至共用正偏二极管820，并且耦合至第三信号线845。操作二极管840与共用正偏二极管820的组合以保护第三信号线845，免于在线路845上积累过量电荷。如图7所示，二极管840耦合至P型阱区930，并且耦合至第三信号线845。
图6及图7中例示的结构用来搭配多个反偏二极管，利用信号共用、正偏二极管保护多条信号线免于过量电荷累积。因此，对于包含依预定间距配置的不同组件的存储器装置，可基于此预定间距，策略性置放图6及图7中所述的二极管电路系统。举例而言，可在一个区域中安置共用正偏二极管，并且在基于间距的存储器阵列区中置放多个信号二极管。此配置以有效率的方式使用天线二极管并且缩减晶粒面积。
现请参阅图8及图9，图8根据本文中的具体实施例，绘示多个反偏与正偏天线二极管的特写图，可将其置放于存储器装置中。图9根据本文中的具体实施例，绘示存储器装置1100的特写方块图，其包含依预定间距的组件。
图8绘示天线二极管电路1000，其能够减少半导体晶圆上的集成电路上的信号或电力线上积累的电荷。电路1000包含第一共用正偏二极管电路1010、第二共用正偏二极管电路1020、第一反偏天线二极管1040、以及第二反偏天线二极管1030。第一共用正偏二极管电路1010包含一对共用正偏天线二极管：耦合至P型阱节点1032并耦合至VSS节点1050的二极管1011A；以及耦合至P型阱节点1032与VDD节点1055的二极管1011B。第二共用正偏二极管电路1020包含一对共用正偏天线二极管：耦合至P型阱节点1032并耦合至VSS节点1050的二极管1021A；以及耦合至P型阱节点1032与VDD节点1055的二极管1021B。
反偏天线二极管1040通过P型阱1032耦合至第一正偏二极管电路1010，并且耦合至第一信号线1045。操作第一正偏二极管1010与第一反偏天线二极管1040的组合以保护第一信号线1045，免于在线路1045上积累过量电荷。亦即，通过第一正偏二极管电路1010提供起自第一反偏二极管1040的电流路径，以便至少使第一信号线1045上积累的电荷部分消散。
同样地，第二反偏天线二极管1030通过P型阱节点1032耦合至第二正偏二极管电路1030，并且耦合至第二信号线1035。操作第二正偏二极管电路1020与第二反偏天线二极管1030的组合以保护第二信号线1035，免于在线路1035上积累过量电荷。通过第二正偏二极管电路1020提供起自第二反偏二极管1030的电流路径，以便因应第二信号线1035上积累的电荷。
信号线上积累的电荷若充分，则当共用正偏二极管电路1010、1020在反偏二极管1040、1030处于崩溃状态时，能够使来自二极管1040、1030的电流汇流。举例而言，电浆布植程序可在不同条信号线上造成电荷积累。本文中所述的电路组合能够保护这些信号线，免于在半导体晶圆处理期间积累过量电荷。
为了易于说明，电路1000中所示的二极管数目虽然有限，电路1000仍可包含附加共用正偏二极管、以及操作性耦合至集成电路上的信号或电力线的附加天线二极管。
存储器装置1100(图9)的不同组件可根据预定间距来配置。举例而言，可在重复阵列中配置多个存储器阵列及其它电路系统。可在所述阵列组件之间策略性置放正偏二极管电路1010、1020，其中个别反偏二极管可与正偏二极管用于保护预定信号或电力线免于电荷积累。
在一项具体实施例中，如图9所示，多个存储胞(memory cell)1110A至1110D(统称“1110”)可根据预定间距来配置。各该存储胞1110可操作性耦合至支援电路系统(例如：选择/使能电路等)，并且亦根据此间距而配置于阵列中。
为了澄清且易于说明，仅说明存储胞1110A及随附电路系统，然而，本领域技术人员将了解其它存储胞1110亦可包含类似的电路系统。存储胞1110A可包含储存数据字元的字线。存储胞1110A亦可通过选择与所述字线相关联的特定行来定址。存储胞1110A通过行解码器1130与列解码器1120来定址。行位址1212发送至存储器装置1100，并且被由行解码器1130用于定址存储胞1110A的特定字线。列位址1215亦发送至存储器装置1100，并且被列解码器1120用于定址存储胞1110A的特定行。为了将数据写入存储器装置1100，提供包含待写入数据的输入数据信号1225。此数据基于行与列位址1212、1215储存于存储器装置1100中的定标部分中。
写信号1235的判定调用将数据写入存储胞1110A的写入操作。同样地，待从存储器1100读取数据时，行与列位址1212、1215用于提取此数据，可将此数据置放到信号输出数据1265上。读信号1245的判定调用将数据从存储器阵列1110读出的读取操作。输出使能信号1255的判定造成将读取自存储胞1110A的数据提供到I/O信号1265上。
操作性耦合至各该存储胞1110A的感测放大器1140影响读取及写入操作的速度。感测放大器1140影响数据从输入数据信号1225储存到存储胞1110A内的速度。再次，感测放大器1140影响数据从存储胞1110A提供到输出数据信号1265上的速度。
图9亦绘示VSS线路1050，其可当作接地节点用于共用天线二极管电路1010、1020。再次，图9沿着存储胞1110的阵列配置的边缘，绘示深N型阱结构1160。
请同时参阅图8及图9，于处理操作期间，电荷可在诸如第一与第二信号线1045、1035等信号线上累积。可在数组存储胞1100与随附电路系统(列/行解码器电路系统、感测放大器电路系统等)之间，于结构1160上面安置一或多个共用天线二极管电路1010、1020。举例而言，电路1010可相邻存储胞1110A而置，其中共用二极管电路1020可置放于列解码器1120与存储胞1140B之间。再次，多个反偏天线二极管(例如：1030、1040)可相邻存储胞1110A而置。这些反偏天线二极管电路与共用正偏二极管电路1010操作，用以保护各条信号线或电力线免于积累过量电荷。
同样地，多个反偏天线二极管(例如：1030、1040)可相邻存储胞1110B而置。操作这些反偏天线二极管电路与共用正偏二极管电路1020，以保护各条信号线或电力线免于积累过量电荷。因此，如与先前技术方法相比较，多个反偏二极管可连接至共用P型阱二极管，以便保护多个信号，同时减少保护那些信号所需的晶粒面积。本领域技术人员受益于本发明，会了解的是，共用正偏二极管电路搭配多个反偏二极管可在诸如存储器装置1100的装置的不同部分中实施，用以保护半导体晶圆上的各条信号及/或电力线。
在一些具体实施例中，共用二极管电路可置放于行解码器与列解码器交会处，其中多个反向二极管可耦合至信号线以保护那些线路。按照这种方式，可减少用以保护信号的二极管的置放面积。
现请参阅图10，所示为根据本文中的一些具体实施例的系统特写图，此系统用于制作包含FD SOI PMOS与NMOS装置的存储器装置。半导体装置处理系统1210可包含各种处理站，例如：蚀刻程序站、光微影程序站、CMP程序站等。通过处理系统1210所进行的程序步骤其中一或多者可通过处理控制器1220来控制。处理控制器1220可以是工作站电脑、桌上型电脑、膝上型电脑、平板电脑、或任何其它类型的包含一或多个软体产品的运算装置，此一或多个软体产品能够控制程序、接收程序回授、接收测试结果数据、进行学习周期调整、进行程序调整等。
半导体装置处理系统1210可在诸如硅晶圆的媒体上生产集成电路。通过装置处理系统1210生产集成电路可基于由集成电路设计单元1240所提供的电路设计。处理系统1210可在诸如输送器系统的输送机构1250上提供已处理集成电路/装置1215。在一些具体实施例中，此输送器系统可以是能够输送半导体晶圆的尖端无尘室输送系统。在一项具体实施例中，半导体装置处理系统1210可包含多个处理步骤，例如：第1程序步骤、第2程序集合等，如以上所述。
在一些具体实施例中，标示“1215”的项目可代表个别晶圆，而在其它具体实施例中，项目1215可代表半导体群组，例如：一“批”半导体晶圆。集成电路或装置1215可以是晶体管、电容器、电阻器、存储胞、处理器及/或类似者。在一项具体实施例中，装置1215是晶体管，而介电层是用于此晶体管的栅极绝缘层。
系统1200的集成电路设计单元1240能够提供可通过半导体处理系统1210来制造的存储器装置设计。设计单元1240可接收与用于存储器装置的待设计集成电路的设计规格有关数据。在一项具体实施例中，集成电路设计单元1240可进行装置设计的建模、及/或所处理半导体装置的测试，用以判断此设计或装置的某些区域是否应该有能力释放信号线上的累积电荷，如以上所述。集成电路设计单元1240能够分析并进行设计调整以提供共用正偏电路及反偏二极管的实作，用以保护预定信号线或电力线免于过量电荷积累。
在其他具体实施例中，集成电路设计单元1240可进行需要设计调整的区域的自动化判定，用以实施共用正偏电路及反偏二极管，并且自动将设计调整并入此装置设计。举例而言，集成电路设计单元1240的设计人员或使用者一旦使用图形使用者界面产生的与集成电路设计单元1240进行通讯的设计，单元1240便可进行自动化设计修改。
系统1200可能够进行涉及各种技术的各种产品的分析及制造。举例而言，系统1200可设计并产生用于制造下列所述的数据：CMOS技术的装置、Flash技术、BiCMOS技术、功率装置、控制器、处理器、存储器装置(例如：DRAM装置)、NAND存储器装置、及/或各种其它半导体技术。
虽然，在一些实施例中，本文中的电路是为了一致性及便于说明而依据FD SOI装置描述，本领域技术人员会了解的是，本文中所述旳概念亦可套用至其它SOI装置(例如：部分耗尽型(PD)SOI装置)，并且仍在本文具体实施例的范畴内。本文中所述的概念及具体实施例可套用至多种类型的VT系列的装置，包括但不限于FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管、FD SOI HVT晶体管、或本文中的组合，并且仍在本文具体实施例的范畴内。本文中的概念及具体实施例可套用至上述技术中任何VT系列的晶体管(例如：是否有产生ULVt或UHVt)。
系统1200可能够制造并测试各种产品，所述产品包括具有涉及不同技术的作用及未作用栅极的晶体管。举例而言，系统1200可用来制造并测试与下列有关的产品：CMOS技术、快闪存储器技术、BiCMOS技术、功率装置、存储器装置(例如：DRAM装置)、NAND存储器装置、处理器、及/或各种其它半导体技术。
上述方法可通过指令来支配，所述指令是储存于非暂存电脑可读储存媒体中，并且可由例如运算装置中的处理器来执行。本文中所述的运作各可对应于非暂存电脑存储器或电脑可读储存媒体中所储存的指令。在不同具体实施例中，此非暂存电脑可读储存媒体包括磁性或光碟储存装置、诸如快闪存储器的固态储存装置、或其它一或多个非挥发性存储器装置。储存于非暂存电脑可读储存媒体上的电脑可读指令可呈原始码、组合语言码、目标码、或其它指令格式，是由一或多个处理器来解译及/或可由此一或多个处理器执行。
以上所揭示的特定具体实施例仅具有说明性，因为对受益于本文教示的本领域技术人员，本发明可采用对其显而易见的相异但等同的方式来修改并且实践。举例而言，以上所提出的程序步骤可按照不同顺序来进行。再次，除了如权利要求书中所述除外，未意图限制于本文所示构造或设计的细节。因此，以上揭示的特定具体实施例明显可被改变或修改，而且所有此类变化全都视为在本发明的范畴及精神内。因此，本文寻求的保护是如权利要求书中所提。

Claims (20)

1.一种设备，其包含：
在n型阱区及隔离的p型阱区上形成有至少一个晶体管的标准胞元，其中该n型阱区及该p型阱区是在深n型阱区上形成；
耦合至第一信号线的第一天线胞元，该第一信号线操作性耦合至该标准胞元，该第一天线胞元包含：
在该隔离的p型阱区上形成的第一天线二极管，其中该第一二极管的阴极操作性耦合至该第一信号线，并且该第一二极管的阳极操作性耦合至该隔离的p型阱区；以及
在该隔离的p型阱区上形成的第二天线二极管，其中该第二二极管的阳极操作性耦合至该隔离的p型阱区，并且该第二二极管的阴极操作性耦合至接地节点，用于释放该第一信号线上的累积电荷。
2.根据权利要求1所述的设备，其进一步包含操作性耦合至该隔离的p型阱区并操作性耦合至衬底区的衬底接触部，用于释放该第一信号线上的该累积电荷。
3.根据权利要求1所述的设备，其进一步包含耦合至第二信号线的第二天线胞元，该第二信号线操作性耦合至该标准胞元，该第二天线胞元包含：
在该隔离的p型阱区上形成的第三天线二极管，其中该第三二极管的阴极操作性耦合至该第二信号线，并且该第三二极管的阳极操作性耦合至该隔离的p型阱区；以及
在该隔离的p型阱区上形成的第四天线二极管，其中该第四二极管的阳极操作性耦合至该隔离的p型阱区，并且该第四二极管的阴极操作性耦合至接地节点，用于释放该第二信号线上的累积电荷。
4.根据权利要求1所述的设备，其中该功能胞元为反相器、与门、与非门、或门、或非门及异或门其中至少一者。
5.根据权利要求1所述的设备，其中该功能胞元耦合至VSS电力线，并且耦合至VDD接地线。
6.根据权利要求1所述的设备，其中所述累积电荷是由于在该设备的一部分上进行半导体制程步骤所形成。
7.根据权利要求1所述的设备，其中该功能胞元是由至少一种FD SOI晶体管所构成，其中该FD SOI晶体管为FD SOI LVT晶体管、FD SOI SLVT晶体管、FD SOI RVT晶体管或FD SOIHVT晶体管其中至少一者。
8.一种设备，其包含：
在n型阱区及隔离的p型阱区上形成有至少一个晶体管的存储器装置，其中该n型阱区及该p型阱区是在深n型阱区上形成，该存储器装置操作性耦合至第一信号线；
在该隔离的p型阱区上形成的第一天线二极管，其中该第一二极管的阴极操作性耦合至该第一信号线，并且该第一二极管的阳极操作性耦合至该隔离的p型阱区；以及
在该隔离的p型阱区上形成的第二天线二极管，其中该第二二极管的阳极操作性耦合至该隔离的p型阱区，并且该第二二极管的阴极操作性耦合至接地节点，用于释放该第一信号线上的累积电荷。
9.根据权利要求8所述的设备，其进一步包含操作性耦合至该隔离的p型阱区并耦合至衬底区的衬底接触部，用于释放该第一信号线上的该累积电荷。
10.根据权利要求8所述的设备，其进一步包含在该隔离的p型阱区上形成的第三天线二极管，其中该第三二极管的阴极操作性耦合至该第二信号线，并且该第三二极管的阳极操作性耦合至该隔离的p型阱区，用于释放操作性耦合至该存储器装置的第二信号线上的累积电荷。
11.根据权利要求8所述的装置，其中该第一信号线耦合至该存储器装置的存储胞，并且该第二信号线操作性耦合至该存储器装置的存储器控制胞元。
12.根据权利要求8所述的设备，其中该存储器装置为静态随机存取存储器(SRAM)装置。
13.一种方法，其包含：
提供操作性耦合至接地节点并耦合至隔离的p型阱区的第一共用二极管，该隔离的p型阱区是在深n型阱区上方形成，该深n型阱区相邻于半导体装置中的n型阱区；
提供在该隔离的p型阱区上形成并操作性耦合至该半导体装置的第一信号线的第一天线二极管，用于释放该第一信号线上的累积电荷；以及
提供在该隔离的p型阱区上形成并操作性耦合至该半导体装置的第二信号线的第二天线二极管，用于释放该第二信号线上的累积电荷。
14.根据权利要求13所述的方法，其进一步包含提供操作性耦合至该接地节点并耦合至该隔离的p型阱区且耦合至VDD节点的第二共用二极管。
15.根据权利要求13所述的方法，其进一步包含进行装置设计的建模以识别功能胞元的所述第一与第二信号线，且电荷将会在处理操作期间于该功能胞元上积累。
16.根据权利要求14所述的方法，其中：
提供该第一共用二极管包含在存储器装置中的阵列中的第一存储胞与第二存储胞之间置放该第一共用二极管；以及
提供该第二共用二极管包含在该阵列中的该第二存储胞与第三存储胞之间置放该第二共用二极管。
17.根据权利要求16所述的方法，其中所述第一与第二二极管是沿着邻近该第一共用二极管的该第一存储胞置放。
18.根据权利要求13所述的方法，其中提供该第一共用二极管包含在存储器装置的行解码器与列解码器交会处置放该第一共用二极管。
19.根据权利要求13所述的方法，其中：
提供该第一天线二极管包含将该第一二极管的阴极耦合至该第一信号线，并且将该第一二极管的该阳极耦合至该隔离的p型阱区；
提供该第一共用二极管包含将该第一共用二极管的该阳极耦合至该隔离的p型阱区，并且将该第一共用二极管的该阴极耦合至接地节点，用于释放该第一信号线上的累积电荷，其中该第一信号线操作性耦合至功能胞元。
20.根据权利要求19所述的方法，其进一步包含提供在该半导体装置中操作性耦合至该隔离的p型阱区并操作性耦合至衬底区的衬底接触部，用于释放所述第一与第二信号线上的所述累积电荷。
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