TWI645536B - 用於製造半導體裝置之天線二極體電路 - Google Patents

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馬布 拉漢德
納特 珍
恩拉 密特爾
上文 金
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Abstract

本發明揭示至少一種方法、設備及系統，皆關於用於半導體裝置的天線二極體設計。提供操作性耦合至接地節點並耦合至充當隔離的p型阱的p型阱層的第一共用二極體，該隔離的p型阱是在深n型阱區上方形成，該深n型阱區相鄰於半導體裝置中的n型阱。提供在該隔離的p型阱上形成並操作性耦合至該p型阱層且操作性耦合至該半導體裝置的第一信號線的第一天線二極體，用於釋放該第一信號線上的累積電荷。提供在該隔離的p型阱上形成並操作性耦合至該p型阱層且操作性耦合至半導體裝置的第二信號線的第二天線二極體，用於釋放該第二信號線上的累積電荷。

Description

用於製造半導體裝置之天線二極體電路
大體上，本發明是關於精密的半導體裝置的製造，並且更具體地說，是關於將天線二極體(diode)電路運用於製造具有FDSOI技術的半導體裝置(例如：標準胞元(standard cell)、記憶體裝置(memory device)等)。
記憶體裝置是電子裝置的重要部分。更高操作效率記憶體裝置的需求正持續成長中。因此，設計人員一直在嘗試改進半導體處理程序，以製造更佳記憶體裝置。製造半導體裝置，從半導體原料開始到建立已封裝半導體裝置時，需要若干離散程序。從半導體材料初始生長、半導體晶體切片成個別晶圓、製作階段(蝕刻、摻雜、離子注入或類似者)到完成裝置封裝、與最終測試等不同程序彼此間有很大的差異，而且專門化，因此，可在具有不同控制方案的不同製造位置進行此等程序。這些半導體裝置的實施例包括使用諸如所謂塊體FET等場效電晶體(FET)所施作的裝置。
為了因應典型塊體FET的一些缺點，設計 人員已提議利用所謂的完全耗盡型矽絕緣體(FDSOI)FET。諸如標準胞元、記憶體裝置等許多裝置是使用FDSOI技術所製造。製造這些裝置時，在半導體基板(substrate)上進行各種程序。這些程序中有一些可以是電漿式的處理。舉例而言，半導體製造中的電漿處理可包括化學氣相沉積(CVD)、蝕刻、乾式清理(而不是濕式化學清洗)等。此等處理步驟中有一些可能在裝置的電路系統的一或多條線路上造成天線效應。設計人員已實施用以降低負面天線效應的天線二極體。與天線二極體實作方面相關聯的問題中有一些可包括操作無效率、功率消耗、電流洩漏、以及這些裝置的空間使用狀況。
本發明可因應及/或至少減少以上確認的其中一或多個問題。
以下介紹本發明的簡化概要，以便對本發明的一些方面有基本的瞭解。本概要並非本發明的詳盡概述。用意不在於確認本發明的重要或關鍵要素，或敘述本發明的範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
大體上，本發明是針對所揭示的至少一種方法、設備及系統，涉及用於半導體裝置的天線二極體設計。提供操作性耦合至接地節點並耦合至p型阱層(隔離的p型阱)的第一共用二極體，該隔離的p型阱是在深n型阱區上方形成，該深n型阱區相鄰於半導體裝置中的n型阱。 提供在該隔離的p型阱上形成並操作性耦合至該p型阱層且操作性耦合至該半導體裝置的第一信號線的第一天線二極體，用於釋放該第一信號線上的累積電荷。提供在該隔離的p型阱上形成並操作性耦合至該p型阱層且操作性耦合至半導體裝置的第二信號線的第二天線二極體，用於釋放該第二信號線上的累積電荷。
200‧‧‧完全耗盡型(FD)SOI FET、FET
205‧‧‧基板
210‧‧‧閘極
220‧‧‧絕緣物
225‧‧‧閘極氧化物層
230‧‧‧汲極區
240‧‧‧源極區
250‧‧‧耗盡區
270‧‧‧埋置型氧化物(BOX)區
300‧‧‧電晶體對
301‧‧‧NFET、FET
302‧‧‧PFET、FET
320A‧‧‧閘極
320B‧‧‧閘極
330A‧‧‧汲極區
330B‧‧‧汲極區
340A‧‧‧源極區
340B‧‧‧源極區
350A‧‧‧完全耗盡區
350B‧‧‧完全耗盡區
370A‧‧‧BOX區
370B‧‧‧BOX區
375A‧‧‧N型阱
375B‧‧‧P型阱
380‧‧‧淺溝槽隔離(STI)區
400‧‧‧電晶體對
401‧‧‧NFET、FET
402‧‧‧PFET、FET
420A‧‧‧閘極
420B‧‧‧閘極
430A‧‧‧汲極區
430B‧‧‧汲極區
440A‧‧‧源極區
440B‧‧‧源極區、PFET
450A‧‧‧完全耗盡區
450B‧‧‧完全耗盡區
470A‧‧‧BOX區
470B‧‧‧BOX區
475A‧‧‧P型阱
475B‧‧‧P型阱
480‧‧‧淺溝槽隔離(STI)區
800a‧‧‧電路表徵、電路
800b‧‧‧電路表徵、電路
810‧‧‧反向偏壓天線二極體、二極體
815‧‧‧第一信號、第一信號線、線路
820‧‧‧二極體、順向偏壓二極體、共用順向偏壓共用天線二極體、共用順向偏壓二極體、天線二極體
830‧‧‧二極體、反向偏壓天線二極體、反向偏壓二極體
835‧‧‧第二信號、第二信號線、線路
840‧‧‧二極體
845‧‧‧第三信號線
850a‧‧‧第一天線胞元
850b‧‧‧第二天線胞元
860‧‧‧標準胞元、功能胞元
900a‧‧‧半導體晶圓、晶圓
900b‧‧‧半導體晶圓
910‧‧‧P型基板層
920‧‧‧N型阱、深N型阱層
930‧‧‧P型阱區、p型阱節點
932‧‧‧N+區域
935a‧‧‧N型阱特徵
935b‧‧‧N型阱特徵
940‧‧‧BOX區
950‧‧‧P型基板接觸部
1000‧‧‧天線二極體電路、電路
1010‧‧‧第一共用順向偏壓二極體電路、第一順向偏壓二極體電路、共用順向偏壓二極體電路、順向偏壓二極體電路、共用天線二極體電路、電路
1011A‧‧‧二極體
1011B‧‧‧二極體
1020‧‧‧第二共用順向偏壓二極體電路、第二順向偏壓二極體電路、共用順向偏壓二極體電路、順向偏壓二極體電路、共用天線二極體電路、共用二極體電路
1021A‧‧‧二極體
1021B‧‧‧二極體
1030‧‧‧第二反向偏壓天線二極體、第二反向偏壓二極體、反向偏壓二極體、二極體、反向偏壓天線二極體
1032‧‧‧P型阱節點、P型阱
1035‧‧‧第二信號線、線路
1040‧‧‧第一反向偏壓天線二極體、反向偏壓天線二極體、第一反向偏壓二極體、反向偏壓二極體、二極體
1045‧‧‧第一信號線、線路
1050‧‧‧VSS節點、VSS線路
1055‧‧‧VDD節點
1100‧‧‧記憶體裝置、記憶體、記憶體單元
1110A‧‧‧記憶體單元
1110B‧‧‧記憶體單元
1110C‧‧‧記憶體單元
1110D‧‧‧記憶體單元
1120‧‧‧行解碼器
1130‧‧‧列解碼器
1140‧‧‧感測放大器
1160‧‧‧深N型阱結構、結構
1200‧‧‧系統
1210‧‧‧半導體裝置處理系統、裝置處理系統、處理系統
1212‧‧‧列位址
1215‧‧‧行位址、積體電路/裝置
1220‧‧‧處理控制器
1225‧‧‧輸入資料信號
1235‧‧‧寫入信號
1240‧‧‧積體電路設計單元、設計單元、單元
1245‧‧‧讀取信號
1250‧‧‧輸送機構
1255‧‧‧輸出使能信號
1265‧‧‧資料輸出信號、I/O信號
本發明可搭配附圖參照以下說明來瞭解，其中相同的參考元件符號表示相似的元件，並且其中：第1圖繪示半導體晶圓上所形成完全耗盡型(FD)SOI FET的特寫圖，可將其實施於本文中的一些具體實施例；第2圖繪示LVT/SLVT結構中所形成電晶體對300的特寫圖，可將其實施於本文中的一些具體實施例；第3圖繪示RVT/HVT結構中所形成電晶體對400的特寫圖，可將其實施於本文中的一些具體實施例；第4圖根據本文中的具體實施例，繪示用於標準胞元的天線二極體實作方面的例示性電路代表；第5圖根據本文中的具體實施例，繪示SOI裝置基板的截面圖，其實施對應於第4圖的天線二極體電路系統；第6圖根據本文中的具體實施例，繪示用於記憶體裝置的天線二極體實作方面的例示性電路表徵；第7圖根據本文中的具體實施例，繪示SOI 裝置基板的截面圖，其實施對應於第6圖的天線二極體電路系統；第8圖根據本文中的具體實施例，繪示多個反向偏壓與順向偏壓天線二極體的特寫圖，可將其置放於記憶體裝置中；第9圖根據本文中的具體實施例，繪示記憶體裝置的特寫方塊圖，其包含依預定間距的組件；以及第10圖根據本文中的具體實施例，繪示用於製作包含天線二極體電路系統的系統特寫圖。
儘管本文中揭示的專利標的容許各種修改及替代形式，但其特定具體實施例仍已在圖式中舉例展示，並且於本文中詳述。然而，應瞭解的是，本文中特定具體實施例的說明用意不在於將本發明限制於所揭示的特定形式，相反地，如隨附申請專利範圍所界定，其用意在於涵蓋落於本發明的精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明的各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作的所有特徵。當然，將理解旳是，在開發任何此實際具體實施例時，必須做出許多特定實作的決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作的不同而不同。此外，將理解的是，此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本發明的本 領域技術人員的例行工作。
本專利標的現將參照附圖來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因本領域技術人員眾所周知的細節而混淆本發明。雖然如此，仍將附圖包括進來以說明並闡釋本發明的說明性實施例。本文中使用的字組及詞組應瞭解並詮釋為與本領域技術人員瞭解的字組及詞組具有一致的意義。特殊定義詞匯或詞組(即與本領域技術人員瞭解的通常及慣用定義不同的詞匯或詞組)並非意圖通過本文詞匯或詞組的一致用法提供暗示。就意圖延伸一詞匯或詞組具有特殊意義的方面來說，即有別於本領域技術人員瞭解的意義者，此一特殊定義將會按照為此詞匯或詞組直接且明確提供此特殊定義的定義方式，在本說明書中明確提出。
本文中的具體實施例用來製作記憶體裝置，其包含諸如FD SOI電晶體的NMOS及/或PMOS裝置，例如：22FDSOI電晶體。本文中的具體實施例提供二極體配置，用以在所處理的半導體晶圓上提供電荷，其中所述電荷導因於信號線上的天線效應。相比於目前的系統，本文中的具體實施例用來降低用於天線效應電荷消散的二極體數目。
本文中的具體實施例提供天線二極體電路，其包括一個共用順向偏壓二極體及多個反向偏壓二極體。可將本文中的具體實施例所提供的天線二極體電路實施成多種電路類型，諸如記憶體裝置、功能/標準胞元等。 功能胞元或標準胞元可指稱為預設計電路，其可包含一或多個功能電路系統，諸如反相器、及閘(AND gate)、反及閘(NAND gate)、或閘(OR gate)、反或閘(NOR gate)、互斥或閘(XOR gate)等。
可將一或多個天線胞元，即天線二極體電路，耦合至功能/標準胞元以在製作期間提供保護。舉例而言，若標準胞元包含電氣耦合至N型阱的深N型阱，多個天線胞元可用於保護耦合至該標準胞元的多個信號。舉例而言，天線胞元可包含第一二極體及第二二極體。第一二極體的陰極耦合至功能胞元的信號線，而第一二極體的陽極耦合至隔離的p型阱。第二二極體的陽極操作性耦合至隔離的p型阱，而陰極操作性耦合至接地。按照這種方式，功能胞元的信號線上累積的過量電荷是通過二極體接地釋放。
對於包含配置成以預定間距範圍內安置的均等區塊的多個陣列的記憶體裝置(例如：SRAM裝置)，可在兩個區塊之間交會處配置共用順向偏壓二極體。再次，此順向偏壓二極體可連接至半導體晶圓中的p型基板接觸層而未用到反向二極體。因此，為了保護半導體晶圓中的多條信號線，反向偏壓二極體可連接至半導體晶圓中的共用P型阱特徵，其中p型阱在程序操作期間浮動。所述二極體可經配置以提供電流路徑，用於在半導體晶圓上進行製造程序期間，使累積電荷從信號線釋放。這些二極體為順向偏壓二極體，其耦合至半導體晶圓的隔離的p型阱 區。此配置用來降低用於實施天線二極體的晶粒面積使用。
在一例示性具體實施例中，於包含解碼器與感測放大器的記憶體裝置中，對於記憶體裝置的各記憶體陣列，可依預定間距配置所述解碼器與感測放大器。基於此預定間距，共用二極體可置放於第一區中，而多個信號二極體可鄰近陣列區依此預定間距進行配置。
在一些具體實施例中，共用順向偏壓二極體可配置於共用p型阱中，以便在半導體晶圓處理期間使天線效應所生成的電流匯流。此電流的匯流是通過在共用p型阱區中加入反向偏壓二極體來提供。本具體實施例所提供的一項優點在於可在列解碼器與行解碼器交會處加入共用二極體，其中反向二極體連接至應該受保護免於電荷累積的信號線或電力線。按照這種方式，即使有對要保護的各信號線實施附加反向偏壓二極體，半導體晶圓中的面積使用仍可降低。可策略性置放天線二極體以使半導體晶圓上使用的面積降到最小。
第1圖繪示半導體晶圓上所形成完全耗盡型(FD)SOI FET 200的特寫圖，可將其實施成本文中的一些具體實施例。FD-SOI FET 200是在矽基板205上形成。FET 200包含通過沉積氧化矽所形成的耗盡區250。閘極210是在基板205上面形成，由晶圓處理期間所形成的絕緣物220所圍繞，而且大體上是由HfO2所構成。
閘極氧化物層225是在基板205上方形成。FET 200的閘極210是在閘極氧化物層225上方形成。FET 200亦包含源極區240及汲極區230，這兩個區域是在基板205上面形成。基板205若屬於N型，則汲極與源極區230、240會屬於P型，反之亦然。再次，FET 200在汲極與源極區230、240下面包含埋置型氧化物(BOX)區270。
在這種結構中，耗盡區250是約束於BOX區270上面及汲極與源極區230、240之間。BOX區270是在源極區240、汲極區230及耗盡區250下面形成。BOX區270的此部分防止形成大型耗盡區。再次，在這種情況下，耗盡區250為完全耗盡。汲極與源極區230、240若屬於P型，則耗盡區250會為N型耗盡區，反之亦然。
再次，可將FD-SOI FET組配成LVT/SLVT格式，其中電晶體對包含N型阱上方所形成的NMOS FET、及P型阱上方所形成的PMOS FET，亦稱為覆井(flip-well)結構。又再次，可將FD-SOI FET組配成RVT/HVT格式，其中電晶體對包含P型阱上方所形成的NMOS FET、及N型阱上方所形成的PMOS FET。這些結構在下文有例示。
FD SOI FET設計的其中一項優點是降低臨限電壓，使得操作電壓可以更低。其它優點包括寄生電容更低且漏電流更低。在一些情況下，可設定目標偏壓，即用於覆阱(LSVT/LVT)結構的順向偏壓，以及用於現有阱體(RVT/HVT)結構的反向偏壓。
第2圖繪示LVT/SLVT結構中所形成電晶體對300的特寫圖，可將其實施成本文中的一些具體實施例。第3圖繪示RVT/HVT結構中所形成電晶體對400的特 寫圖，可將其實施於本文中的一些具體實施例。請同時參閱第2圖及第3圖，電晶體對300(第2圖)包含NFET 301及PFET 302。第4圖繪示電晶體對400，其亦包含NFET 401及PFET 402。
關於電晶體對300，NFET 301是在N型阱375A上形成，並且包含閘極320A、汲極區330A及源極區340A。PFET 302是在P型阱375B上形成，並且包含閘極320B、汲極區330B及源極區340B。NFET 301及PFET 302是由淺溝槽隔離(STI)區380隔開。
NFET 301是在BOX區370A上方形成，而PFET 302是在BOX區370B上方形成。NFET 301及PFET 302分別包含完全耗盡區350A及350B。完全耗盡區350A、350B分別位於BOX區370A、370B上面、及FET 301、302的源極與汲極區之間。
關於電晶體對400，NFET 401是在P型阱475A上形成，並且包含閘極420A、汲極區430A及源極區440A。PFET 402是在P型阱475B上形成，並且包含閘極420B、汲極區430B及源極區440B。NFET 401及PFET 402是由淺溝槽隔離(STI)區480隔開。
NFET 401是在BOX區470A上方形成，而PFET440B是在BOX區470B上方形成。NFET 402及PFET 440B分別包含完全耗盡區450A及450B。完全耗盡區450A、450B位於BOX區470A、470B上面、及FET 401、402的源極與汲極區之間。
諸如標準胞元及記憶體裝置等許多裝置可使用FDSOI技術來製造。可實施天線二極體，以便降低製造程序期間可能出現的負面天線效應。現請參閱第4圖，所示根據本文中的具體實施例，用於標準胞元的天線二極體實作方面的例示性電路表徵。第5圖繪示SOI裝置基板的截面圖，其實施對應於第4圖的天線二極體電路系統。
“天線二極體”一詞可包括組配成用來減少或實質補償電荷的一或多個二極體，所述電荷可在半導體晶圓上的積體電路的一部分上積累。舉例而言，可在半導體晶圓上的積體電路上組配天線二極體實作方面，用以減少或實質補償信號線或電力線上(例如因處理)積累的電荷。
請同時參閱第4圖及第5圖，第4圖所示為天線二極體實作方面的電路表徵800a。第5圖繪示包含P型基板層910的對應半導體晶圓900a，N型阱920層是在該P型基板層910上形成。相比於晶圓900a其它部分的電壓位準，深N型阱層920的電壓可更高或更低。P型阱區930是在深N型阱層920上面形成。多個BOX區940形成於半導體晶圓900b的頂端部分。多個N+區域932形成於P型阱區的頂端部分內、BOX區940彼此間，用於形成二極體(80、820、830、840)。P型阱區930可被N型阱特徵935a、935b圍繞、形成於深N型阱層920上面。P型阱區930在處理操作期間浮動。
電路800a可包含耦合至功能或標準胞元 860的第一天線胞元850a及第二天線胞元850b。功能胞元860可包含多個在n型阱與隔離的p型阱上形成的電晶體，該隔離的p型阱是在深n型阱上形成。在一項具體實施例中，n型阱電氣耦合至深n型阱。
第一天線胞元850a能夠使第一信號815上累積的電荷從功能胞元860消散，而第二天線胞元850b能夠使第二信號835上累積的電荷從功能胞元860消散。第一天線胞元850a可包含共用順向偏壓共用天線二極體820，其中二極體820的陰極操作性耦合至VSS(接地)節點，而陽極耦合至P型阱區930(第5圖)。天線二極體820的陰極連接至P型基板接觸部950(第5圖)。第一天線胞元850a亦包含反向偏壓天線二極體810，其中二極體810的陽極可連接至p型阱節點930，而陰極耦合至第一信號815。
如以上所述，反向偏壓二極體810耦合至順向偏壓二極體820(通過P型阱930)，並且耦合至第一信號線815。操作順向偏壓二極體820與反向偏壓二極體810的組合以保護第一信號線815，免於在線路815上積累過量電荷。順向偏壓二極體820提供通過反向偏壓二極體810用於使累積電荷從第一信號線815釋放的電流路徑。如第5圖所示，二極體810耦合至P型阱區930(將其有效耦合至順向偏壓二極體820的節點)，並且耦合至第一信號線815。按照這種方式，可通過二極體810、820使第一信號線815積累的過量電荷消散至接地。
第二天線胞元850b可包含共用順向偏壓共 用天線二極體840，其中二極體840的陰極操作性耦合至VSS(接地)節點，而陽極耦合至P型阱區930(第5圖)。天線二極體840的陰極連接至P型基板接觸部950(第5圖)。第二天線胞元850b亦包含反向偏壓天線二極體830，其中二極體830的陽極可連接至p型阱節點930，而陰極耦合至第二信號835。
反向偏壓二極體830耦合至順向偏壓二極體840，並且耦合至第二信號線835。操作順向偏壓二極體840與反向偏壓二極體830的組合以保護第二信號線835，免於在線路835上積累過量電荷。順向偏壓二極體840提供通過反向偏壓二極體830用於使累積電荷從第二信號線835釋放的電流路徑。如第5圖所示，二極體830耦合至P型阱區930(將其有效耦合至順向偏壓二極體840的節點)，並且耦合至信號線835。按照這種方式，可通過二極體830、840使第二信號線835積累的過量電荷消散至接地。
第4圖及第5圖中例示的結構用來搭配反向偏壓二極體，利用信號共用、順向偏壓二極體保護信號線免於過量電荷累積。此配置以有效率的方式使用天線二極體並且縮減晶粒面積。
現請參閱第6圖，所示根據本文中的具體實施例，天線二極體實作方面的例示性電路表徵。第7圖繪示SOI裝置基板的截面圖，其實施對應於第6圖的天線二極體電路系統。
請同時參閱第6圖及第7圖，第6圖所示為 天線二極體實作方面的電路表徵800b。第7圖繪示包含P型基板層910的對應半導體晶圓900b，N型阱920層是在該P型基板層910上形成。P型阱區930是在深N型阱層920上面形成。多個BOX區940形成於半導體晶圓900b的頂端部分。多個N+區域932形成於P型阱區的頂端部分內、BOX區940彼此間，用於形成二極體(810、820、830、840)。P型阱區930可被N型阱特徵935a、935b圍繞、形成於深N型阱層920上面。P型阱區930在處理操作期間浮動。
電路800b(第6圖)可包含共用順向偏壓共用天線二極體820，其操作性耦合至VSS(接地)節點，並且耦合至一耦合至P型阱區930(第7圖)的節點。天線二極體820連接至P型基板接觸部950。多個反向偏壓天線二極體可連接至順向偏壓二極體820，其中各該反向偏壓二極體可用於保護信號線。
在電路800b中，第一反向偏壓二極體810耦合至順向偏壓二極體820，並且耦合至第一信號線815。操作順向偏壓二極體820與第一反向偏壓二極體810的組合以保護第一信號線815，免於在線路815上積累過量電荷。共用順向偏壓二極體820提供通過第一反向偏壓二極體810用於使累積電荷從第一信號線815釋放的電流路徑。如第7圖所示，二極體810耦合至P型阱區930(將其有效耦合至順向偏壓二極體820的節點)，並且耦合至信號線815。
同樣地，如第7圖所示，第二反向偏壓二極體830耦合至共用順向偏壓二極體820，並且耦合至第二信號線835。操作第二反向偏壓二極體830與共用順向偏壓二極體820的組合以保護第二信號線835，免於在線路835上積累過量電荷。如第7圖所示，二極體830耦合至P型阱區930，並且耦合至第二信號線835。再次，第三反向偏壓二極體840耦合至共用順向偏壓二極體820，並且耦合至第三信號線845。操作二極體840與共用順向偏壓二極體820的組合以保護第三信號線845，免於在線路845上積累過量電荷。如第7圖所示，二極體840耦合至P型阱區930，並且耦合至第三信號線845。
第6圖及第7圖中例示的結構用來搭配多個反向偏壓二極體，利用信號共用、順向偏壓二極體保護多條信號線免於過量電荷累積。因此，對於包含依預定間距配置的不同組件的記憶體裝置而言，可基於此預定間距，策略性置放第6圖及第7圖中所述的二極體電路系統。舉例而言，可在一個區域中安置共用順向偏壓二極體，並且在基於間距的記憶體陣列區中置放多個信號二極體。此配置以有效率的方式使用天線二極體並且縮減晶粒面積。
現請參閱第8圖及第9圖，第8圖根據本文中的具體實施例，繪示多個反向偏壓與順向偏壓天線二極體的特寫圖，可將其置放於記憶體裝置中。第9圖根據本文中的具體實施例，繪示記憶體裝置1100的特寫方塊圖，其包含依預定間距的組件。
第8圖繪示天線二極體電路1000，其能夠減少半導體晶圓上的積體電路上的信號或電力線上積累的電荷。電路1000包含第一共用順向偏壓二極體電路1010、第二共用順向偏壓二極體電路1020、第一反向偏壓天線二極體1040、以及第二反向偏壓天線二極體1030。第一共用順向偏壓二極體電路1010包含一對共用順向偏壓天線二極體：耦合至P型阱節點1032並耦合至VSS節點1050的二極體1011A；以及耦合至P型阱節點1032與VDD節點1055的二極體1011B。第二共用順向偏壓二極體電路1020包含一對共用順向偏壓天線二極體：耦合至P型阱節點1032並耦合至VSS節點1050的二極體1021A；以及耦合至P型阱節點1032與VDD節點1055的二極體1021B。
反向偏壓天線二極體1040通過P型阱1032耦合至第一順向偏壓二極體電路1010，並且耦合至第一信號線1045。操作第一順向偏壓二極體1010與第一反向偏壓天線二極體1040的組合以保護第一信號線1045，免於在線路1045上積累過量電荷。亦即，通過第一順向偏壓二極體電路1010提供起自第一反向偏壓二極體1040的電流路徑，以便至少使第一信號線1045上積累的電荷部分消散。
同樣地，第二反向偏壓天線二極體1030通過P型阱節點1032耦合至第二順向偏壓二極體電路1030，並且耦合至第二信號線1035。操作第二順向偏壓二極體電路1020與第二反向偏壓天線二極體1030的組合以保護第 二信號線1035，免於在線路1035上積累過量電荷。通過第二順向偏壓二極體電路1020提供起自第二反向偏壓二極體1030的電流路徑，以便因應第二信號線1035上積累的電荷。
信號線上積累的電荷若充分，則當共用順向偏壓二極體電路1010、1020在反向偏壓二極體1040、1030處於崩潰狀態時，能夠使來自二極體1040、1030的電流匯流。舉例而言，電漿布植程序可在不同條信號線上造成電荷積累。本文中所述的電路組合能夠保護這些信號線，免於在半導體晶圓處理期間積累過量電荷。
為了易於說明，電路1000中所示的二極體數目雖然有限，電路1000仍可包含附加共用順向偏壓二極體、以及操作性耦合至積體電路上的信號或電力線的附加天線二極體。
記憶體裝置1100(第9圖)的不同組件可根據預定間距來配置。舉例而言，可在重複陣列中配置多個記憶體陣列及其它電路系統。可在所述陣列組件之間策略性置放順向偏壓二極體電路1010、1020，其中個別反向偏壓二極體可與順向偏壓二極體用於保護預定信號或電力線免於電荷積累。
在一項具體實施例中，如第9圖所示，多個記憶體單元(memory cell)1110A至1110D(統稱“1110”)可根據預定間距來配置。各該記憶體單元1110可操作性耦合至支援電路系統(例如：選擇/使能電路等)，並且亦根據此 間距而配置於陣列中。
為了澄清且易於說明，僅說明記憶體單元1110A及隨附電路系統，然而，本領域技術人員將瞭解其它記憶體單元1110亦可包含類似的電路系統。記憶體單元1110A可包含儲存資料字元的字元線。記憶體單元1110A亦可通過選擇與所述字元線相關聯的特定列來定址。記憶體單元1110A通過列解碼器1130與行解碼器1120來定址。列位址1212發送至記憶體裝置1100，並且被由列解碼器1130用於定址記憶體單元1110A的特定字元線。行位址1215亦發送至記憶體裝置1100，並且被行解碼器1120用於定址記憶體單元1110A的特定列。為了將資料寫入記憶體裝置1100，提供包含待寫入資料的輸入資料信號1225。此資料基於列與行位址1212、1215儲存於記憶體裝置1100中的目標部分中。
寫入信號1235的生效(assertion)會呼叫(invoke)將資料寫入記憶體單元1110A的寫入操作。同樣地，當準備從記憶體1100讀取資料時，列與行位址1212、1215用於提取此資料，可將此資料置放到資料輸出信號1265上。讀取信號1245的生效會呼叫將資料從記憶體陣列1110讀出的讀取操作。輸出使能信號1255的生效會造成自記憶體單元1110A讀取的資料被提供到I/O信號1265上。
操作性耦合至各該記憶體單元1110A的感測放大器1140影響讀取及寫入操作的速度。感測放大器 1140影響資料從輸入資料信號1225儲存到記憶體單元1110A內的速度。再次，感測放大器1140影響資料從記憶體單元1110A提供到資料輸出信號1265上的速度。
第9圖亦繪示VSS線路1050，其可當作接地節點用於共用天線二極體電路1010、1020。再次，第9圖沿著記憶體單元1110的陣列配置的邊緣，繪示深N型阱結構1160。
請同時參閱第8圖及第9圖，於處理操作期間，電荷可在諸如第一與第二信號線1045、1035等信號線上累積。可在數組記憶體單元1100與隨附電路系統(行/列解碼器電路系統、感測放大器電路系統等)之間，於結構1160上面安置一或多個共用天線二極體電路1010、1020。舉例而言，電路1010可相鄰記憶體單元1110A而置，其中共用二極體電路1020可置放於行解碼器1120與記憶體單元1140B之間。再次，多個反向偏壓天線二極體(例如：1030、1040)可相鄰記憶體單元1110A而置。這些反向偏壓天線二極體電路與共用順向偏壓二極體電路1010操作，用以保護各條信號線或電力線免於積累過量電荷。
同樣地，多個反向偏壓天線二極體(例如：1030、1040)可相鄰記憶體單元1110B而置。操作這些反向偏壓天線二極體電路與共用順向偏壓二極體電路1020，以保護各條信號線或電力線免於積累過量電荷。因此，如與先前技術方法相比較，多個反向偏壓二極體可連接至共用P型阱二極體，以便保護多個信號，同時減少保護那些信 號所需的晶粒面積。本領域技術人員受益於本發明，會瞭解的是，共用順向偏壓二極體電路搭配多個反向偏壓二極體可在諸如記憶體裝置1100的裝置的不同部分中實施，用以保護半導體晶圓上的各條信號及/或電力線。
在一些具體實施例中，共用二極體電路可置放於列解碼器與行解碼器交會處，其中多個反向二極體可耦合至信號線以保護那些線路。按照這種方式，可減少用以保護信號的二極體的置放面積。
現請參閱第10圖，所示為根據本文中的一些具體實施例的系統特寫圖，此系統用於製作包含FD SOI PMOS與NMOS裝置的記憶體裝置。半導體裝置處理系統1210可包含各種處理站，例如：蝕刻程序站、光微影程序站、CMP程序站等。通過處理系統1210所進行的程序步驟其中一或多者可通過處理控制器1220來控制。處理控制器1220可以是工作站電腦、桌上型電腦、膝上型電腦、平板電腦、或任何其它類型的包含一或多個軟體產品的運算裝置，此一或多個軟體產品能夠控釋放序、接收程序回授、接收測試結果資料、進行學習週期調整、進行程序調整等。
半導體裝置處理系統1210可在諸如矽晶圓的媒體上生產積體電路。通過裝置處理系統1210生產積體電路可基於由積體電路設計單元1240所提供的電路設計。處理系統1210可在諸如輸送器系統的輸送機構1250上提供已處理之積體電路/裝置1215。在一些具體實施例中，此輸送器系統可以是能夠輸送半導體晶圓的精密無塵 室輸送系統。在一項具體實施例中，半導體裝置處理系統1210可包含多個處理步驟，例如：第1程序步驟、第2程序集合等，如以上所述。
在一些具體實施例中，標示“1215”的項目可代表個別晶圓，而在其它具體實施例中，項目1215可代表半導體群組，例如：一“批”半導體晶圓。積體電路或裝置1215可以是電晶體、電容器、電阻器、記憶體單元、處理器及/或類似者。在一項具體實施例中，裝置1215是電晶體，而介電層是用於此電晶體的閘極絕緣層。
系統1200的積體電路設計單元1240能夠提供可通過半導體處理系統1210來製造的記憶體裝置設計。設計單元1240可接收與用於記憶體裝置的待設計積體電路的設計規格有關資料。在一項具體實施例中，積體電路設計單元1240可進行裝置設計的模型化、及/或所處理之半導體裝置的測試，用以判斷此設計或裝置的某些區域是否應該有能力釋放信號線上的累積電荷，如以上所述。積體電路設計單元1240能夠分析並進行設計調整以提供共用順向偏壓電路及反向偏壓二極體的實作，用以保護預定信號線或電力線免於過量電荷積累。
在其他具體實施例中，積體電路設計單元1240可進行需要設計調整的區域的自動判定，用以實施共用順向偏壓電路及反向偏壓二極體，並且自動將設計調整併入此裝置設計。舉例而言，積體電路設計單元1240的設計人員或使用者一旦使用圖形使用者介面產生的與積體電 路設計單元1240進行通訊的設計，單元1240便可進行自動化設計修改。
系統1200可能夠進行涉及各種技術的各種產品的分析及製造。舉例而言，系統1200可設計並產生用於製造下列所述的資料：CMOS技術的裝置、Flash技術、BiCMOS技術、功率裝置、控制器、處理器、記憶體裝置(例如：DRAM裝置)、NAND記憶體裝置、及/或各種其它半導體技術。
雖然，在一些實施例中，本文中的電路是為了一致性及便於說明而依據FD SOI裝置描述，本領域技術人員會瞭解的是，本文中所述旳概念亦可套用至其它SOI裝置(例如：部分耗盡型(PD)SOI裝置)，並且仍在本文具體實施例的範疇內。本文中所述的概念及具體實施例可套用至多種類型的VT系列的裝置，包括但不限於FD SOI LVT電晶體、FD SOI SLVT電晶體、FD SOI RVT電晶體、FD SOI HVT電晶體、或本文中的組合，並且仍在本文具體實施例的範疇內。本文中的概念及具體實施例可套用至上述技術中任何VT系列的電晶體(例如：是否有產生ULVt或UHVt)。
系統1200可能夠製造並測試各種產品，所述產品包括具有涉及不同技術的作用及未作用閘極的電晶體。舉例而言，系統1200可用來製造並測試與下列有關的產品：CMOS技術、快閃記憶體技術、BiCMOS技術、功率裝置、記憶體裝置(例如：DRAM裝置)、NAND記憶體裝置、 處理器、及/或各種其它半導體技術。
上述方法可通過指令來支配，所述指令是儲存於非暫存電腦可讀儲存媒體中，並且可由例如運算裝置中的處理器來執行。本文中所述的運作各可對應於非暫存電腦記憶體或電腦可讀儲存媒體中所儲存的指令。在不同具體實施例中，此非暫存電腦可讀儲存媒體包括磁性或光碟儲存裝置、諸如快閃記憶體的固態儲存裝置、或其它一或多個非揮發性記憶體裝置。儲存於非暫存電腦可讀儲存媒體上的電腦可讀指令可呈原始碼、組合語言碼、目標碼、或其它指令格式，是由一或多個處理器來解譯及/或可由此一或多個處理器執行。
以上所揭示的特定具體實施例僅具有說明性，因為對受益於本文教示的本領域技術人員，本發明可採用對其顯而易見的相異但等同的方式來修改並且實踐。舉例而言，以上所提出的程序步驟可按照不同順序來進行。再次，除了如申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，以上揭示的特定具體實施例明顯可被改變或修改，而且所有此類變化全都視為在本發明的範疇及精神內。因此，本文尋求的保護是如申請專利範圍中所提。

Claims (19)

  1. 一種用於製造半導體裝置的設備，該設備包含：在n型阱區及隔離的p型阱區上形成有至少一個電晶體的標準胞元，其中，該n型阱區及該p型阱區是在深n型阱區上形成；操作性耦合至該標準胞元的第一及第二信號線；耦合至該第一信號線的第一天線胞元，該第一天線胞元包含：在該隔離的p型阱區上形成的第一天線二極體，其中，該第一天線二極體的陰極操作性耦合至該第一信號線，並且該第一天線二極體的陽極操作性耦合至該隔離的p型阱區；在該隔離的p型阱區上形成的第二天線二極體，其中，該第二天線二極體的陽極操作性耦合至該隔離的p型阱區，並且該第二天線二極體的陰極操作性耦合至接地節點，用於釋放該第一信號線上的累積電荷；以及耦合至該第二信號線的第二天線胞元，該第二天線胞元包含：在該隔離的p型阱區上形成的第三天線二極體，其中，該第三天線二極體的陰極操作性耦合至該第二信號線，並且該第三天線二極體的陽極操作性耦合至該隔離的p型阱區。
  2. 如申請專利範圍第1項所述的設備，還包含操作性耦合至該隔離的p型阱區並操作性耦合至基板區的基板接觸部，用於釋放該第一信號線上的該累積電荷。
  3. 如申請專利範圍第1項所述的設備，其中，該第二天線胞元還包含：在該隔離的p型阱區上形成的第四天線二極體，其中，該第四天線二極體的陽極操作性耦合至該隔離的p型阱區，並且該第四天線二極體的陰極操作性耦合至接地節點，用於釋放該第二信號線上的累積電荷。
  4. 如申請專利範圍第1項所述的設備，其中，該標準胞元為反相器、及閘、反及閘、或閘、反或閘及互斥或閘其中至少一者。
  5. 如申請專利範圍第1項所述的設備，其中，該標準胞元耦合至VSS電力線，並且耦合至VDD接地線。
  6. 如申請專利範圍第1項所述的設備，其中，所述累積電荷是由於在該設備的一部分上進行半導體製程步驟所形成。
  7. 如申請專利範圍第1項所述的設備，其中，該標準胞元是由至少一種FD SOI電晶體所構成，其中，該FD SOI電晶體為FD SOI LVT電晶體、FD SOI SLVT電晶體、FD SOI RVT電晶體或FD SOI HVT電晶體其中至少一者。
  8. 一種用於製造半導體裝置的設備，該設備包含：在n型阱區及隔離的p型阱區上形成有至少一個電晶體的記憶體裝置，其中，該n型阱區及該p型阱區是在深n型阱區上形成；操作性耦合至該記憶體裝置的第一及第二信號線；在該隔離的p型阱區上形成的第一天線二極體，其中，該第一天線二極體的陰極操作性耦合至該第一信號線，並且該第一天線二極體的陽極操作性耦合至該隔離的p型阱區；在該隔離的p型阱區上形成的第二天線二極體，其中，該第二天線二極體的陽極操作性耦合至該隔離的p型阱區，並且該第二天線二極體的陰極操作性耦合至接地節點，用於釋放該第一信號線上的累積電荷；以及在該隔離的p型阱區上形成的第三天線二極體，其中，該第三天線二極體的陰極操作性耦合至該第二信號線，並且該第三天線二極體的陽極操作性耦合至該隔離的p型阱區，用於釋放該第二信號線上的累積電荷。
  9. 如申請專利範圍第8項所述的設備，還包含操作性耦合至該隔離的p型阱區並耦合至基板區的基板接觸部，用於釋放該第一信號線上的該累積電荷。
  10. 如申請專利範圍第8項所述的裝置，其中，該第一信號線耦合至該記憶體裝置的記憶體單元，並且該第二信號線操作性耦合至該記憶體裝置的記憶體控制胞元。
  11. 如申請專利範圍第8項所述的設備，其中，該記憶體裝置為靜態隨機存取記憶體(SRAM)裝置。
  12. 一種用於製造半導體裝置的方法，該方法包含：提供操作性耦合至接地節點並耦合至隔離的p型阱區且耦合至VDD節點的第一共用二極體；提供在該隔離的p型阱區上形成並操作性耦合至該半導體裝置的第一信號線的第一天線二極體，用於釋放該第一信號線上的累積電荷；以及提供在該隔離的p型阱區上形成並操作性耦合至該半導體裝置的第二信號線的第二天線二極體，用於釋放該第二信號線上的累積電荷。
  13. 如申請專利範圍第12項所述的方法，其進一步包含提供操作性耦合至該接地節點並耦合至該隔離的p型阱區且耦合至該VDD節點的第二共用二極體。
  14. 如申請專利範圍第12項所述的方法，還包含進行裝置設計的模型化以識別功能胞元的所述第一與第二信號線，且電荷將會在處理操作期間於該功能胞元上積累。
  15. 如申請專利範圍第13項所述的方法，其中：提供該第一共用二極體包含在記憶體裝置中的陣列中的第一記憶體單元與第二記憶體單元之間置放該第一共用二極體；以及提供該第二共用二極體包含在該陣列中的該第二記憶體單元與第三記憶體單元之間置放該第二共用二極體。
  16. 如申請專利範圍第15項所述的方法，其中，所述第一與第二二極體是沿著鄰近該第一共用二極體的該第一記憶體單元置放。
  17. 如申請專利範圍第12項所述的方法，其中，提供該第一共用二極體包含在記憶體裝置的列解碼器與行解碼器交會處置放該第一共用二極體。
  18. 如申請專利範圍第12項所述的方法，其中：提供該第一天線二極體包含將該第一天線二極體的陰極耦合至該第一信號線，並且將該第一天線二極體的該陽極耦合至該隔離的p型阱區；提供該第一共用二極體包含將該第一共用二極體的該陽極耦合至該隔離的p型阱區，並且將該第一共用二極體的該陰極耦合至接地節點，用於釋放該第一信號線上的累積電荷，其中，該第一信號線操作性耦合至功能胞元。
  19. 如申請專利範圍第18項所述的方法，還包含提供在該半導體裝置中操作性耦合至該隔離的p型阱區並操作性耦合至基板區的基板接觸部，用於釋放所述第一與第二信號線上的所述累積電荷。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
KR102495516B1 (ko) * 2018-05-08 2023-02-02 삼성전자주식회사 반도체 장치 및 그 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200505021A (en) * 2003-07-16 2005-02-01 Realtek Semiconductor Corp Cascaded diode structure with deep N-well and method for making the same
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device
US20140176216A1 (en) * 2012-12-26 2014-06-26 Commissariat à I'énergie atomique et aux énergies alternatives Integrated circuit comprising a clock tree cell
US20150077887A1 (en) * 2013-09-18 2015-03-19 Nxp B.V. Static current in io for ultra-low power applications

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW503231B (en) 1999-11-04 2002-09-21 Everlight Chem Ind Corp Method for preparing 3-aminot-1,2-propandiol derivatives
US20060145238A1 (en) * 2005-01-05 2006-07-06 Fabiano Fontana Diode structure for word-line protection in a memory circuit
US7767515B2 (en) * 2006-02-27 2010-08-03 Synopsys, Inc. Managing integrated circuit stress using stress adjustment trenches
US8654592B2 (en) * 2007-06-12 2014-02-18 Micron Technology, Inc. Memory devices with isolation structures
US8678271B2 (en) * 2007-06-26 2014-03-25 Globalfoundries Inc. Method for preventing void formation in a solder joint
US7843673B2 (en) * 2007-09-25 2010-11-30 Chartered Semiconductor Manufacturing, Ltd. Antenna diodes with electrical overstress (EOS) protection
US8264065B2 (en) * 2009-10-23 2012-09-11 Synopsys, Inc. ESD/antenna diodes for through-silicon vias
FR2975803B1 (fr) * 2011-05-24 2014-01-10 Commissariat Energie Atomique Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US20140159157A1 (en) * 2012-12-07 2014-06-12 Altera Corporation Antenna diode circuitry and method of manufacture
CN105556667B (zh) * 2015-09-08 2018-09-18 香港应用科技研究院有限公司 用于高hbm esd保护能力的横向二极管和垂直scr混合结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200505021A (en) * 2003-07-16 2005-02-01 Realtek Semiconductor Corp Cascaded diode structure with deep N-well and method for making the same
US20090003105A1 (en) * 2007-06-26 2009-01-01 Kiyoo Itoh Semiconductor device
US20140176216A1 (en) * 2012-12-26 2014-06-26 Commissariat à I'énergie atomique et aux énergies alternatives Integrated circuit comprising a clock tree cell
US20150077887A1 (en) * 2013-09-18 2015-03-19 Nxp B.V. Static current in io for ultra-low power applications

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