CN102640269A - 电子装置和系统及其制造和使用方法 - Google Patents

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Abstract

提供了一组新颖的结构和方法来减小电子器件和系统的大阵列中的功率消耗。一些结构和方法可以通过重新使用已有的体CMOS工艺流程和制造技术来大量地实施，从而允许半导体工业以及更宽的电子工业来避免向替换的技术的高价并有风险的切换。一些结构和方法涉及深耗尽沟道(DDC)设计，从而允许基于CMOS的器件相比于传统的体CMOS具有减小的σVT，并且可以允许在沟道中具有掺杂剂的FET的阈值电压VT被更精确地设置。DDC设计也可以相比于传统的体CMOS晶体管具有强主体效应，这可以允许在DDC晶体管中的功率消耗的有效动态控制。存在许多方式来构造DDC以实现不同优点。

Description

电子装置和系统及其制造和使用方法
相关申请
本申请要求2009年9月30日递交的美国临时申请No.61/247,300的优先权，其内容通过引用全部结合在这里。本申请要求2009年11月17日递交的美国临时申请No.61/262,122的优先权，其内容通过引用全部结合在这里。本申请要求2010年2月18日递交的美国临时申请No.12/708,497的优先权，其内容通过引用全部结合在这里。
背景技术
电子装置空前地已经变为日常生活的一部分。诸如个人计算机和移动电话的系统已经根本地改变了我们如何工作、如何游戏和如何通信的方式。每年都会引入新的装置，诸如数字音乐播放器、e-book(电子书)阅读器和平板电脑，以及改善已有的产品族。这些新的装置表现出了不断增加的创新，它们继续转变了我们的生活方式。
电子系统对于世界经济和现代文化的重要性的升高迄今为止已经部分地通过半导体工业对于摩尔定律的忠实实现成为可能。按照首先发现该现象的戈登摩尔(其为英特尔的奠基人)的名字命名的摩尔定律规定了在集成电路(或芯片)上的相同面积内可以廉价制造的晶体管的数目随着时间稳定地增加。一些工业专家将该定律量化，规定例如在相同面积内的晶体管的数目近似每两年大致翻倍。在没有由摩尔定律提供的功能性的增加和相关的成本和尺寸的减小的状态下，现在广泛可得的许多电子系统将不会变得实际或可负担。
对于有些时候，半导体工业已经成功地通过使用体CMOS技术来制造芯片中的电路来保持摩尔定律。体CMOS技术已经被证明特别“可缩微的”，这意味着体CMOS晶体管可以越来越小，同时优化和重新使用已有的制造工艺和设备，来保持可以接受的制造成本。在历史上，随着体CMOS晶体管的尺寸减小，其功率消耗也减小，从而有助于工业在更小的成本下遵循摩尔定律提供增加的晶体管密度。因此，半导体工业已经能够随着尺寸来减小体CMOS晶体管的功率消耗，从而减小了操作晶体管和其中存在晶体管的系统的成本。
然而，近年来，减小体CMOS晶体管的功率消耗同时减小它们的尺寸已经变得越来越难。晶体管功率消耗直接影响晶片功率消耗，这转而影响对系统进行操作的成本，并且在一些情况下，影响系统的利用。例如，如果相同芯片面积内的晶体管的数目翻倍，同时每个晶体管的功率消耗保持相同或增加，则芯片的功率消耗将会高出一倍多。这部分地由于需要冷却所制造的芯片，这也需要更多能量。因此，这将会使得操作该芯片的终端用户所承担的能量成本高出一倍多。这种功率消耗的增加也例如通过减小了移动装置的电池寿命显著地减小了消费者电子产品的有用性。这也具有诸如增加热产生和需要散热等的其他效果，部分地降低系统的可靠性，并且不利地影响环境。
在半导体工程师之间已经产生了广泛的理解：继续减小体CMOS的功率消耗是不可行的，部分地因为相信晶体管的工作电压VDD不能够随着晶体管尺寸减小而减小。CMOS晶体管可以被打开或关闭。CMOS晶体管的状态由施加到晶体管的栅极的电压的值相对于晶体管的阈值电压VT来确定。在晶体管被打开的同时，其消耗动态功率，这可以由以下公式表示：
P动态＝CVDD 2f
其中，VDD是施加到晶体管的工作电压，C是在晶体管被打开时的晶体管负载电容，并且f是晶体管工作的频率。在晶体管被关闭的同时，其消耗静态功率，其可以由以下公式表示：P静态＝IOFFVDD，其中，IOFF是在晶体管被关闭时的漏电流。在历史上，工业上主要通过减小工作电压VDD来减小晶体管功率消耗，这减小了动态和静态功率。
减小工作电压VDD的能力部分地由能够精确地设置阈值电压VT来确定，但是因为各种因素(例如包括随机掺杂波动(RDF))的改变，这已经随着晶体管尺寸下降而变得越来越难。对于使用体CMOS工艺制造的晶体管，设置阈值电压VT的主要参数是沟道中掺杂剂的量。影响VT的其他因素是环状注入(halo implantation)、源极和漏极扩展和其他因素。理论上，这可以被精确地完成，使得相同的芯片上的相同晶体管将会具有相同的VT，但是实际上阈值电压可以显著地改变。这意味着这些晶体管将不会响应于相同的栅极电压而被同时打开，并且一些根本不会被打开。对于具有100nm以下的沟道长度的晶体管来说，RDF是VT中的主要确定变量，通常被称作为西格玛VT或σVT，并且由RDF引起的σVT的量仅随着沟道长度减小而增加。如图1所示(其基于由Intel公司提供的信息、所估计的实验数据、以及由Kiyoo Itoh(Hitachi Ltd.，在IEEE International Solid-State Circuits Conference，2009)进行的主题报告)，半导体工程师中的传统的智慧是纳米尺度体CMOS中的增加的σVT将1.0V设置作为前向工作电压VDD的实际下限。VDD被示出为向下倾斜的函数，具有减小到TARGET(目标)区域的工业目标。然而，σVT的曲线随着减小器件的特征尺寸而增加，而RDF实际使得Vmin增加。动态和静态功率的功率函数是功率＝CVDD 2f+IVDD。因此，总功率增加。
由于这些和其他原因，半导体工业中的工程师广泛地相信体CMOS必须在将来的节点中被废弃，而不考虑存在许多在短沟道器件中减小σVT的已知技术。例如，减小体CMOS中的σVt的一个传统方法包括提供随着沟道竖直向下延伸(离开栅极朝向衬底)增加掺杂剂浓度的非均匀掺杂轮廓。虽然这种类型的后退的掺杂轮廓的类型不减小对于掺杂变化的灵敏度，但是其增加对于不利地影响器件操作的短沟道效应的灵敏度。因为短沟道效应，这些掺杂参数通常不能够向纳米尺度器件缩微，使得这种方法一般不能适合于用于纳米尺度的、短沟道的晶体管。随着技术朝向形成在45nm或者甚至22nm工艺节点处的短沟道器件移动，可以预料到这种器件中的后退方法的优点将会到达极限。
努力克服这种技术障碍的半导体工程师已经尝试使用超陡后退阱(SSRW)来解决与缩微到纳米尺度领域相关的性能问题。与用于纳米尺度器件的后退掺杂类似，SSRW技术使用特殊的掺杂轮廓，其在轻掺杂的沟道下方形成重掺杂层。SSRW轮廓与后退掺杂的差异在于具有超陡的掺杂剂水平增加，以将沟道掺杂减小到尽可能小的水平。这种陡掺杂剂轮廓可以导致短沟道效应的减小、沟道区域的迁移率增加以及更小的寄生电容。然而，当制造用于大体积、纳米尺度的集成电路应用的这种装置时，非常难以实现这种结构。这种困难部分地由于后退阱和SSRW掺杂剂颗粒向沟道区域(特别是p阱器件，诸如NMOS晶体管)的外扩散。同样，SSRW的使用不消除与可以将σVT增加到不可接受的水平的随机掺杂剂密度波动有关的问题。
除了解决已有的体CMOS实施方式的缺点的这些和其他尝试之外，工业已经聚焦到在沟道中不具有掺杂剂的CMOS晶体管结构。这种晶体管结构例如包括全耗尽绝缘体上硅(SOI)和各种FINFET(鳍式场效晶体管)或者欧米伽栅极器件。SOI器件通常具有限定在薄的顶部硅层上的晶体管，该顶部硅层与硅衬底由玻璃或氧化硅的薄绝缘层分离，称作埋氧(BOX)层。FINFET器件使用多个栅极来控制硅沟道中的电场。这可以通过在硅沟道中具有低的掺杂剂来具有减小的σVT。这使得注入到沟道的掺杂剂原子的数目和位置的原子水平的改变变得不重要。然而，这两种类型的器件都需要比用在体CMOS中的那些更加复杂和昂贵的晶片和相关的处理。
已知与向新技术转变相关的较大成本和风险，半导体和电子系统的制造商已经尝试扩展体CMOS的使用的方式。这些努力迄今为止已经被证明为不成功的。体CMOS中的功率消耗的持续减小已经越来越被认为是半导体工业中不可克服的问题。
发明内容
附图说明
图1示出了对于器件缩微的功率极限和σVT极限的趋势的示例。
图2A示出了根据一个实施例的具有深耗尽沟道(DDC)的场效应晶体管的图。
图2B示出了根据一个实施例的具有深耗尽区域的沟道的图。
图2C示出了根据一个实施例的具有不同掺杂浓度的三个区域的沟道的另一个示例。
图2D示出了根据一个实施例的具有深耗尽区域的沟道的另一个示例。
图3示出了根据一个实施例的掺杂剂浓度与沟道深度的图。
图4示出了根据一个实施例的掺杂剂浓度与沟道深度的变化例的图。
图5示出了根据一个实施例的来自各种器件的不同阈值电压相对于电源电压绘制的统计视图的示例。
图6示出了根据一个实施例的改善的σVT的示例。
图7A示出了根据传统工艺和结构制造的体CMOS晶体管的示例。
图7B示出了根据实施例的DDC晶体管，其具有相比于图7A的传统的体CMOS器件具有明显更深的耗尽区域。
图8A示出了对应于图7A中示出的传统体CMOS结构的FET的示例。
图8B示出了对应于图7B中示出的新颖深阱结构的FET的结构。
图9示出了对于NMOS器件的整体迁移率曲线的示例。
图10示出了相对于均匀沟道的DDC结构的阈值电压和主体偏压之间的比较的示例。
图11示出了相对于均匀沟道的DDC结构的σVT和主体偏压之间的比较。
图12示出了新颖的DDC结构的轮廓与具有SSRW的传统的体CMOS的轮廓之间的比较的示例。
图13示出了传统的CMOS器件与按照这里公开的实施例构造的结构相比较的示例。
图14A-I示出了用于制造具有DDC掺杂轮廓的沟道的器件的工艺流程的图。
图15示出了具有高掺杂屏蔽区域和将主体偏压电压施加到主体的机构的多模式器件的示例。
图16示出了在n沟道DDC器件与传统N沟道器件之间的阈值电压VT相对于偏压电压VBS的比较的示例。
图17A示出了在传统器件中，器件之间的阈值电压的变化如何使得延迟时间广泛分布的示例。
图17B示出了根据实施例的对于DDC器件的改善的延迟时间特性的示例。
图18示出了根据一个实施例的对于器件设置的静态VT值的图。
图19示出了根据一个实施例的具有独立的主体的多组晶体管的示例。
图20示出了根据一个实施例的n沟道4端子晶体管布局的示例。
图21示出了根据一个实施例的具有浅P阱(SPW)的沟道4端子晶体管的示例。
图22示出了根据一个实施例的具有主体存取晶体管的动态多模式晶体管的示例。
图23示出了根据一个实施例的具有部分沟槽隔离(PTI)的动态多模式晶体管的另一个示例。
图24是出了根据一个实施例的具有PTI的4端子晶体管的示例。
图25示出了根据一个实施例的具有局部互连的3端子晶体管的示例。
图26示出了根据一个实施例的具有将主体连接到栅极的PGC的3端子晶体管的另一个示例。
图27示出了根据一个实施例的具有在有源区域中进行主体接触的3端子晶体管的另一个示例，该有源区域在栅极延伸部下方延伸。
图28示出了根据一个实施例的具有主体接触的3端子晶体管的另一个示例。
图29示出了根据一个实施例的可编程4/3端子晶体管的示例。
图30示出了根据一个实施例的能够使用4端子晶体管进行动态模式切换的电路的示例。
图31示出了根据一个实施例的使用4端子晶体管的动态模式切换电路的示例。
图32A示出了根据一个实施例的能够进行动态模式切换的电路的示例。
图32B示出了用于在图32A中的电路块的截面的示例。
图33A示出了根据一个实施例的能够进行动态模式切换的电路的示例。
图33B示出了用于在图33A中的电路块的截面的示例。
图34A示出了由不同的一般使用的组件的电路的示例。
图34B示出了根据一个实施例的使用主体存取晶体管的晶体管组的示例。
图34C示出了根据一个实施例的使用主体存取晶体管的晶体管组的示例。
图34D示出了根据一个实施例的具有分离连接部(tap)的使用主体存取晶体管的晶体管组的示例。
图34E示出了对应于图34D的截面图的示例。
图35示出了根据一个实施例的使用混合的传统器件和新器件的多模式切换电路的示例。
图36示出了基于传统方法的另一个多模式切换电路的示例。
图37示出了根据一个实施例的基于部分耗尽(PD)SOI的多模式切换电路的示例。
图38示出了根据一个实施例的6T SRAM单元的示例。
图39示出了用于图38的6T SRAM的布局示例的示例。
图40A示出了图39的布局的截面的示例。
图40B示出了对应于图39的6T SRAM单元的立体图的示例。
图41A示出了对应于图39的阱的俯视图的示例。
图41B示出了根据一个实施例的被堆叠以形成2x2阵列的6T SRAM单元的示例。
图42示出了结合这里描述的实施例的连接部单元的布局示例。
图43示出了对应于图42的截面图的示例。
图44示出了图42的连接部单元的俯视图的示例。
图45示出了根据一个实施例的形成2x2SRAM阵列的示例。
图46示出了根据一个实施例的使用用于SPW隔离的连接部单元的4x4SRAM阵列的示例。
图47示出了根据一个实施例的用于每行VSS的6T-SRAM的示例。
图48示出了对应于图47的SRAM单元的布局的示例。
图49A示出了对应于图48的SRAM布局的SPW和SNW的示例。
图49B示出了根据一个实施例的具有每行VSS技术的2x2SRAM阵列。
图49C示出了根据一个实施例的具有每行VSS技术的4x4SRAM阵列。
图50示出了对应于图47的SRAM单元的布局的另一个示例。
图51A示出了对应于图50的SRAM布局的SPW和SNW的示例。
图51B示出了根据一个实施例的具有每行VSS技术的2x2SRAM阵列。
图51C示出了根据一个实施例的具有每行VSS技术的4x4SRAM阵列。
图52到图54示出了这里描述的DDC器件和实施例的系统应用。
具体实施方式
提供了一套新颖的结构和方法，以减小在电子装置和系统的大阵列中的功率消耗。一些这种结构和方法可以通过重新使用已有的体CMOS工艺流程和制造技术来大量地实施，从而允许半导体工业以及更宽泛的电子工业避免向可替换技术的成本高并有风险的切换。
如上所述，一些结构和方法涉及深耗尽沟道(DDC)设计。DDC可以允许CMOS器件相比于传统的体CMOS具有减小的σVT，并且可以允许在沟道区域中具有掺杂剂的FET的阈值电压VT被精确得多地设置。DDC设计也可以相比于传统的体CMOS晶体管具有更强的体效应，这可以允许在DDC晶体管中的功率消耗的重要动态控制。存在许多方式来构造DDC，以实现不同优点，并且这里提供的附加的特征和方法可以被单独或结合DDC使用，来产生附加优点。
也提供了用于将晶体管集成到芯片上的有利方法和结构，其例如包括可以利用DDC来提供改善的功率消耗的实施方式。此外，一些实施例中的晶体管和集成电路可以使得各种其他优点成为可能，包括更低的散热、改善的可靠性、小型化和/或有利的制造经济性。也存在各种方法来静态地或动态地强调新晶体管结构的一些或全部。即使在没有这里讨论的新颖晶体管的情况下，许多集成电路水平的发展提供了优点。许多方法和结构可以在除了体CMOS晶体管之外的其他类型的器件中有用，例如包括在沟道和/或主体中具有掺杂剂的其他类型的晶体管。
也提供了用于在诸如电子产品的系统中结合和使用这里描述的发明以提供益处的方法和结构，这些益处在一些实施例中包括在系统水平改善功率消耗、改善系统性能、改善系统成本、改善系统制造能力和/或改善系统可靠性。如将会描述的，本发明可以有利地被用在大范围的电子系统中，在本发明中，电子系统包括在消费者装置中以及各种其他的电子装置中，消费者装置例如为个人计算机、移动电话、电视机、数字音乐播放器、机顶盒、膝上和掌上计算装置，e-book阅读器、数字摄像机、GPS系统、平板显示器、便携式数字存储装置和平板电脑。在一些这些实施方式中，晶体管和集成电路可以相当地加强电子系统整体的操作，并且因此加强其商业适用性。在一些实施例中，创新的晶体管、集成电路和如这里描述容纳它们的系统也能够使得比可选的方法更环境友好的实施方式成为可能。
在一个实施例中，新颖的场效应晶体管(FET)结构被设置为相比于传统的短沟道器件具有精确控制的阈值电压。其可以具有改善的迁移率和其他重要晶体管特性。这种结构及其制造方法可以允许相比于传统器件具有低的工作电压的FET晶体管。此外或者可选的，它们可以允许这种器件的阈值电压在操作期间被动态地控制。一些实施方式中的FET可以向设计者提供设计具有这样的FET器件的集成电路的能力，该FET器件能够在电路工作的同时被动态地调整。集成电路中的FET结构在一些实施方式中可以被设计为具有名称上相同的结构，并且此外或可选地，可以被控制、调制或编程以响应于不同偏压电压在不同电压下工作。这些结构可以使得电路能够以有效和可靠的方式静态地规定和/或动态地改变工作的模式。此外，在一些实施方式中，这些结构可以被构造为对于在电路内的不同应用后期制造。
这些和其他优点在数字电路中提供了满足设计者、制造者和消费者的许多需要的进步。这些优点可以提供由新颖的结构构成的系统，该新颖的结构能够使得持续并进一步进步的集成电路成为可能，这导致了具有改善的性能的器件和系统。在一些实施方式中，体CMOS可以继续在额外的时间段内保持与摩尔定律并驾齐驱，并且基于体CMOS的电路和系统中的进一步的发明可以继续以超前的性能速率进行改善。在这里将会参照晶体管、集成电路、电子系统和相关方法描述实施例和示例，并且将会突出新颖的结构和方法在制造工艺和商业链的各个水平(包括对于电子产品的终端用户)提供的特征和优点。这些示例中固有的概念应用到结构和制造集成电路和电子系统的方法将会证明是很有富余的。因此，将会理解本发明的精神和范围不局限于这些实施例和概念，但是仅由附在这里的权利要求限制并且也在相关和共同受让的申请中。
具有比90纳米更小栅极长度的纳米场效应晶体管(FET)结构比传统的纳米尺度FET器件具有更精确的可控制阈值电压。附加的益处包括改善载流子迁移率和减小由于RDF引起的阈值电压的变化。一个实施例包括这样纳米尺度FET结构，其可操作以使得延伸到栅极下方的深度的耗尽带或区域被设置为比栅极长度的一半更大。FET结构具有掺杂浓度不同的至少两个区域，以帮助定义在栅极以下的该耗尽带或区域中的DDC。在一个示例中，在栅极附近的第一区域具有比与第一区域分离的第二区域更低的掺杂剂浓度，并且位于在栅极以下的一距离处。这提供了与第二掺杂屏蔽区域成对的第一低掺杂沟道区域(通常具有基本未掺杂的外延生长沟道层)，该第二掺杂屏蔽区域可以用来通过中断在阈值电压或以上的电压被施加到栅极时从栅极发射的电场来限定DDC。深耗尽区域可以被可选地称作为DDC或深耗尽带，并且其空间延伸和特性将会随着晶体管结构和电工作状态而改变。存在许多关于这些结构和区域的精确的几何尺寸和位置的变化，并且将会在下文中具体描述其中的一些。
这些结构以及制造结构的方法允许相比于传统的纳米尺度器件具有更低的工作电压和更低的阈值电压的FET晶体管。此外，它们允许这种器件的阈值电压在工作期间被动态地控制。最终，这些结构以及制造结构的方法用于涉及具有能够在电路工作期间动态地调整的FET器件的集成电路。因此，集成电路中的晶体管可以被设计为具有名称上相同的结构，并且可以被控制、调制或编程以响应于不同偏压电压在不同电压下工作。此外，在一些实施方式中，这些结构可以被构造为对于在电路内的不同应用后期制造。
这里参照晶体管描述了特定实施例和示例并且突出了新颖的结构和方法对于晶体管提供的特征和优点。然而，这些示例中固有的概念应用到制造集成电路的结构和方法是可扩展的并且不局限于晶体管或体CMOS。因此，将会理解本发明的精神和范围不局限于这些实施例和示例或者附在这里以及相关和共同受让的申请中的权利要求，而是可以有利地应用到其他数字电路环境。
在以下的描述中，大量的特定细节被给出为具有可以是是本发明的优选方式。很明显本发明可以在不具有这些具体细节的情况下实施。在其他情况下，已知的电路、组件、逻辑和工艺没有被具体示出或者被适宜性或以框图形式示出，以不用不必要的细节妨碍本发明。此外，对于大部分内容，关于材料、工具、处理时机、电路布局和核心设计的细节已经被省略，因为这种细节对于获得本发明的完整理解是不必要的，它们被认为是在本领域普通技术人员的理解范围内。特定的项被用在以下描述和权利要求各处以表示具体的系统组件。类似地，将会明白组件可以由不同的名称指代并且这里的描述不示意图识别在名称上而非功能上不同的组件。在以下的讨论和权利要求中，术语“包括”和“包含”被以开放的方式使用，并且因此应当被理解为例如“包括但非局限于”。
这里将会描述上述方法和结构的各种实施例和示例。将会认识到具体描述仅为示意性的并且不是为了以任何方式限制。将会容易使对于具有本公开的教导的本领域技术人员想起其他实施例。将会具体参照在附图中示出的实施例。相同的附图标记将会被用在附图各处并且以下的具体的描述将会提及相同或相似的部件。
为了清楚，并不会示出和描述这里描述的实施方式和实施例的全部程序特征。当然可以理解在这里的本发明的任何这种实际实施例的发展中，通常将会进行大量的实施方式具体决定以实现开发者的具体目标。此外，将会民办该这种发展努力可能是复杂和耗时的，但是对于受益于本公开的本领域技术人员来说，仍然将会是工程师的例行任务。
同样，将会关于实体或功能区域或层描述被注入或者以其他方式存在于衬底或半导体的晶体层中以调整半导体的物理和电学特性的原子的浓度。这可以由本领域技术人员理解为具有特别平均的浓度的材料的三维质量。或者，它们可以被理解为具有不同的或空间变化的浓度的子区域或子层。它们可以存在为掺杂剂原子的小团、基本类似的掺杂剂原子的区域等或者其他实体实施例。基于这些特性的区域的描述不是为了限制形状、具体的位置或朝向。它们都不是为了将这些区域或层限制到处理步骤的任何具体类型或数目、层的类型或数目(例如，复合的或整体的)、所利用的半导体沉积、蚀刻技术或者生长技术。这些处理可以包括外延形成区域或原子层沉积、掺杂剂注入方法或具体的竖直或横向掺杂剂轮廓，包括：线性、单调增加、后退或其他合适的空间变化掺杂剂浓度。包括在这里的实施例和示例可以示出所采用的具体处理技术或材料，诸如下文描述并在图14A-I中示出的外延和其他处理。这些示例仅为了示意性示例，并且因此不应当被认为是限制。掺杂剂轮廓可以具有掺杂剂浓度不同的一个或多个区域或层，并且浓度的变化以及区域或层是如何限定的(无论工艺如何)可以或不可以经由光学计数技术或使用不同的定性或定量掺杂剂浓度确定技术的其他掺杂剂分析工具来检测，其中光学技术包括红外光谱、卢瑟福背向散射(RBS)、次级离子质谱法(SIMS)。
图2A示出了根据一个实施例的场效应晶体管(FET)100。FET 100包括栅极电极102、源极104、漏极106和设置在沟道110上的栅极堆叠部108。沟道110可以是深耗尽的，这意味着一般从栅极堆叠部到屏蔽区域测量的沟道深度比传统的沟道深度明显更深，如下文中更详细描述的。在操作过程中，偏压电压122VBS可以被施加到源极104，并且P+端子126被在连接部124处连接到P阱114，以闭合电路。栅极堆叠部108包括栅极电极102、栅极接触部118和栅极电介质128。包括栅极隔离物130以将栅极从源极和漏极隔离开。源极/漏极延伸部(SDE)132在电介质128下方延伸源极和漏极。
FET 100被示出为具有由N型掺杂剂材料制成的源极和漏极的N沟道晶体管，该N型掺杂剂材料形成在作为P型掺杂硅衬底的衬底上，来提供形成在衬底116上的P阱114。然而，将会理解，通过适当地改变衬底或掺杂剂材料，可以替换由其他合适的衬底(诸如基于砷化镓的材料)制成的非硅P型半导体晶体管。
源极104和漏极106可以使用传统的掺杂剂注入工艺和材料形成，并且例如可以包括修改，例如，应力诱导源极/漏极结构、上升和/或凹陷源极/漏极、不对称掺杂、反掺杂或晶体结构调整源极/漏极或者按照HDD(高掺杂漏极)技术的源极/漏极延伸部区域的注入掺杂。延伸区域132一般形成在衬底中并且有助于吸收一些与漏极相关的电势。也可以使用修改源极/漏极工作特性的各种其他技术，包括源极漏极沟道延伸(末端)或环状注入，环状注入有助于通过在源极/漏极(S/D)区域附近产生局域性掺杂剂分布来缩微器件沟道长度，其中该分布可以延伸到沟道下方。在特定实施例中，不同种类的掺杂剂材料可以被用作为补偿掺杂剂，来调整电学特性。
栅极电极102可以由传统材料形成，包括但不局限于特定材料、金属合金、金属氮化物、金属硅化物以及这些材料的层叠物和复合物。栅极电极102也可以由多晶硅形成，例如包括高掺杂多晶硅和多晶硅-锗合金。金属或金属合金可以包括含有铝、钛、钽或其氮化物(包括诸如氮化钛的含钛化合物)的那些金属或金属合金。栅极电极102的形成可以包括硅化法、化学气相沉积法和物理气相沉积法，例如但并不局限于蒸发法和溅射法。通常，栅极电极102具有从约1到约500纳米的整体厚度。
栅极电介质128可以包括传统的电介质材料，诸如氧化物、氮化物和氮氧化物。或者，栅极电介质128可以包括更高介电常数的电介质材料，包括但不局限于氧化铪、硅化铪、氧化锆、氧化镧、氧化钛、钡-锶-钛酸盐和铅-锆酸盐-钛酸盐、基于金属的电介质材料和具有介电特性的其他材料。优选的含有铪的氧化物包括HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx等。根据成分和可用沉积处理设备，栅极电介质128可以由诸如热或等离子体氧化的方法、氮化法、化学气相沉积法(包括原子层沉积法)和物理气相沉积法形成。在一些实施例中，可以使用电介质材料的多个或复合层、层叠和成分混合。例如，栅极电介质可以由具有在约0.3nm和1nm之间的厚度的基于SiO2的绝缘体以及具有在0.5和4nm之间的厚度的基于氧化铪的绝缘体形成。通常，栅极电介质具有从约0.5到约5纳米的整体厚度。
在栅极电介质128以下，沟道区域110形成在屏蔽层112上。沟道区域110接触源极104和漏极106并在源极104和漏极106之间延伸。优选地，沟道区域包括基本未掺杂的硅或者来自SiGe族的那些先进材料，或者掺杂到非常低水平的硅。沟道厚度可以通常从5到50纳米。
下文紧接的讨论将会关注体CMOS器件。在许多纳米尺度体CMOSFET器件中，载流子迁移率由设置阈值电压VT所需的沟道掺杂剂的高浓度不利地影响。虽然高掺杂剂浓度水平可以防止明显的功率泄露，但是当高浓度掺杂剂存在时，它们可能作为极大地减小诸如电子的移动载流子的沟道迁移率的散射中心。在这种情况下，沟道区域中的电子被散射，并且不会有效地移动通过源极和漏极之间的沟道。事实上，这限制了沟道所能承载的最大电流量(Idsat)。此外，非常薄的栅极和在栅极电介质/沟道界面处所产生的强的电场可以导致严重的量子力学效应，其减小了在给定栅极电压下的反型层电荷密度，这与迁移率的下降以及阈值电压VT量值的增加有关，这同样降低了器件性能。由于这些特性，认识到体CMOS器件向期望更小尺寸的传统的缩微越来越困难。
作为额外的优点，基本未掺杂沟道区域的使用可以加强经常用于改善晶体管性能的特定传统技术的有效性。例如，定位在沟道区域110的相反侧上的源极104和漏极106可以被构造为调整施加到沟道区域中的应力。可选择地，可以通过晶格匹配并应变的锗化硅(SiGe)晶体薄膜晶格布置为使得压缩应力沿着沟道的面内方向来调整沟道区域。这可以引起带结构的改变，诸如相比于本征Si增加空穴迁移率。应力情况可以通过改变锗(Ge)成分(更高的Ge增加应变并且空穴迁移率变得更高)来调整。对于拉伸应变，沟道区域Si可以形成在具有更大晶格常数的晶格弛豫的SiGe上。这导致了电子迁移率和空穴迁移率相比于未应变的Si沟道区域增加。同样，随着基体SiGe的锗成分增加，应变的Si沟道区域中的应变的量和载流子迁移率趋向于增加。如将会理解的，在不连续的或多层分离的应力层(包括在上方、下方、横向布置或邻接的应力层)能被用于向沿着沟道区域的各个位置施加压缩或张力的情况下，对于向沟道区域施加应力不需要连续的应力层，从而有效地允许对于所施加的应力的更大的控制。
在特定实施例中，应力层可以表示适合于在被与沟道相邻或邻接地布置时将应力施加到沟道区域的任何材料的层。作为一个示例，在具体实施例中，应力层可以包括相比于半导体衬底的其余部分的一部分或全部具有不同热膨胀率的材料。在这种实施例的制造过程中，随着半导体衬底的温度降低，特定部分不同地收缩，使得沟道区域伸展或压缩。因此，沟道区域的至少一部分变得受到应变，改善了载流子迁移率。在具体实施例中，应力层可以包括相比于半导体衬底的部分或全部具有更大热膨胀系数的材料，诸如氮化硅。此外或者可选择地，不同的应力层可以被应用到FET100的不同部分，以选择地改善沟道区域中的空穴或电子的迁移率。例如，在具体实施例中，在互补n型和p型晶体管对被经由适当的p型和n型阱结构彼此隔离的情况下，应力层可以被布置到n型晶体管，以将拉伸应力施加到n型晶体管的沟道区域。这种拉伸应力可以在沟道区域中引起改善通过沟道区域的电子的迁移率的应变。另一个应力层可以布置到p型晶体管，以向p型晶体管的沟道区域施加压缩应力。该压缩应力可以在p型沟道区域中引起改善空穴的迁移率的应变。
提供具有基本未掺杂沟道的晶体管在施加应力时带来了其他优点。例如，应力可以由经由源极/漏极或沟道应力技术施加的压缩或拉伸应力来施加。相比于具有均匀的或高掺杂沟道的传统的纳米尺度晶体管，应变的沟道区域FET晶体管将会由于在栅极电介质附近的更低的掺杂剂浓度(减小的电离杂质散射)以及更低的电场(减小的表面粗糙度散射)而提供更大的应变增强的迁移率。由于减小的散射，应力增强的迁移率将会比传统器件中大得多。该归因于应变的迁移率优点将会实际上随着晶体管的尺寸下降缩微而增加。
图2A是根据一个实施例的晶体管构造的示意图。图2B、图2C和图2D是进一步示出了可以与图2A的沟道110交换的DDC晶体管沟道的三个不同示例的示意图。不同区域可以包括深耗尽区域(其将会位于栅极电介质附近(诸如图2A中示出的电介质128))、阈值电压调谐区域和高掺杂屏蔽区域。图2B示出了定位为与栅极电介质相邻并且具有两个具有不同掺杂剂浓度的区域DDC晶体管沟道的截面的一个示例。该沟道截面的轮廓包括位于栅极电介质(未示出)与屏蔽区域204之间的耗尽区域202。示出了掺杂剂原子206，在屏蔽区域204中的掺杂剂密度与耗尽沟道区域202与屏蔽区域204相比的相对掺杂剂原子密度相对应。
图2C示出了沟道区域208的另一个示例，该沟道区域208具有不同掺杂浓度的三个区域。在该示例中，耗尽掺杂剂沟道区域214具有最少量的掺杂剂206，阈值调整区域212一般具有比耗尽掺杂剂沟道区域214更高的掺杂剂原子的浓度，并且屏蔽区域210具有最高的掺杂剂原子浓度。
图2D示出了另一个变化例，其中沟道截面具有从顶部沟道区域到底部的增加的掺杂剂原子浓度224。在不同的应用和实施例中，沟道顶部中的掺杂剂范围可以改变，但是通常在工艺和退火条件允许的情况下朝向沟道的顶部尽可能低。掺杂剂范围可以朝向沟道的中央增加并且通过沟道的底部发展为具有更高掺杂剂浓度的屏蔽区域。
在这些构造中，阈值电压调谐区域可以被形成为分离的外延生长硅层，或者形成为也包括耗尽沟道区域的单个硅外延层的一部分。阈值调谐区域厚度可以通常在5到50纳米厚度的范围内。当基本未被掺杂时，适当地选择区域本身的厚度可略微地调整阈值电压，虽然对于更典型的应用，阈值电压调谐区域被掺杂到具有在5×1017到2×1019原子/cm3范围内的平均浓度。在特定实施例中，碳或锗等的掺杂剂迁移阻挡层可以被布置在阈值电压调谐区域的上方和/或下方以防止掺杂剂迁移到沟道区域中，或者可选地从屏蔽区域迁移到阈值电压调谐区域。
屏蔽区域是埋在沟道区域和阈值电压调谐区域下方的高掺杂区域，如果提供该屏蔽区域的话。屏蔽层一般定位在一距离处以避免与源极和漏极直接接触。在某些其他实施例中，其可以形成为在多个源极/漏极/沟道区域下方，虽然在一些实施例中它可以是自对准注入或与沟道区域共同延伸的层。屏蔽区域厚度可以通常在5到50纳米的范围内。屏蔽区域被相对于沟道、阈值电压调谐区域(如果提供该区域的话)和P阱高度掺杂。实践中，屏蔽区域被掺杂到具有在1×1018到1×1020原子/cm3的浓度。在特定实施例中，碳或锗等的掺杂剂迁移阻挡层可以被布置在屏蔽区域上方以防止掺杂剂迁移到阈值电压调谐区域中。
在工作过程中，当大于阈值电压的预定电压被施加到导电栅极时，深耗尽区域形成在栅极堆叠部与屏蔽区域之间。在导电栅极下方，深耗尽区域通常向下延伸到屏蔽区域中，但是在某些高掺杂实施例中，深耗尽区域可以在阈值电压调谐区域中终止，如果提供该阈值电压调谐区域的话。如将会理解的，耗尽区域的在导电栅极下方的精确深度由可以通过FET的设计调整的大量因素确定。例如，耗尽区域深度可以由FET的其他元件的空间定位和绝对或相对掺杂剂浓度确定。例如，FET可以具有限定在源极区域和漏极区域之间以及在具有栅极长度LG的栅极下方的沟道。DDC深度(Xd)可以被设置为比栅极长度的一半更大，可能是栅极长度的一半的因数或者其分数。在一个示例中，该DDC深度可以被设置在沟道波长的一半的附近或与其相等，这在工作期间允许即使在一个伏特以下的低工作电压下也能精确地设置阈值电压。根据具体应用的要求，不同的深度可以提供不同的有益结果。已知本公开，将会理解在具体设计的不同应用、不同器件几何形状和各种参数中可以有不同的DDC深度。根据具体应用的参数，用于形成DDC晶体管的不同的区域厚度、掺杂剂浓度和操作条件可以提供不同的有益效果。
例如，根据另一个实施例，耗尽深度可以被保持在从1/3栅极长度到约等于栅极长度的深度。然而，如本领域技术人员可以理解的，如果晶体管的结构和操作使得耗尽深度变得小于栅极长度的一半，那么器件关于功率消耗的性能将会逐渐劣化，并且DDC的优点将会消失。当耗尽深度Xd在1/3到1/2的栅极深度之间时，诸如在例如DDC晶体管具有在栅极下方被设置为约0.4×LG的耗尽深度时，器件仍可以相对于传统的器件实现适度的改善，在该示例中，屏蔽区域的合适的厚度范围在5到50nm之间，具有范围从1×1018到1×1020原子/cm3的掺杂剂浓度。阈值电压调谐区域的合适的厚度范围在5到50nm之间，具有范围从5×1017到2×1019原子/cm3的掺杂剂浓度未掺杂沟道区域被选择为足够深，以满足Xd＞1/2×LG的约束并且具有小于5×1017原子/cm3的浓度。
实质上，对于DDC晶体管提供深耗尽区域可以允许显著地收紧在具有多个晶体管和相关器件的电路中设置阈值电压的公差，并且可以进一步减小由于RDF引起的变化。其原因是可以在集成电路中的多个器件中设置更可预测和可靠的阈值电压。该益处可以被用来减小在器件或系统中的功率，并且可以导致更好的整体性能。
由本实施例潜在允许的一个其他优势是可调整的阈值电压，其可以在器件或由所描述的一个或多个晶体管结构构造的系统的工作期间静态地设置或动态地改变。如图2A所示，偏压电压可以被应用到横跨晶体管源极104并且施加到与P阱114连接的相反地充电的掺杂剂材料126。传统的电路通常被施加电源电压的偏压，使得电流在工作电压被施加到栅极时可以从源极流动到漏极。虽然已经在前文提出了使用被加偏压到动态设置的阈值电压的可调整体，但是这一般不实际，因为其趋向于引起显著的芯片面积损失，由此抑制了芯片上集成度的水平。根据本实施例，无论它们被构造在一个集成电路或系统内还是在分离的电路内，电路可以被构造为通过改变施加到阱的偏压电压来改变晶体管的阈值电压(或者晶体管组的阈值电压，如果它们共享公共阱的话)。如下文中进一步描述的，可靠地将阈值电压控制在近距离内的能力，与在工作期间以减小的芯片面积损失可靠地并动态地改变阈值电压的能力一同，导致可以动态地改变器件或系统内的晶体管或晶体管组的工作模式的器件或系统。
图3示出了根据一个实施例的掺杂剂原子浓度相对于栅极电介质下方的沟道深度的图300，以示出对于沟道中的各种深度范围的掺杂剂浓度范围。示出了两个曲线，一个更加实际的曲线308以及理想曲线310。如可以看到的，表示了三个水平：在第一个5-20nm内的沟道区域，在从沟道区域起下一个5-20nm内的阈值电压调谐区域，以及从阈值电压调谐区域起的下一个5-20nm内的屏蔽区域。在不同水平中的浓度都到达了各自的水平312、314、316，其可以但不一定是它们各自的浓度水平处的图像中的拐点，并且它们对应于具有至少小于5×1017原子/cm3的沟道掺杂剂浓度的特定掺杂剂浓度水平302、具有在5×1017与5×1018原子/cm3之间的沟道掺杂剂浓度的特定掺杂剂浓度水平304以及具有大于5×1018原子/cm3的沟道掺杂剂浓度的特定掺杂剂浓度水平306。根据一些实施例，在这些掺杂剂浓度范围内，可以在深耗尽区域的纳米尺度FET支持操作中实现某些最优效果。
根据各种实施例的掺杂剂浓度被限定为使得产生这三个区域。在表1中定义了三个区域，其中区域1对应于位于栅极电介质附近的沟道区域，区域2对应于阈值电压调谐区域并且区域3对应于屏蔽层，并且其中LG是栅极长度。如将会理解的，栅极长度基本等于沟道长度，并且t1、t2和t3是三个区域的各自的厚度。这些区域中的每个都可以通过各自的厚度表示，并且掺杂剂不按照每立方厘米内的原子数来测量。这些厚度的值和剂量在表1中给出。
表1
  区域1   区域2   区域3
  剂量范围   剂量＜5×1017 5×1017＜剂量＜5×1018   剂量＞5×1018
  层厚度  t1/LG≤1/2   t2/LG≤1   t3/LG≥1/10
层厚是由工艺节点决定的，各个厚度t1、t2和t3与器件的栅极长度(LG)以及所关注的工艺节点相关。表2包括从90nm到15nm工艺节点的、示出了缩微LG对于区域的厚度要求的影响的各个数值。
表2
  节点(nm)   90   65   45   32   22   15
  LG(nm)   60   50   40   35   30   25
  沟道区域最大厚度-t1(nm)   30   25   20   18   15   13
  Vt调谐区域最大厚度-t2(nm)   60   50   40   35   30   25
  屏蔽区域最小厚度-t3(nm)   6.0   5.0   4.0   3.5   3.0   2.5
图4是在一个示例实施例中不同硼掺杂剂原子/cm3根据器件深度的变化的图400。在该示例中，掺杂剂浓度在深度从零到约20纳米(nm)的晶体管栅极附近的最低掺杂剂区域处最低(小于1×1017)，并且在从约20nm到45nm的阈值电压调谐区域(约5×1018)处略微地更高。该示例在从约45nm到约75nm的屏蔽区域处表示出更高的峰(约为5×1019)。该具体示例示出了通过不同工艺制造的三个不同的模拟器件，它们被示出为重叠的图像。一者使用在975℃下15秒的退火，一者使用在800℃下15秒的退火并且第三者根本不使用退火。图像的结果基本是类似的，这表示出了掺杂剂浓度在不同工艺环境中的可靠性。本领域技术人员将会理解不同的设计参数和应用可以产生不同的变化例或具有不同掺杂浓度的大量的区域。
实践中，设计者和制造商通过数学模型和实际电路的样本测试收集统计数据，以确定电路设计的阈值电压方差。晶体管之间的电压微分失配(无论是从制造变化产生的还是从RDF产生的)被确定为σVT。在图5中示出了来自各种器件的不同阈值电压相对于电源电压绘制的统计视图的一个这种示例。为了电路作为整体来工作，必须考虑σVT来选择工作电压VDD。一般来说变化越大，σVT越高，使得工作电压VDD必须被设置得更高，以使得晶体管正常工作。在电路中实施多个器件的情况下，VDD必须被设置在最高的整体值，以使得电路正常地工作。
这种制造的结构和方法规定减小σVT，从而减小在集成电路各处晶体管的阈值电压的变化范围。利用减小的σVT，VT的静态值可以更精确地设置并且甚至可以响应于偏压电压的改变而变化。根据一个实施例改善σVT的一个示例被反映在图6中，其示出了由从不同器件取得的阈值电压中的更小变化作为证据的阈值电压视图的改善的范围。利用减小的σVT，对于在电路各处的名义上相同的器件的阈值电压可以被更精确地设置，由此允许器件使用更低的工作电压VDD工作，并且因此消耗更少功率。此外，在具有更多空间来改变给定晶体管或晶体管组的VT的状态下，器件可以在对应于用于具体模式的不同偏压电压的不同模式下工作。这可以向许多器件和系统增加功能并且可以特别有益于器件功率模式的精细控制有用的器件。
图7A示出了根据传统工艺和结构的晶体管700的示例。该示例被示出为N型FET，其具有源极702、漏极704和栅极堆叠部，该栅极堆叠部包括导电栅极706和绝缘层708。通常，栅极706由高掺杂多晶硅制成并且绝缘层由诸如氧化硅的栅极电介质制成。栅极堆叠部706电地控制源极702与漏极704之间的电流流动。沟道710通常包括掺杂剂并且向下延伸到达P阱712，并且可以绕过源极和漏极。沟道深度Xd 714是从栅极电介质708向下到沟道720的底部的距离。在工作期间，存在多个向下延伸该沟道深度714并且朝向源极702和漏极704弯曲的电场线，诸如E 716。这些电场线通常不是如图所示的直线，但是可以由于器件构造和工作而弯曲。移动载流子(诸如电子e-718)通过电场E 716在源极702与漏极706之间移动。也示出了栅极隔离物724和SDE 722。
相反，图7B示出了DDC晶体管700’的实施例，其相比于图7A的传统器件700在具有明显更深的耗尽区域的状态下工作。这提供了在不使用应力诱导层的状态下改善迁移率并且改善阈值电压设置的特征和优点。该示例被示出为N型FET，其具有源极702’、漏极704’和栅极706’。该晶体管包括形成在栅极电介质708’上的栅极706’，当栅极到源极电压被加偏压到超出阈值电压时，产生耗尽区域710’，并且控制在源极702’与漏极704’之间的电流流动。耗尽区域710’向下延伸到作为P阱712’中的层来注入的屏蔽层720’，并且可以绕过源极702’和漏极704’，如图所示。也示出了栅极隔离物724’、720’和SDE 722’。耗尽深度Xd’714’是从栅极电介质向下到达屏蔽区域720’的距离，并且比图7A的传统器件的耗尽区域明显更深。与图7A的传统器件不同，器件700’中的屏蔽区域720’对于向下延伸到屏蔽层的电场(诸如E 716’)提供了重掺杂的终止处。给出更深的耗尽Xd’714’，这些电场线一般相比于传统器件700中的电场E 716更长并且更直。与传统器件类似，在被加偏压时，电流从源极702’流动到漏极704’，并且电子e-718’通过电场E 716’在漏极704’与源极702’之间移动。然而，相比于传统器件，电子在穿过这些电场E 716’的过程中更加自由地流动，提供了改善的电流流动和更佳的性能。同样，这种构造通过减小了短沟道效应改善了σVT，从而减小了由随机掺杂剂波动引起的变化。
参照图8A，示出了对应于图7A中示出的传统结构的FET 800。在晶体管结构各处的不同位置发生泄漏，即使在FET没有主动切换时也导致功率损耗。图8A具体示出了在源极702与阱712之间发生的泄漏的概念。因为正离子802存在于阱712中，所以它们趋向于经由泄露路径Xj 806向空穴804迁移。在具有相对短的路径806的情况下，在传统的纳米尺度器件中泄露是普遍的。
图8B示出了在具有与图7B类似的深耗尽区域的情况下工作的FET800’，并且还是出了在源极702’与阱712’之间发生的泄漏的概念。正离子802’存在于阱712’中。然而，在具有更深阱的新颖构造中，路径Xj 806’明显更长，并且它们趋向于更少地经由泄露路径Xj806’向空穴804’迁移。在具有相对更长的路径806’的状态下，这里的泄漏相比于传统器件更少。同样，给出新颖结构中的低电场E 716’以及在栅极706’与绝缘体708’之间的泄漏，极大地减小了激发电子的能力。这导致了在栅极处的泄漏的明显减小。因此，具有DDC的新颖结构提供了在传统器件的许多位置处发生的泄露的明显减少。
DDC晶体管也优选地提供改善的载流子迁移率，这是在工业上更关注的特征。迁移率是当大于阈值电压VT的电压被施加到栅极时从源极通过晶体管的沟道向漏极移动的移动载流子的能力的定量测量。优化的器件的一个目的是使得电子或移动载流子在最小阻碍的状态下通常按照栅极施加的电场与所测量的迁移率(已知为通用迁移率曲线)之间的关系从源极向漏极移动。该通用迁移率曲线是适当建立的在MOSFET中观察到的在沟道的反型区域中载流子迁移率与引起反型区域(或者反型电荷)电场之间的关系。图9示出了对于NMOS晶体管的该通用曲线(实线)，但是对于PMOS也存在类似的曲线。在附图中，画出了用于未掺杂沟道的通用迁移率曲线。区域A对应于现有技术的MOSFET晶体管的典型电流状态的迁移率/电场工作区域并且示出了这些器件在高功率区域中以相对于低电场/低功率区域中的迁移率劣化的迁移率下工作。
第二迁移率曲线(虚线)适合于具有高掺杂沟道(通常有必要补偿缩微的效果)以及成比例地缩小栅极电压并且因此具有更低电场的纳米尺度栅极长度晶体管。这些曲线可以与支持沟道中的高电场的工作条件匹配，这是因为迁移率受到与栅极电介质与沟道硅之间的表面有关的粗糙度的控制。当在更低的栅极电压(以及因此更低的电场)下操作晶体管时，这两个曲线由于掺杂剂原子的存在以及具有减小电子迁移率作用的沟道掺杂剂散射(通常被称作电离杂质散射)处于支配地位而分开。这可以从区域C看到。虽然可以构造以下降到区域C内的电场工作的低功率器件，但是所需的高通道掺杂由于在图9中被标记为区域A中的掺杂剂散射而导致迁移率劣化。
DDC晶体管的工作点的位置沿着图9中被看作为区域B的通用迁移率曲线。DDC晶体管不仅在具有低电场的低功率区域中工作，并且也受益于作为具有充分低的掺杂剂散射的深耗尽器件，以降低其迁移率。DDC晶体管因此在一些优选实施例中能够相比于传统的高功率器件实现高达120％的迁移率增强。
利用这些新颖的结构及其制造方法，现在可以制造和构造具有动态改变VT能力的电路。这些结构优选地被构造为相比于传统的器件具有小的σVT，赋予器件这样的能力：不仅具有更低的额定阈值功率VT和更低的工作电压VDD，并且也具有可以响应于偏压电压变化的可精确调整的VT。在工作期间，偏压电压可以被置于进行工作的晶体管两端以升高和降低器件的VT。这使得能够以有效和可靠的方式静态地规定和/或动态地改变工作模式，特别是在工作电压VDD也被动态地控制时。此外，VT的调整可以在一个或多个晶体管、晶体管组和电路的不同部分或区域上完成。这种突破使得设计者能够在电路中使用可以被调整以具有不同功能的通用晶体管。此外，有这些集成电路结构的特征和优点产生许多电路和系统水平的创新。
在一个实施例中，半导体结构被提供具有DDC深度的DDC，其中沟道形成在源极区域和漏极区域之间。在一个示例中，DDC深度是器件的沟道长度的至少一半大。这些结构可以以比传统器件更低的电压工作并且不受到器件沟道中的RDF的作用的限制。这种新颖的结构也可以使用传统的体CMOS处理工具和工艺步骤来制造。
根据一个实施例，晶体管的沟道区域可以由具有不同掺杂剂浓度的多个区域构成。在一个示例中，DDC晶体管被构造为使得在栅极以下存在三个不同区域。从栅极电介质向更深处前进直达衬底，这些区域包括沟道、阈值电压调整区域和屏蔽区域。本领域技术人员将会理解可以存在这些区域的不同组合或排列。
沟道区域是少数载流子在集成电路的工作期间从源极向漏极传输的区域。这构成了流动通过器件的电流。该区域中的掺杂剂的量通过杂质散射影响迁移率。降低掺杂剂浓度导致更高的迁移率。此外，RDF也随着掺杂剂浓度降低而降低。该未掺杂(低掺杂)的沟道区域可以允许DDC晶体管实现高迁移率和低RDF。
阈值电压调整或调谐区域允许互补掺杂剂，诸如PMOS中的N型掺杂剂和NMOS中的P型掺杂剂，被引入到沟道区域下方。该被结合为接近沟道区域并具有该掺杂剂水平的VT调整区域的引入优选地允许阈值电压调谐区域在不直接对沟道进行掺杂的状态下改变沟道内的耗尽区域。该耗尽控制允许器件的VT被改变以实现期望的结果。可选择地，VT调整区域可以帮助防止子沟道穿通和泄露。在一些实施例中，这提供了改善的短沟道效果，DIBL和亚阈值曲线。
在传统处理中，其他人已经通过改变具体结构和浓度来解决晶体管的不同的性能度量。例如，栅极金属合金或多晶硅可以被用来调整掺杂浓度，以改善短沟道效应或其它参数。位于栅极下方和沟道上方的栅极电介质也可以被调整。也存在可以设置在晶体管沟道内或附近的掺杂剂浓度的其他处理。与改善器件的短沟道效应和其它参数的那些在先尝试不同，这里描述的一些实施例不仅改善了器件的更多参数，并且它们还可以改善设置器件的阈值电压的精确度和可靠性。此外，在一些实施方式中，经改善的器件也可以使得器件的阈值电压的用于增强性能的动态控制成为可能，并且在被实施时也提供了器件和系统的新的特征和操作。
在一个实施例中，晶体管器件具有从沟道在栅极附近的顶部起并向下进入沟道单调增加的掺杂剂浓度。在一个示例中，从栅极电介质开始前进具有线性增加的掺杂剂。这可以通过在离开栅极的一距离处形成屏蔽区域并且在屏蔽区域与栅极之间具有耗尽区域来实现。该耗尽区域可以具有不同的形式，包括不同掺杂剂浓度的一个或多个区域。这些区域解决了晶体管器件中的不同的改善，包括改善设置具体阈值电压的可靠性、改善晶体管沟道的迁移率以及使得能够进行阈值电压的动态调整以改善阔扩展器件的不同工作模式。这些掺杂剂浓度可以由从结构在栅极附近的顶部开始并且通过不同层向下到达屏蔽层的浓度的图表示，诸如图4中描述的以及上文中参照器件的沟道深度描述的。
耗尽沟道区域提供使得电子从晶体管的源极向漏极自由移动的区域，由此改善迁移率和整体性能。阈值电压调谐区域被结合屏蔽区域使用，以设置器件的额定固有阈值电压。该屏蔽区域是增加FET器件的主体系数(body coefficient)的高掺杂区域。更高的主体系数允许主体偏压在动态地改变FET的阈值电压中具有更大的作用。这三个区域可以被协调使用以实现多个特定器件。两个或三个区域的多种组合可以被用来实现各种设计优点。例如，全部的区域都可以被用于多晶硅栅极或带边缘金属栅极，以实现具有各种固有VT值(由阈值电压调整掺杂实现)和动态工作模式(经由主体效应实现)的低功率器件。
沟道和屏蔽区域可以被结合带隙中(mid-gap)金属栅极堆叠部使用，来实现超低功率器件(其中带隙中金属用于在没有阈值电压调整区域的状态下将沟道完全耗尽)。沟道和屏蔽区域可以被可选地结合双功函数金属栅极堆叠部使用，以实现超低功率器件。其中，这些区域的形成可以通过多个方式实现。在一些实施方式中，可以使用单个外延流程，由此在生长期间控制和调制的原位掺杂在没有额外的注入的状态下实现期望的轮廓，并且跟随在未掺杂外延区域之后的多次注入可以被用来实现该轮廓。或者，可以使用具有与期望浓度类似的注入的双外延流程。或者可以使用由外延和注入的任何次数的组合构成的多次外延流程来实现期望轮廓。然而，这种变化将不会离开权利要求的精神和范围。
在器件的另一个示例中，除了形成在衬底上的DDC区域之外，氧化区域或其它栅极绝缘层可以被形成在沟道区域上方的衬底顶部。器件可以包括形成在氧化区域上的金属栅极区域。在本示例中所制造的器件是具有可动态控制的阈值电压同时仍然对于沟道区域中的RDF不灵敏的晶体管。在该示例中，在操作过程中DDC区域具有非常低的σVT，同时低的VDD将深耗尽区域中的泄漏保持为较低。此外，可以提供注入以使得需要晶体管在一个伏特以上的电压下工作的传统器件成为可能。
在以下的示例中，将会讨论并且在附图中进一步示出各种器件构造、结合这种器件的系统以及制造这种器件和系统的方法。这些示例以本领域技术人员能够良好地理解这种器件、系统及其制造方法的示意性方式示出。这些示例描述并示出了器件的细节，以及潜在系统的可行性以及可能的操作特性和性能。
在图10和图11中示出了与传统结构的进一步的比较。图10相对于的类似尺寸传统晶体管示出了具有低掺杂沟道(约1×1017原子/cm3)的DDC晶体管的阈值电压和主体偏压之间的比较示例，该传统晶体管具有不包括屏蔽区域的均匀掺杂沟道。如可以看到的，虽然DDC晶体管不具有原本对于强的主体系数所需的明显的沟道掺杂剂，在DDC中由主体偏压进行的阈值电压调整仍然与均匀掺杂沟道MOS相当。
因此，在具体实施例中，DDC结构可以在短沟道器件中提供当前仅在长沟道器件中实现的益处相当的益处，该长沟道器件在实践中不能替换短沟道器件。参照图11，相比于DDC器件的示例，对于均匀沟道MOS器件示出了σVT与主体偏压电压的比较。对于短沟道器件的阈值电压相对于长沟道器件见证了明显的劣化。在该DDC器件中，随着主体偏压电压增加存在明显更少的阈值电压的劣化。通过极大地减小短沟道效应的高掺杂屏蔽区域促进了这种减小。
如在背景技术部分描述的，某些晶体管可以被形成为具有根据超陡后退阱(SSRW)轮廓掺杂的沟道层。该技术使用特殊的掺杂轮廓以在轻掺杂沟道下方形成重掺杂区域。参照图12，示出了DDC结构的示例的轮廓与传统SSRW之间的比较。如可以看到的，在限定了沟道顶部(未示出)的晶体管栅极电介质附近，SSRW具有与沟道相邻的非常高的掺杂浓度。这种位于沟道和栅极电介质附近的高的掺杂浓度通常在传统器件中导致差的泄漏性能，并且在将该方法缩微到纳米尺度栅极长度晶体管上存在极大困难。因此，通常对于在电子器件中减小功率和改善性能的整体需要不能提供足够的商业解决办法。DDC晶体管的实施例可以包括被深耗尽的沟道，并且也具有被重掺杂并且与沟道分离的屏蔽层。这种结构可以对于电路性能提供显著的改善，并且可以相比于实施SSRW的电路使得制造更简单。
可以使用许多传统的CMOS制造工艺来制造DDC晶体管。图13是用于制造传统器件的传统CMOS工艺(CMOS)与根据这里公开的实施例的结构的工艺的比较1300的示意图。在新颖CMOS器件的一个实施例中，涉及浅沟槽隔离(STI)1302、1302A、阱和沟道注入1304、1304A、接触部1308、1308A以及金属互连部1310、1310A的处理步骤可以是标准的。仅传统的CMOS栅极堆叠处理1306与改善的结构1306A的栅极堆叠部不同。这提供了引入新颖的CMOS结构(诸如DDC器件)的显著优点。最初，这避免了发展有风险或者昂贵的用于制造新器件的新处理步骤。因此，可以重新使用已有的制造处理和相关IP库，从而节约成本并且允许制造商更快地将这种新颖的和先进的器件带到市场。
根据图13中的示例的DDC晶体管处理将会在高掺杂的N型和P型区域上产生未掺杂的外延硅区域。在一些实施方式中，未掺杂的外延硅区域厚度可以是器件性能的重要因素。在另一个示例中，双外延硅区域被用来提供具有高、中和低掺杂(或者不掺杂)的最终栅极堆叠部。可选地，可以生长用于在衬底水平附近具有一个高掺杂区域的最终堆叠部的一个外延硅区域，之后接着是在栅极与高掺杂屏蔽区域之间的外延生长层的中到低掺杂。为了防止掺杂剂在层之间迁移或扩散，在一些实施方式中，各种掺杂剂迁移阻挡技术或层可以被采用。例如，在P型外延硅中，可以使用碳掺杂来减小硼(B)扩散。然而，在N型外延硅中，碳可以对于As掺杂具有不利影响。碳可以定位在硅外延各处或者被局限在每个界面处的薄区域。可以使用原位掺杂碳或注入碳。如果使用原位注入碳，碳可以存在与N型和P型中。如果注入碳，在一些实施例中其仅可以被用在P型中。
DDC晶体管可以使用可以获得的体CMOS处理技术形成，包括关于先进集成电路工艺节点技术(诸如在65nm、45nm、32nm和22nm下的那些技术)可用的用于沉积掺杂剂迁移阻挡层、先进的外延层生长、ALD或先进的CVD和PVD或者退火。虽然这些工艺节点一般对于STI隔离、栅极处理和退火具有低的热预算，它们仍将适合于形成DDC晶体管。
图14A到图14I示出了用于制造具有沟道的器件的工艺流程，该沟道具有DC沉积轮廓。这些附图示出了两个器件的制造示例，其示出了NMOS和PMOS晶体管如何被构造为具有DDC和屏蔽区域，以提供新颖的DDC晶体管和器件的先进特征和操作。每个步骤的结构以连续的方式示出，以表示形成两个晶体管器件的简单处理。可选择地，其他的处理流程可以被用来制造DDC器件，并且该具体工艺和相关步骤被示意性示出。关于“区域”描述该处理，其中该区域被形成、沉积或以其他方式制造来产生晶体管结构，但是不意图包括不同的形状、尺寸、深度、宽度和高度的区域以及不同的形式或轮廓或层。
首先，参照图14A，结构1400从衬底开始，例如为P型衬底1406。NMOS或PMOS器件可以产生在P型衬底上。为了简单以及为了描述在这些和其他附图中的可能实施例和示例，对于NMOS和PMOS器件的示例连同用于分开具体结构的浅沟槽隔离或局部沟槽隔离一起描述DDC器件的工艺流程的示例。然而，将会容易理解与其他公开的结构或器件相关的相应流程。同样，虽然未示出，这些处理可以利用本领域中已知的各种技术来执行，诸如用于并排形成作为不同区域的结构以及形成在彼此上方的结构的掩模。
可选N阱注入部1402和P阱注入部1404形成在p衬底1406上。之后，浅P阱注入部1408形成在N阱1402上方，并且浅N阱注入部1410形成在P阱1404上方。这些不同的区域可以通过使用光刻胶首先在P衬底1406上形成焊盘氧化物，之后由N阱1402的第一N阱注入来形成。P阱1404可以由另一种光刻胶来注入。浅N阱1410可以通过注入连同另一种光刻胶一起形成。浅P阱1408之后可以连同另一种光刻胶一起注入。该处理之后可以接着退火处理。
前进到图14B，处理继续到NMOS RDF屏蔽区域1412形成在浅P阱1408上。根据该实施例，NMOS RDF区域1412是高掺杂剂浓度的屏蔽区域，诸如在先描述的用于减小RDF和提供改善阈值电压设置和可靠性以及使得能够进行晶体管的阈值电压的动态调整的优点。该屏蔽区域可以使用另一种光刻胶形成RDF屏蔽注入部。PMOS RDF屏蔽区域1414形成在浅N阱1410上。该区域可以使用另一种光刻胶形成为PMOS RDF屏蔽注入部。
之后参照图14C，在初始氧化物移除之后，NMOS阈值电压调谐区域1416被使用光刻胶形成在屏蔽区域1412上，其中外延生长或其他类似技术的方法可以被用于沉积该阈值电压调谐区域。类似地，PMOS晶体管电压调谐区域1418被使用光刻胶形成在PMOS RDF屏蔽区域1414上。之后未掺杂区域或低掺杂区域1420、1422之后被沉积在每个阈值电压调谐区域上，其可以被在NMOS VT调谐区域1416和PMOS VT调谐区域1418上方掺杂产生。外延生长或其他类似技术的方法可以被用于沉积这些未掺杂或低掺杂区域。通过以上步骤，形成符合DDC的沟道。虽然两个外延区域被用在这些示例中以对于每个晶体管产生期望的DDC轮廓，但是也可以在每一者上使用单个外延区域以产生DDC器件。
上述工艺流程通过产生用于随后的产生两个晶体管或其他更加复杂电路的处理的沟道来制造器件。然而，以下的工艺流程公开了用于产生如图14D到图14E所示的n沟道和p沟道晶体管的剩余步骤。
参照图14D，因而通过将晶体管与相邻晶体管隔离，应用浅沟槽隔离(STI)工艺来形成STI晶体管边界1424。这里，每个STI 1424、1426和1428的深度都被适当地设置，使得STI将会进入P阱。如可以看到的，STI沟槽延伸到浅P阱1408和浅N阱1410中每一者的下方。这允许改善晶体管之间的隔离。
此外，可以可选地应用部分沟槽隔离(PTI)1430、1434来产生在该区域中阱连接部(well tap)可以被连接的区域。PTI 1430、1434的深度被设置为使得PTI将会部分地进入浅P阱。诸如氧化区域1438、1442的绝缘体之后被沉积在将会形成沟道的区域中，如图14E所示。这里，氧化硅可以被用作为绝缘体，但是也可以使用其它类型的绝缘体。栅极电极1436、1440之后被连接到各个栅极绝缘体，以能够在操作期间提供栅极电压。
参照图14F，隔离物1446形成在NMOS和PMOS栅极和绝缘区域中每一者的一侧上。源极区域和漏极区域1448、1450之后穿过晶片的表面下方的栅极区域注入，其中源极区域和漏极区域分别受到N型掺杂和P型掺杂。可选地，NMOS和PMOS环状工艺可以在传统模式器件上执行，如下文所述。同样，主体接触区域1444和1464分别受到p+型掺杂和n+型掺杂，以产生与晶体管的主体的接触。因此，由此产生了NMOS和PMOS晶体管，并且可以提供接触来将必要的电压提供给源极区域和漏极区域，以使得器件工作，如图14G所示。在图14G中也示出了第二隔离物1452以及使用光刻胶连接到1448、1450的NMOS和PMOS源极/漏极连接部。于是形成了源极和漏极区域1454、1456、1458、1460。之后使用光刻胶形成接触部和金属，使得能够与器件进行电接触。根据处理将源极和漏极定位在哪里，可以显著地影响电场。
虽然描述了制造DDC器件的具体步骤，也可以包括其他可选步骤来进一步改善器件的性能，或者在其他情况下遵从具体应用规范。例如，本领域中已知为源极/漏极扩展的技术，如图14G所示，可以被用来减小漏电流。本领域技术人员将会理解许多不同的区域组合是可行的，并且区域组合可以被重新布置并由与这里的教导一致的不同区域替换。
阈值电压调谐区域和屏蔽区域掺杂水平被限制到隔离物边缘之间的沟道下方的区域中。在一个方法中，使用由绕各个栅极1436和1440的隔离物限定的掩模和栅极上的硬掩模，对于外侧隔离物1452蚀刻硅。被蚀刻的硅深度大于屏蔽区域的深度。在该示例中，在相同或不同步骤中对于NMOS和PMOS蚀刻硅。在硅蚀刻之后，硅1466被外延生长到比栅极电介质略微更高的水平，如图14H所示。外延生长硅的掺杂可以在原位完成或者使用源极/漏极注入掩模完成，以形成源极/漏极区域1468、1470、1472和1474，如图14I所示。第一栅极电介质1438和第二栅极电介质1437被分层。层1435和1436是被设计加工为具有合适的N+或P+功函数的金属栅极电极。在图14I中，多晶硅被与栅极电介质结合的金属栅极电极替换。为了用多晶硅替换金属栅极，需要具有合适功函数的两个相异金属。需要约4.2和约5.2eV功函数的金属来将NMOS和PMOS器件的VT调整为与在CMOS处理中通常使用的N+/P+掺杂多晶硅兼容。围绕栅极的隔离物1452和栅极上的硬掩模制造自对准源极/漏极区域。这导致了低的源极/漏极到主体的电容。在另一个方法中，可以执行补偿源极/漏极注入。在该方法中，围绕栅极的隔离物和在栅极上的硬掩模允许栅极自对准。
如可以理解的，期望能够在多个功率模式中有效地操作电路。同样，能够快速和有效地在不同功率模式之间切换可以有效地改善晶体管以及使用这种晶体管制造的芯片和实施这种芯片的系统的功率节省能力和整体性能。利用有效地改变工作模式的能力，器件可以在需要时提供高性能并且在不被激活时通过进入睡眠模式来节约能量。根据一个实施例，可以动态地控制单独的子电路甚至单独的器件的模式。利用动态地改变器件的阈值电压的能力，也可以动态地改变器件的模式。
深耗尽沟道器件可以具有大范围的额定阈值电压并且可以使用大范围的工作电压来工作。一些实施例可以被实施在从1.0伏特到1.1伏特的当前标准的体CMOS工作电压内，并且也可以在低得多的工作电压下工作，注入0.3到0.7V。这给电路构造提供的低功率操作。此外，DDC器件可以由于它们强的主体效应而相比于传统器件更加灵敏。在这点上，强的主体效应可以允许器件通过经由公共共享的阱基本直接连接到其它器件来实现电路的改变。在该示例中，共享的阱可以包括在一组器件下方的公共P阱或N阱。在工作期间，这些器件能够通过调整器件的各自的主体偏压电压和/或工作电压的设置来改变模式。这使得单个器件或者一组或多组器件的切换能够相比于传统器件快得多并且能够使用更少的能量。因此，模式的动态改变可能迅速地发生，并且系统可以更好地管理能量节约和整体系统性能。
同样，在一些应用中，可能需要对于已有环境的向后兼容能力，使得基于DDC的器件能够与传统器件无缝地工作。例如，可以存在新的基于DDC的器件与在1.1伏特的工作电压下运行的传统器件的混合。可能需要执行水平移动以将基于DDC的器件与传统器件连接。也非常期望基于DDC的器件与传统器件无缝地工作。
屏蔽区域提供高的主体效应，这对于晶体管中的灵敏多模式切换具有杠杆作用。具有屏蔽区域的晶体管的响应可以在更大范围内改变以改变主体偏压。更具体地，高的掺杂屏蔽区域可以允许器件打开电流和关闭电流在各种主体偏压下更宽地改变，并且因此可以促进动态模式切换。这是因为DDC器件可以被构造为具有比传统器件更低的σVT，即，所设置的阈值电压更小的变化。因此，阈值电压VT可以被设置到不同的值。此外，器件或器件组可以被施加主体偏压，以改变阈值电压，因此，VT自身可以响应于改变的主体偏压电压而变化。因此，更低的σVT提供更低的最小工作电压VDD以及VT的更宽的可用额定固有值的范围。增加的主体效应允许在更宽范围内动态控制VT。
此外，也可以期望对器件进行构造以将其性能按照需要最小化，即使这种性能可能导致功率消耗的增加。在可选实施例中，可能期望在器件没有处于高性能活动工作条件下时将器件置于相当低功率模式(睡眠模式)。当在电路中采用DDC晶体管时，模式切换可以具有足够快的切换时间，以不影响整体系统响应时间。
在根据各种DDC实施例以及图示和描述的示例来构造的晶体管和晶体管组中，存在可能期望的几种不同类型的模式。一种模式是低功率模式，其中主体与源极电压之间的偏压VBS为零。在该模式中，器件以比非DDC器件更低的工作电压VDD和更低的主动/被动功率来工作，但是具有与任何传统器件等价的性能。另一种模式是加强(Turbo)模式，其中器件的偏压电压VBS被正向偏置。在该模式中，器件以低的VCC和与高性能匹配的被动功率工作。另一种模式是睡眠模式，其中偏压电压VBS被反向偏置。在该模式中，器件以低的VCC以及相当低的被动功率工作。在传统模式中，处理流程被调整以允许非DDC MOSFET器件与传统器件基本相同地工作。
虽然DDC结构化的器件相比于传统器件提供了大的性能优点，但是它由于由屏蔽区域提供的强的主体效应也能够使得动态模式切换成为可能。该主体连接部(body tap)允许通过将期望的主体偏压施加到器件来实现期望的模式。这可以利用具有如上所述的低掺杂沟道和屏蔽区域的DDC来实现，或者可选地利用具有不同掺杂剂浓度的多个区域或层的DDC来实现。当多模式切换被用于晶体管组(诸如存储器块或逻辑块)时，使用传统体CMOS技术的独立的晶体管控制可能是不实际的并且可能导致控制电路的大量的额外开销。额外的控制电路、扩展专用布线需要被实施的，以控制不同器件或不同器件组，并且这全都会明显增加集成电路的整体成本。
因此，期望发展可以被用来产生用于动态模式切换的一组或多组晶体管的子电路或单元。此外，也期望提供可以向传统器件提供主体偏压控制技术的解决方案，使得在孤立或混合的环境中，传统器件可以受益于动态控制。
此外，具有屏蔽区域的晶体管的相对高的主体效应使其适合于在特定实施例中使用主体偏压作为控制(无论是根据设计静态地还是动态地)器件在各种模式中工作的手段，同时传统的体CMOS器件可能需要物理设计改变。
在图15中示出了具有高掺杂屏蔽区域和将主体偏压电压施加到主体的机构的基本多模式器件，图15是由图2A连同示出了不同模式的相应表格产生的。如结合图2A讨论的，偏压电压VBS可以被施加到阱连接部与源极之间，以控制器件的电场，包括在源极和器件主体之间的电场。图15示出了n沟道4端子MOSFET的样本结构。端子106被指定为漏极并且端子104被指定为源极。在工作期间，电流在这两个端子之间流动。端子102被称作为栅极电极，并且电压通常被施加在该端子以控制源极与漏极之间的电流流动。端子126提供与晶体管的主体的连接，在该示例中，该主体为P阱114。施加到漏极的电压是正电源电压，被称作为VDD，并且施加到源极端子的电压是更低的电源电压。电场影响器件的特性。根据这里描述的各种实施例，通过适当地选择偏压电压VBS和电源电压VDD，器件可以被构造为多种并且不同的模式。
在传统的体CMOS器件中，衬底通常被连接到源极，以保持相同的源极主体电压。因此，主体偏压通常对于衬底上的全部器件相同。这与DDC器件被用在上述一般低功率/低泄露模式中的情况类似，其中，提供一般工作电压并且提供零偏压电压，使得VBS＝0。然而，根据这里描述的各种实施例构造的多模式器件可以提供有效模式控制器件来代替主体连接部。这具体是如上所述器件在离开栅极一距离处包括重掺杂屏蔽区域的情况。与具有低的主体效应的基于绝缘体上硅的器件不同，基于DDC的器件可以被构造在块状硅上以产生具有高的主体效应的器件。因此，DDC构造的器件可以利用改变的主体偏压来作为使得多模式操作成为可能的手段。如图15的示例所示的多模式晶体管可以具有在P阱上的n沟道。P+型区域形成在P阱上。主体连接部(未示出但是在下文中讨论)被连接到P+区域，以建立与P阱(其为n沟道器件的主体)的传导性接触。因为主体连接部被p+掺杂，所以与主体连接部的连接将会使得与器件的P阱(即，器件的主体)的连接成为可能。主体偏压电压因而可以被施加到源极与主体连接部之间，由此主体偏压电压可以有效地控制n沟道器件的工作模式。如在n沟道器件中，动态模式切换技术可以被应用到N阱上的p沟道器件，其中n+区域形成为容纳主体连接部。此外，具有这里描述的强主体偏压的新颖结构可以被应用到其中n沟道和p沟道器件都存在于相同的衬底或阱上的CMOS器件。这种实施例的示例在下文中示出并描述。
施加到源极与主体之间的主体偏压电压可以有效地改变CMOS器件的行为。对于具有主体连接部的上述器件，源极-主体电压可以与栅极-源极电压和漏极-源极电压独立地施加。使用主体偏压来作为用于多模式控制的控制手段的一个优点是器件可以像它是传统器件那样连接，例如，在传统器件中栅极-源极电压和漏极-源极电压被以相同方式构造。以此方式，可以相应于主体电压进行模式选择。因此，器件可以一般在零偏压下工作，这与传统器件相同。当期望更高性能的模式(加强模式)时，前向偏压电压可以被施加到阱连接部与源极之间，即，VBS＞0。用于加强模式的工作电压可以与一般模式相同或略微地更高。另一方面大，当期望睡眠模式时，反向偏压电压可以被施加到阱连接部与源极之间，即，VBS＜0。睡眠模式的工作电压可以与一般模式相同或略微更低。
在施加零主体偏压时，多模式器件在一般低功率模式下工作。主体偏压可以是正向偏置的，正电压被施加到主体与源极之间(如图15的示例中所示)以增加器件的性能。该正向偏压模式被称作为用于以高驱动电流的方式增加性能的“加强模式”。然而，性能加强以增加泄漏电流为代价。在深睡眠模式中，主体被加反向偏压，由此负电压被施加到主体与源极之间，如图15的示例所示，以减小泄漏电流。在器件处于空闲或未激活状态时该模式是期望的。
图16示出了在n沟道DDC器件的示例与传统n沟道器件之间阈值电压VT相对于偏压电压VBS的比较。曲线1610表示DDC器件，而曲线1612表示传统器件。图16示出了DDC器件的阈值电压在一些实施方式中对于偏压电压比传统器件反应灵敏得多。DDC器件也可以提供对于主体偏压灵敏的大延迟范围。对于传统器件，器件之间的阈值电压的变化引起如图17A所示的延迟时间的较宽的伸展。带1702、1704和1706分别表示对于在-0.5V、0.0V和+0.5V处的偏压电压VBS的延迟变化，其中延迟时间被示出为传统器件在VDD＝1.1V、VBS＝0.0V、σVT＝0.0V并且温度＝85℃下的延迟时间的相对比例，该传统器件的延迟时间被归一化为1。水平轴对应于3σVT值。用于传统器件的σVT通常是约15mV，使得3σVT＝45mV。如图17A所示，三个带1702、1704和1706基本重叠，这使得难以根据延迟时间区分模式。图17B示出了对于DDC器件的示例的改善的延迟时间。在图17B中，三个带不仅不重叠，并且还具有更小的伸展。在三个不同偏压电压下，-0.5V、0.0V和+0.5V(反向偏压、零偏压和正向偏压)，DDC器件示出了三个非常不同的带1708、1710和1712。不同的带示出了在一些实施例中的DDC器件用在多工作模式中非常有效。
晶体管可以提供减小的σVT并且因此VT可以被更加精确地控制的一个另外的潜在优点是动态地控制VT的能力。在传统器件中，σVT也足够大使得VT需要对于横跨宽的范围负责。根据这里描述的实施例，VT可以通过调整主体偏压电压动态地改变。VT的动态调整通过增加的主体效应提供，并且动态控制的范围由减小的σVT提供。参照图18，一个图像示例被示出为表示了对于器件设置的静态VT(VT0)，并且还示出了器件可以被调整的多个VT’。每一者具有相应的ΔVT或者用于每个相应VT值的各个σVT。根据这里描述的实施例，器件可以被构造为具有在所需电压范围内调整主体偏压电压并且具有合适的电压调整速度的动态可调整的VT。在具体实施例中，电压调整可以具有预定步骤或者可以连续地变化。
根据另一个实施例，虽然图15示出了能够在各种模式下工作的样品多模式器件，其也可以用于包括对晶体管组隔离主体的结构的器件。这将会对器件提供独立地在各种模式下有效地工作的能力。如果多模式晶体管组的主体被连接，整体的组将会同时切换，这限制了促进模式切换的能力。另一方面，如果两个多模式晶体管组的主体没有被连接，两个组可以被独立地控制。因此，在图15中示出的基础多模式晶体管还可以提供能够被划分为大量块的晶体管组，具有对于每个组的独立的主体偏压。这在下文中描述。
因此，改善的系统可以使用DDC结构来构造，诸如图14A到图14I中示出以及如上所述的晶体管结构。这些结构的改变可以被实施在具有引人注目的性能进化的集成电路和系统中。已经示出了该结构如何可以被构造为对晶体管进行缩微，并且将会示出这些结构如何可以被用作基础部分来对更宽泛的集成电路和系统进行缩微。利用DDC结构，结合在例如集成电路和系统中的STI、PTI、浅阱和/或共享阱可以被构造为用于新的和经改善的系统性能。此外，即使除DDC结构之外，可以利用主体连接部和/或主体存取晶体管的新的创新，来对于集成电路和系统提供新的特征和优点。因此，在体CMOS和其他新颖结构和工艺中的这些创新可以被用来构造具有新改善的操作的、新的经缩微的集成电路芯片。
虽然至今为止一般描述的晶体管实施例可以提供体CMOS晶体管和其他器件的连续的功率缩微，但是除了其他的以外，期望在芯片水平下充分利用DDC的一部分益处和特征的人也可以通过根据这里描述的晶体管实施例适当地调整在芯片上的电路块的布局和路径来这样做。例如，如在先讨论的，动态调整晶体管的主体偏压电压来调整它们的阈值电压的概念是已知的但是一般不能够实施在纳米尺度器件中。在一些实施方式中，其原因包括：(1)传统体CMOS纳米尺度器件的大的σVT不能相比于已有的纳米规模器件提供足够的晶体管之间的区别；(2)传统体CMOS纳米尺度器件的相对低的主体系数不能提供在工作模式时间足够迅速地切换以避免影响芯片工作的能力；以及(3)将主体偏压线布线到每个晶体管或电路块可能明显地减小可以集成在芯片上的晶体管的数目，由此抑制了在芯片水平的缩微。一些DDC晶体管实施例可以解决前两个问题，通过：(1)提供明显减小的σVT，这允许相同的晶体管被设计为不仅工作在不同的阈值电压下并且还工作在不同的工作电压下；以及/或者(2)提供明显增加的主体系数，其允许晶体管和电路块在工作模式之间迅速地并有效地切换。在一些实施例中，DDC晶体管可以被作为变色龙状场可编程晶体管(FPT)，其中一些或全部具有相同的名义上的结构和特性，但是可被独立地构造可以作为在传统体CMOS中必须被不同地制造的晶体管来工作。改善的主体偏压线的布线是以下讨论的另一个要素，以下的讨论也提供了如何使用多模式晶体管的其他示例。
图19是示出了用于晶体管组的多模式操作的概念的简化图，其中每个块或电路可以基于所提供的主体偏压电压和工作电压而在不同模式下工作。在一些实施方式中，将不同的主体偏压施加到独立的块可以允许系统通过动态地调整期阈值电压而受到控制，从而允许公共连接的组件以公共模式工作，并且分别连接的组件或系统以独立控制的模式工作。在图19中示出的示例性场景中，器件1900被划分为具有分离的主体偏压接触部的五个晶体管组或电路块1910、1920、1930、1940和1950。根据这里描述的实施例，五个电路块的主体也被彼此隔离，使得不同的主体偏压可以被独立地施加到每个块。在该示例中，每个电路块使其主体从其他组隔离，并且主体被通过各自的主体连接部(1915、1925、1935、1945和1955)连接。五个块是为了示出促进晶体管组之间的隔离以产生经隔离的块的需要。图19也图示了每个块被分别连接到各自的主体偏压VB1、VB2、VB3、VB4和VB5。如本领域技术人员可以理解的，每个块也需要其他电源电压，诸如用于漏极的VDD、用于源极的VSS、用于栅极的VG和其他信号。此外，不同的工作电压VDD可以被独立地施加到每个电路块。每个电路块的模式可以通过设计来静态地设置(例如，通过将不同的电路块连接到不同的主体偏压电压和工作电压以建立它们的彼此独立的工作模式)，并且/或者其可以通过调整每个电路块的主体偏压和/或工作电压来设置其工作模式的控制电路和算法来动态地设置。利用低的σVT以及横跨相对宽的值的范围调整阈值电压VT的能力，各个晶体管或晶体管组的工作模式可以被分别地控制。
在以下示例中，将会描述各个晶体管。这些晶体管意图被用作为用于将晶体管组形成为具有经隔离的主体的块的基础部分。再次参照图14G，例如示出了一对由新颖DDC结构构造的CMOS晶体管的实施例，该晶体管具有主体连接部，其中n沟道器件和p沟道器件在相同的衬底上。这些结构可以被用来发展具有极大地改善的性能的电路和系统，包括下文描述的实施例。其他晶体管可以与新颖DDC结构的晶体管结合使用，并且这里的一些实施方式可以在没有DDC构造晶体管的状态下构造。
图20示出了具有阱结构的n沟道4端子晶体管布局的示例，其中单个P阱2060位于P衬底2080上4端子晶体管的布局200示出了源极/漏极对2020和2030、栅极2040和主体连接部2050。在位置2010处的截面图也示出了浅沟槽隔离(STI)2070的深度小于P阱深度的位置。P阱2060对于P衬底2080上的全部n沟道晶体管共用。因此，4端子晶体管可以不提供n沟道晶体管之间的隔离。如该示例所示，主体连接部是P+掺杂的并且被布置为与晶体管横向相邻(参照所示出的栅极方位)。此外，主体连接部被STI 2070从晶体管隔离。
图21示出了具有新颖的浅P阱(SPW)的n沟道4端子晶体管的示例，其中SPW深度小于STI深度。该4端子n沟道晶体管的布局2100示出了源极和漏极对2020和2030、栅极2040和主体连接部2050。截面图2180示出了位置2110并且截面图2190示出了位置2112。浅阱可以使得主体隔离成为可能并且因此可以在特定实施方式中允许对于器件组(诸如存储器单元或其他的数字电路)的动态模式切换，由此减小必须在集成电路上布线的主体偏压电压线的数目。如截面图2180和2190所示，晶体管在互补N阱2164上具有浅P阱2160。由于p-n结，N阱2164不被传导性地连接到浅P阱2160，并且N阱不被传导性的连接到P衬底2080。因此，晶体管可以被从相同衬底上的在N阱2164上方具有浅P阱2160的其他n沟道晶体管隔离。有源区域延伸到栅极下方。最小的有源临界尺寸(CD)被用于栅极下方延伸的有源部分。延伸的有源边界可以被布置在隔离物边缘之间以避免由于硅化引起的缺点。主体接触部可以在栅极外侧的延伸有源区域上。N+诸如边缘可以在栅极延伸(端帽)区域下方。虽然示例示出了一个制造n沟道4端子晶体管的方法，但是该布局也可以被用来制造p沟道4端子晶体管。如图21所示，在一些实施方式中，STI可以比SPW更深。在一些实施例中，如果两个相邻的晶体管不具有公共的SPW，他们可以被彼此独立地加偏压。或者，相邻的晶体管的组可以共享公共SPW并且可以通过施加相同主体偏压来在相同模式下工作。
在动态多模式晶体管的另一个实施例中，主体存取晶体管可以被形成在实际晶体管与主体连接部之间，如图22所示。图22示出了n沟道4端子晶体管布局2200以及相关的截面图2280，其中浅P阱(SPW)2160由STI 2070隔离。主体存取晶体管可以将主体连接部从晶体管隔离。主体存取晶体管可以被制造为仿佛存在栅极2041作为主体存取晶体管的栅极并且主体连接部被作为源极/漏极的晶体管一样。这可以简化工艺并且减小制造主体连接部连接所需的面积。主体存取晶体管结合浅阱的使用变为使得由精细的粒度进行动态模式切换成为可能的有用的基础部分。对于被一同切换的晶体管组或电路，它们可以被布置为共享相同的浅阱。此外，一个或多个栅极连接部可以通过使用主体存取晶体管来提供与主体的连接并且提供主体偏压来制造。
如上文讨论的，局部沟槽隔离(PTI)是将主体连接部从晶体管隔离的另一种优选的方式。根据在图23中示出的另一个实施例，对于n沟道4端子晶体管的示例性布局2300和截面图2380包括浅P阱(SPW)和局部沟槽隔离(PTI)。截面图2380对应于在位置2310处的截面。SPW深度可以小于STI深度。PTI氧化物可以防止在n型源极/漏极与p型体连接部之间的硅化物短路。PTI深度可以小于浅阱深度，保持在晶体管内的浅阱的连续性。PTI方法在一些实施例中可以针对主体连接部与源极/漏极之间由于硅化物引起的可能短路提供合适的保护。然而，PTI将会在器件的制造过程中需要一个或多个额外的工艺步骤。PTI深度在一些实施例中优选地大于源极/漏极结以分离P+体连接部和N+源极/漏极并且由此将N+/P+结泄露最小化。
源极/漏极的有源区域与用于阱连接部的有源区域的相对平面位置可以被不同地布置以产生具有如图24中的示例示出的PTI的各种4端子晶体管2400。截面图2480和2490分别对应于位置2410和2412。如图所示，浅P阱由STI隔离。
虽然上述示例示出了提供了用于施加主体偏压电压的主体连接部的4端子晶体管，但是也存在可能不需要用于主体偏压的第四端子的情况。例如，当CMOS晶体管在公共N阱上具有浅P阱和N阱时，在N阱上具有浅N阱的浅p沟道晶体管将会总具有公共N阱。在这种实施方式中，可能不需要提供连接到主体的独立的第四端子。因此，3端子晶体管的数个示例在这里被示出并且将会被用作产生具有主体隔离的块的晶体管组的基础部分。在另一种情况下，晶体管可以在互补阱上具有浅阱，其中该晶体管意图在主体浮动的状态下工作。在这种是实施方式中，可能不需要使用第四端子。
对于3端子结构2500的一个示例，局部互连部将栅极与主体连接，以将端子的数目从四个减小到三个，如图25所示。截面图2580和2590分别对应于位置2510和2512。在2580中，局部互连部(LI)接触部2551被用来将主体接触部连接到延伸的栅极。在该示例中，在延伸的有源区域上方使用金属接触部来制造栅极到主体的接触。用在SRAM单元中的矩形接触部可以被用来将栅极连接到主体。
在另一个示例中，通过在多晶硅下方使用主体接触部来形成3端子动态多模式晶体管。使用GA(栅极到有源区域)接触部掩模来移除栅极下方的氧化物。在栅极电介质移除区域上方，可以执行与SPW具有相同极性的多晶硅栅极接触部(PGC)注入。PGC 2650的使用将主体与栅极连接，如图26中的结构2600所示。截面图2680和2690对应于位置2612和2614。这种布局方案也存在多个潜在优点，包括建立与主体的自对准栅极接触部的能力，以及/或者进行自对准GC(栅极接触部)注入的能力。因为GC注入可以与SPW(P+掺杂)具有相同极性，所以在一些实施方式中，可能存在有源区域的弯曲，这对于面向制造的设计(DFM)是友好的。用于连接的PGC的使用可能导致对于主体的更高的接触电阻。然而，对于在一些实施例中的静态模式控制，接触电阻不是关键的。因此，在需要静态控制时，可以使用PGC。
或者，主体接触可以在延伸到栅极延伸部下方的有源区域中进行，与3端子单栅极晶体管2700类似，如图27所示。截面图2780和2790对应于位置2712和2714。最小有源临界尺寸(CD)可以被用于延伸的有源部分。延伸的有缘边缘可以被定位在栅极下方的有源区域的栅极隔离件边缘之间。使用GA接触部掩模来移除栅极下方的氧化物。在已经移除了栅极的区域上方，可以执行与SPW具有相同极性的GC注入，并且主体因而可以被用来将主体连接到栅极。在一些实施方式中，该方法可以提供类似的优点，包括使用与主体的自对准栅极接触部或自对准GC注入，因为GC注入与SPW(P+掺杂)具有相同极性。
虽然用于栅极和阱连接部的接触部可以位于沿着多晶硅的不同位置，如图27中的示例所示，它们可以被定向为位于相同位置，如图28中的结构2800所示。截面图2880和2890分别对应于位置2812和2814。
在另一个实施例中，该布局将会允许可编程的4端子/3端子晶体管。如图29的结构2900所示，栅极主体可以被断开连接或使用金属区域2950连接，分别产生4端子或3端子。截面图2980和2990分别对应于位置2912和2914。因此，金属区域连接有助于可编程4端子/3端子晶体管布局。
已经在这里描述了各种晶体管，并且在不同实施例和示例中描述的不同结构可以被用在不同的组合和子结构中，以制造在许多情况下相比于传统系统具有改善的性能的有用的系统。这些晶体管结构也可以被用作制造晶体管组的基础部分，该晶体管被划分为多个块并且具有用于动态模式控制的独立的主体偏压连接部。下文描述了一些示例。
根据这里描述的一些实施例构造的晶体管的优选优点之一是动态模式切换能力。这可以通过施加受控主体偏压电压来设置或调整可变工作电压来实现。图30示出了能够使用4端子晶体管进行动态模式切换的电路300的一个示例，其中示出了各种偏压电压和工作电压。电路块a1-a4分别对应于标准模式、低泄露模式以及两个加强模式。每个电路块使用一对4端子晶体管“p沟道4端子晶体管3010和n沟道4端子晶体管3020，其中4端子被设计为S(源极)、D(漏极)、G(栅极)和B(主体)。在块a1中，具有主体连接部的4端子晶体管被用作为传统晶体管。用于n沟道器件(所示出的下晶体管)的主体被连接到源极电压VSS。用于p沟道器件(所示出的上晶体管)的主体被连接到工作电压VDD。在块a2中，在器件没有被主动地使用时，器件被加反向偏压以实现低泄露。反向偏压可以通过将n沟道器件的主体连接到用于n沟道的反向偏压电压VBBN(其低于VSS)并且p沟道器件的主体连接到用于p沟道的反向偏压电压VBBP(其高于VDD)来实现。如果期望更高的性能，器件可以被置于如块a3和a4所示的正向偏压状态。在a3(i)中，p沟道主体和n沟道被分别连接到专用的正向偏压电压VFBP和VFBN，其中VFBP低于VDD并且VFBN高于VSS。或者，源极和漏极电压可以被用于正向偏压，以通过消除用于正向偏压电压的额外的电源来节省成本。如a3(ii)所示，p沟道的主体被连接到VSS并且n沟道器件的主体被连接到VDD。a4(i)和a4(ii)中的电路与a3(i)和a3(ii)类似，除了连接到更高的工作电压VDDH之外。
如图31所示，也有在动态切换环境中使用4端子器件的多个其他的变化例。在图31中，电路块a1示出了其中4端子器件的主体保持不被连接以使得主体浮动的情景。在图31中示出的浮动主体3100存在两个版本，其中子块a1(i)使用VDD作为工作电压同时子块a1(ii)使用VDDH作为工作电压。这将会提供中等的性能。在电路块a2中，p沟道和n沟道器件的主体和漏极都被连接到一起以实现加强模式。相同的动态模式切换特征可以被延伸到具有根据这里描述的一个实施例的大量晶体管的大规模集成电路。
图32A使用简化情况示出了动态模式切换的实施方式。图32A是出了电路3200，其中两个电路块3220和3230具有经隔离的主体，使得可以施加独立的主体偏压。用于电路块3220的主体偏压可以经由主体接触部3225施加，同时用于电路块3230的主体偏压可以经由主体接触部3235施加。与图30中示出的类似，用于其他电压的电源机架(power supplyrack)未示出。然而，本领域技术人员容易理解在图32中实施用于系统的电源机架。在图32B中示出了用于这种电路块的示例性截面3250，其对应于电路块3220和3230描绘了在N阱3264上具有浅P阱3260和3261的n沟道器件。浅P阱3260和3261在两个电路块之间由STI 3263隔离，以产生用于两个电路块的分离的浅阱。由于p-n结效应，两个浅P阱3260和3261不由下方的位于P衬底3266上方的N阱3264连接。主体存取晶体管被用来产生连接部并且也将连接部与共享SPW阱的有源晶体管隔离。P型接触部区域3210被用于主体接触部以提供与浅P阱的连通性。图32B中的示例示出了与主体连接部一同使用浅沟道(STI 3262)，以产生用于动态模式切换的经隔离的多电路块。虽然示例示出为n沟道器件，其也可以容易被应用到p沟道器件。
此外，也可以扩展到在图33A中的示例中示出的、在结构3310中一同具有p沟道和n沟道器件的器件3300。图33B表示其中CMOS器件具有两个浅P阱3260、3261并且也具有浅N阱3360，它们具有相应的主体接触部3325、3335和3345。它们都在N阱3264上。示出了三个电路块：电路块3320和电路块3330是n沟道器件并且电路块3340是p沟道器件。每个电路块可以共享相同的N阱3264。由于p-n结效应，用于电路块3320和3330的浅P阱在一些实施例中可以总是与p沟道器件隔离。存在多于一个p沟道电路块。然而，因为浅N阱总是连接到下方的N阱，所以每个p沟道器件可以具有相同的主体偏压。因此，在一些实施例中，用于p沟道器件的浅N阱(诸如3360)不能与其他浅N阱器件共享公共的N阱。在这种应用中，在使用公共阱时，N阱器件不能被划分为经隔离的浅阱。因此，从动态功率模式切换的观点来看，不需要对于p沟道器件形成独立的电路块。在一些实施方式中，在单个N阱的情境中，仅n沟道器件可以被经由主体偏压机构被独立地控制。当下方晶体管被构造为如这里所述的具有高的主体效应晶体管时，主体偏压的使用可以变为促进动态模式切换的有效方式。对于p沟道器件，N阱中的浅N阱是可选的。
以下的附图示出了可以使用多种方法和结构形成的大量电路示例，它们可以被用作根据这里描述的实施例的集成电路的基础部分。讨论将会从使用一些当前工业中所使用的基础部分工艺和结构的示例开始。之后描述的附图将会示出使用对于传统方法进行本质改善的基础部分结构和工艺的示例。
图34A示出了由不同的常用电路组件构造的电路的示例，这些电路将会被用在之后的附图中示出动态模式切换的实施方式。在图34A中，结合的电路3410被示出为具有NAND(与非)门NAND23402、逆变器(inverter)INV 3404(逆变器)和主体连接部TAP 3406。这些有用的结构可以根据这里公开的各种实施例来使用，以提供具有新的并加强的特征的更好地构造并有用的电路。
在图34B中，布局3420示出了实施晶体管组的传统方法，其使用伪多晶硅3428来在各个阱内产生连接部3427和3429。体连接部提供与对于全部器件公用的阱或衬底的连通性。图34B示出了延伸到阱中的主体连接部。布局的下部分示出了该器件的被实施于在N阱上具有浅P阱的n沟道中的部分。浅P阱由STI与相邻的器件隔离，因为浅P阱的深度小于STI深度。布局的上部分示出了该器件的被实施于在P阱上具有浅N阱的p沟道中的部分。同样，浅N阱由STI与相邻的器件隔离。因为使用了两个分离的阱(P阱和N阱)和相应的浅阱，所以完全互补的器件允许对于n沟道器件以及p沟道器件的分离的各自的动态控制。在图34B(其包括NAND门NAND23422、逆变器INV 3424和TAP 3426)中，器件的上部分和下部分具有它们各自的主体连接3427和3429。布局的下部分示出了该器件的被实施于在P阱上具有浅P阱的n沟道中的部分。布局的上部分示出了该器件的被实施于在N阱上具有浅N阱的p沟道中的部分。除了基于新颖的主体存取晶体管3438实施了单个主体连接部3437和3439之外，图34C(其包括NAND门NAND23422、逆变器INV 3424和主体存取晶体管TAP 3426)与图34B类似。这些新颖的主体存取晶体管提供了允许存取晶体管主体的新颖构造。与传统器件设计不同，这些结构向器件和电路提供有意义的工作能力。
图34D示出了电路布局3440的示例，其包括NAND门NAND23422、逆变器INV 3424和主体存取晶体管TAP 3426，使用主体存取晶体管3450来产生由STI分离的两个主体连接部3437或3439，以提供向各个阱的连通性。对于图34D，主体存取多晶硅被用来实施主体的连通性。具有两个分离主体连接部的主体存取晶体管由STI隔离；SIT的左侧和右侧具有经隔离的浅阱，以允许各个主体偏压被连接到左侧和右侧。图34E示出了分别对应于位置3482和3484的截面图3490和3495。在截面图3490中，n沟道晶体管(例如，3460)在两侧由STI 3464和3465隔离的浅P阱3462上。浅P阱3462在N阱3466上，并且N阱在P衬底3468上。主体连接部3439与浅P阱3462连接。器件3440的上部包括在由STI 3474和STI 3475隔离的N阱3472上的p沟道晶体管(例如3470)。浅N阱3472在P阱3476上，P阱3476在相同的P衬底3468上。主体连接部3437提供了与浅N阱3472的连通性。器件3440示出了具有全互补多晶体管的实施例的示例，其中晶体管具有包括用于动态模式控制的分离的主体连接部(3439和3437)的经隔离的浅阱(3462和3472)。
虽然图34D示出了基于由DDC构造的晶体管的动态模式切换实施方式，但是动态模式切换也可以被应用到具有传统器件和新器件的混合环境。图35示出了对于由NAND门NAND23502、逆变器INV 3504和TAP3506构成的相同电路使用混合的传统器件和新器件的实施方式的示例，其中该电路包括STI 3524和3534以将浅阱分离。同样，使用了N阱和P阱。然而，NAND2和TAP都使用其中浅阱在相同掺杂类型的阱上的传统方法来实施。NAND23502和TAP 3506无论在N阱上还是在P阱上总是具有公共的阱。因此，用于NAND23502和TAP 3506的浅阱不能由STI隔离。这种布置可以仅保留用于INV 3504的浅阱能够被隔离。根据设计，INV 3504主体可以浮动(即，没有提供主体连接部以连接到各个浅阱或者不连接到主体连接部)或被连接到主体偏压。然而，因为使用了两个分离的阱，所以两个分离的主体偏压电压可以被施加到P阱上的n沟道和N阱上的p沟道。
图35也示出了分别在位置3510和3512处的截面图3550和3560的示例。截面图3550示出了在浅P阱3522和3521上的n沟道晶体管和连接部3516。浅P阱3522和3521都在P阱3526上，P阱3526在P衬底3528上。主体连接部3516提供与用于n沟道晶体管的主体的连通性。在下部分中用于p沟道的浅N阱3532被隔离并保持浮动。截面3560示出了在浅N阱3533和3535上的p沟道晶体管和连接部3514。浅N阱3533和3535都在N阱3536上，N阱3536在P衬底3538上。主体连接部3514提供与用于p沟道晶体管的主体的连通性。在上部分中用于n沟道的浅P阱3523被隔离并保持浮动。用于在浅N阱3532中的p沟道器件和浅P阱中的n沟道器件的主体连接部可以被增加到如上所述的主体存取晶体管。
图36示出了基于使用两个独立的阱的传统方法的实施方式的示例。N沟道晶体管在由STI 3623和3624隔离的浅P阱3622上。因为用于全部n沟道晶体管的浅P阱3622在P阱3626上，所以浅P阱3632将会被在STI3624和STI 3625之间被从相邻的电路隔离，因为P阱提供了在其他浅P阱上的n沟道晶体管之间的连通性。P阱3626和N阱3636都在深N阱3628上，深N阱3628在P衬底3630上。也示出了主体存取接触部3612和3614。
之前的示例示出了使用体CMOS实施的各种动态模式切换实施方式。然而，新颖的主体连接设计也可以被应用到使用非CMOS体器件的半导体器件。例如，主体连接部将会按照部分耗尽(PD)SOI技术形成，如图37所示，其包括NAND23722、INV 3724和TAP 3766。电路3700与图34D类似，其中主体存取晶体管被用来产生分离的主体连接部3712和3714。图37也示出了对应于沿着位置3716和3718的布局的截面图3740和3760。电路3700的下部与P阱3744上由STI 3743和3745隔离的n沟道器件相关。因此，其可以允许在SOI上形成多个经隔离的P阱，使得主体偏压可以被独立地施加到各个电路块。电路3700的上部与N阱3764上由STI 3747和3749隔离的p沟道器件相关。因此，其可以允许在SOI上形成多个经隔离的N阱，使得主体偏压可以被独立地施加到各个电路块。P阱3744和N阱3764都在埋氧层(BOX)3748上。根据这里描述的各种实施例，该构造促进了对晶体管组或相关的可切换器件提供偏压的能力。
静态随机存取存储器被广泛地用在各种出处理器中或者与其相关联，处理器诸如中央处理单元(CPU)、微处理器/微控制器、数字信号处理器(DSP)、场可编程栅极阵列(FPGA)和其它器件。存在广泛地用在工业中的多个器件构造。其中，6T-SRAM(6晶体管SRAM)单元是最常使用的，因为它可以使用一般的CMOS工艺来实施。因此，它可以容易地被嵌入到任何数字处理器中。采用上文讨论的新颖结构，改善的SRAM可以被构造为具有更佳的性能以及减小的电路面积。通过实施新颖的主体连接部、主体存取晶体管和/或新颖的DDC结构，可以使用一致的处理设备和工具来制造明显改善的SRAM。同样，这些SRAM电路实施例中的一些可以使用新颖的DDC构造的晶体管以及其他类型的晶体管结合新颖的DDC构造的晶体管来制造。并且，这里的一些实施例可以被构造为不具有DDC构造的晶体管，但是仍然受益于改善的SRAM性能和特征。
在一个实施例中，基础的6T-SRAM单元包括存储一比特数据的两个上拉(PU)晶体管和两个下拉(PD)晶体管并且使用两个导通栅极(passgate，PG)晶体管以控制位线(bit_line)和倒向的位线。其示例在图38中示出，即，结构3800。导通晶体管切换可以由字线控制，从而允许SRAM的设计具有低的工作功率消耗以及低的泄漏电流。在图38中的6TRAM的示例中，使用p沟道4端子晶体管3020来实施PU晶体管，同时使用n沟道4端子晶体管3020实施其他晶体管。图38也示出了对于6TSRAM的各种信号和电源，包括字线(WL)、位线(BL)、非位线(BLN)、VSS和VDD。图38也示出了可以提供与用于n沟道晶体管的主体的连接(浅P阱，SPW)以及与用于p沟道晶体管的主体的连接(N阱，NW)。
存储器存取可以在电子系统中消耗大量的功率。在本领域中已经努力来发展用于降低存储器存取过程中以及数据保持期间的功率消耗的实施方式和系统。SRAM通常被用在计算机系统中来用于程序和数据存储。在数据存取的程序执行期间，部分存储器可以被主动地存取，而其他部分可能空闲。如果SRAM的工作模式可以以精细的粒度进行动态切换是有利的。在一个实施例中，每个单元的主体可以被在结构上隔离，使得单元的偏压可以被独立地控制。实际上，单元的行可以通过连接用于该行的源极电压来一同控制。除了基于VSS的6T SRAM模式切换控制以及上述的主体连接部和主体存取晶体管之外，存在其他制造能够具有多模式的SRAM的方法。例如通过使用主体存取晶体管技术破坏对于单元块的浅阱扩散，该方法可以被用在SRAM中。期望的主体偏压可以被可选择地经由主体连接部施加到SRAM单元的块，以确定期望的工作模式。
为了产生动态多模式SRAM阵列，提供了使用组件基本部分的实施例的示例。这些块包括各种4端子、3端子和可编程3/4端子晶体管。这些基本部分与各种主体连接结构可以被结合以建立可以更有效率地工作的改善的SRAM电路。例如，主体存取晶体管可以通过STI上的多晶硅转变为晶体管来形成，同时将主体连接部作为源极/漏极对之一来处理。主体存取单元可以被增加到周围区域，以隔离SRAM阵列的浅阱，使得主体偏压可以被独立地施加到SRAM阵列。在下文中描述了6T SRAM实施方式以及相关的主体存取晶体管的示例，以及连接SRAM单元和主体存取单元以产生动态多模式SRAM阵列的工艺。
图39示出了对于图38的6T SRAM的布局示例。6T SRAM单元包括6个晶体管，其中PG表示导通栅极晶体管的位置，PS表示下拉晶体管的位置，PU表示上拉晶体管的位置。PD和PG晶体管时n沟道晶体管并且形成在N+注入区域3910中并且PU晶体管是形成在P+注入区域3920中的p沟道晶体管。N沟道晶体管形成在浅P阱3940上，并且p沟道晶体管形成在N阱3950上。在本实施例的实施方式中，在N阱3950中使用的浅N阱是可选的。信号线和电源线在图38中示出，并且也在其他图中示出。
在图40A中示出了SRAM单元结构3900的一个优选布局的截面。截面图4100对应于线4015，其中布置了PG晶体管和PD晶体管。额外的PG和PG晶体管定位为朝向SRAM单元的另一端并且具有类似的截面图。截面图4100也示出了晶体管在N阱4040上具有浅P阱3940。N阱在P型衬底4050上。截面图4020对应于线4025，其中布置了PU晶体管。该截面图示出了PU晶体管在N阱4040上具有浅N阱3950。用于p沟道晶体管的浅N阱3950在具有相同类型掺杂剂的阱(N阱)上。因此，浅N阱和N阱可以被导电性连接。N阱中的浅N阱是可选的。然而，对于n沟道器件，浅P阱3940可以被从其下方的N阱4040隔离。在图40B中示出了对应于图39的6T SRAM单元的3D视图，其中标出了阱结构和晶体管类型。
图41A示出了一个优选的阱结构的俯视图的示例(N阱因为其延伸通过整个单元面积所以没有被示出)。对于图39的6T SRAM布局，浅P阱沿着y方向从一端向另一端延伸，其中，x和y表示表征6T SRAM单元的相对方位的任意方向。图41B示出了堆叠为形成2x2阵列的6T SRAM单元，其中，在y方向上两个相邻单元中的一者沿着y方向翻转，以形成单元的镜像图像。如图41B所示，浅P阱3940变为沿着y方向在单元之间连续。因此，如果大量的单元沿着y方向连接，那么全部的单元将会共享相同的浅p阱。为了增加用于动态模式切换的粒度(granularity)，需要使用结构来破坏浅P阱3940的连续性。连接部单元服务于隔离浅P阱以及提供与浅P阱的连续性的目的。
图42示出了可以被结合这里描述的实施例使用的连接部单元的布局示例。该布局被设计为与下文中描述的SRAM单元布局匹配。连接部单元的上部分和下部分具有被隔离的浅P阱，使得他们可以被独立地连接到用于主体偏压的各个电源(示出为VSPW0和VSPW1)。图43示出了在由虚线表示的两个位置处的截面图的示例，其中附图被旋转了。解码泥土4210对应于在位置4215处的截面图。在STI左侧上的浅P阱3940可以具有与在STI右侧上的浅P阱3940隔离的传导性。这种浅阱隔离可以允许不同的主体偏压被施加到两个浅阱。为了产生于浅P阱的接触，p型注入被用于主体存取晶体管源极/漏极区域。因为该p型源极/漏极区域具有与浅P阱相同的掺杂类型，所以建立从p型源极/漏极(即，主体连接部)到浅P阱的传导。截面图4220对应于位置4225。因为主体连接部区域被掺杂有与浅N阱相同的掺杂类型，所以主体连接部产生与浅N阱的连接。截面图4210和4220的阱结构分别与截面图4010和4020类似。
图44示出了图42的连接部单元的俯视图的示例。与浅P阱3940在两端之间延伸的SRAM单元不同，用于在上侧上的连接部单元的浅P阱3940可以在划分线4480处被从在下侧上的那些浅P阱3940隔离。与之前一样，因为浅N阱被传导性地连接到在其下方的N阱区域并且N阱延伸通过整个单元，所以并不担心浅N阱3950的隔离。连接部单元也提供通过SPW连接部4460与浅P阱3940的连通性以及通过SNW连接部4470与浅N阱3950的连通性。图45示出了实施根据这里描述的实施例的动态模式控制特征的2x2SRAM阵列4500的示例。SRAM阵列包括2x2SRAM单元以及在y边界两侧上的两个连接部单元以形成SPW连接部和隔离。同样，x-y方向是使出阵列方位的相对方向。如图45所示，沿着y方向的两个相邻的SRAM单元具有连续的SPW。SPW沿着y方向超出两个相邻的单元的进一步的连续性由连接部单元4200中的STI终止。因此，主体偏压VSPWn可以被施加到2x2SRAM阵列，同时主体偏压VSPW(n-1)可以被施加到在顶部的相邻的阵列(未被完全示出)并且主体偏压VSPW(n+1)可以被施加到在底部的相邻的阵列(未被完全示出)。图46示出了使用连接部单元用于SPW隔离的4x4SRAM真理4600的示例。图45和图46示出了使用在y方向上具有SPW连通性的SRAM单元以及使用主体存取单元(也被称作为连接部单元)来终止SPW的连通性。因此，可以因此形成具有期望尺寸的动态模式切换SRAM。
虽然图45和图46聚焦在SPW连续性和隔离的示例上，但是需要如上所述的许多其他信号和电源电压来形成完整的阵列。向SRAM阵列的这些信号和电源电压的连接在本领域中由本领域技术人员已知，并且这里将不会提供它们的细节。在与图46对应的完全连接的4x4SRAM阵列中，字线(WL)信号可以被连接到SRAM阵列的每行，并且位线(BL)信号可以被连接到SRAM阵列的每个列。
主体控制信号(VSPWn)可以与字线平行。在SRAM工作期间，如果在所选择的字组中选择了任何字，则所选择的字组的主体偏压可以被切换到正值。这帮助改善读取和写入性能。在从具体字组读取或写入时，在子阵列中的全部的其他字组使得主体被加反向偏压(或零偏压)以减小泄露。
在使用连接部/主体存取单元的6T SRAM以促进模式切换的一些用途中，浅P阱主体可以被用于动态切换，同时p沟道主体(N阱)可被用于静态偏压。在组中选择的任何的字可以使得所选择的字组中的全部n沟道晶体管的浅P阱主体进行切换。用于p沟道和n沟道的偏压可以被设置为另，并且因而按照期望模式被正向或反向加偏压。
如上所述的SRAM基于主体存取单元的动态模式切换SRAM阵列的优势在于可缩微的精细粒度控制。然而，该方法除了SRAM单元之外还需要主体存取单元。还存在许多不需要额外的主体存取单元的其他方法和系统。这些方法之一使用每行的VSS，同时基于主体存取单元的方法中的SRAM阵列的全部单元共享公共的VSS。如果VSS可以被对于每行独立地控制，那么可以将独特的VSS施加到每行，以对于每行产生期望的主体偏压。在这种情况下，主体电压可能是不能控制的。然而，VSS可以被独立地控制以引起不同的VBS电压(主体与源极之间的电压)并且实现动态模式切换。
图47示出了用于基于每行的VSS的多模式切换的6T SRAM电路4700的一个示例。同样，SRAM单元包括两个下拉(PD)晶体管、两个上拉(PU)晶体管和两个导通栅极(PG)晶体管。图47中示出的示例与图38的6T SRAM单元之间的区别是图47中使用的导通栅极(PG)是n沟道3端子双栅极4710晶体管。在图26和图27中示出了3端子双栅极晶体管的布局和相应截面图。双栅极晶体管具有连接到主体的栅极，即，PG晶体管的栅极(即，WL)被连接到单元的主体。PU和PD晶体管具有与图38的示例相同的类型。图48示出了图47的SRAM单元的布局4800的示例，其中，示出了单元边界4860。在浅P阱中使用了用于PG和PD晶体管的n沟道器件，并且p沟道器件被用于PU晶体管。该SRAM单元的阱结构与图39非常类似。因此，示出了其截面图。SPW和SNW都是公共N阱并且N阱被用在单元各处。
图49A示出了结构4900，其示出了图48的SRAM布局的SPW和SNW。对于该布局清楚地示出了VSS接触部4910。当连接多个SRAM单元时，接触部通常使用金属区域连接。图49B示出了使用图48的SRAM单元的2x2SRAM阵列4920，其中，SPW 3940不连续形成为图45或图46的SRAM阵列。图49B也示出了对于每行独立连接VSS(VSS04921和VSS14922)。图49C示出了基于每行VSS技术的4x4SRAM阵列4930，其中独特的VSS(VSS04931、VSS14932、VSS24933和VSS34934)被用于每行。
在对应于图49C的4x4SRAM阵列的完整布局中，与基于主体存取单元技术的动态模式切换4x4SRAM阵列类似，字线(WL)可以基于行与行连接，而位线(BL)可以基于列与列连接。用于每行的字线可以被连接到SPW(即，各个器件的主体)。VSS也可以基于行与行连接。因此，可以基于行与行实现独立的主体偏压。N阱主体连接部可以每隔16(或32)字线出现。
在图50中示出了用于6T SRAM 500的基于VSS的模式切换的替换实施方式，其中，3端子双栅极晶体管的外延主体接触部(Epi-bodycontact)形成在PG沟道上方，其中示出了单元边界5060。图51A示出了图50的SRAM布局的SPW和SNW。对该布局清楚地示出了VSS接触部4910。图51B示出了使用图50的SRAM单元的2x2SRAM阵列5120，其中SPW3940不向图45或图46的SRAM阵列那样连续地形成。图51B也示出了在结构5100中对于每个行独立连接VSS(VSS04921和VSS14922)。图51C示出了基于每行VSS技术的4x4SRAM阵列5130，其中独特的VSS(VSS04931、VSS14932、VSS24933和VSS34934)被用于每行。该单元的特性和面积与图48的示例相同。
根据多个条件来确定每个单元的工作模式，这些条件包括：VSS、n沟道偏压、字线(WL)状态、位线(BL)状态、VDD和p沟道主体偏压。VSS、n沟道偏压、字线(WL)状态和位线(BL)状态、可以被用于动态控制，而VDD和p沟道主体偏压可以被用于静态模式控制。对于SRAM阵列，以每行为单位使用专用的VSS(VSS0-VSS2、VSS3)。类似地，连接到浅P阱以动态地控制n沟道主体偏压的WL也被布置为每行一个WL(WL0-WL3)。BL和VDD线被用来在竖直方向上连接单元。如图所示，BL和VDD都被组织为对于每列提供BL和一个VDD。典型的SRAM可以包括读取/写入、NOP(不工作)和深睡眠模式。将会在下文讨论这些模式的具体细节。
在待机和数据保持模式(对应于深睡眠模式)中，VSS可以被加正向偏压以给n沟道器件的主体加反向偏压，并且减小有效VDS。该构造降低了待机泄露。例如，VSS可以被设置为0.3V并且VDD被设置为不大于0.6V，使得VDS≤0.3V。PG和PD晶体管都会在这种情况下被加反向偏压。P沟道器件被加零偏压或反向偏压，以保持PU晶体管电流是PD关闭电流的1000倍。在NOP模式中，PG和PD n沟道器件具有背加反向偏压的被加偏压主体并且PU p沟道器件主体被加零偏压或反向偏压。作为示例，VDD被设置为1.0V并且VSS和BL设置为0.6V，使得VDS≤0.4V并且实现低待机电流。
在读取模式中，PG和PD n沟道器件都可以被加正向偏压。动态VSS切换可以被限制到所选择的字(或行)。对于PG器件，VGS＝VBS≤0.6V并且VDS≤0.6V。对于PD器件，VGS＝1.0V并且VBS≤0.6V。由于更大的PDVDS，可以实现优选的PD/PG β比率。这可以实现优选的读取静态噪音余量和低读取单元电流。
在写入模式中，PG和PD n沟道器件都可以被加正向偏压。动态VSS切换可以被限制到所选择的字(或行)。对于PG器件，VGS＝VBS≤0.6V。虽然在浅P阱中的n沟道PG晶体管和PD晶体管和p沟道PU晶体管被用在以上示例中，但是浅N阱中的p沟道PG晶体管和PD晶体管和n沟道PU晶体管也可以使用来实现相同设计目标。
虽然每行VSS技术不需要主体存取单元具有浅阱隔离，但是每个SRAM单元比对于基于主体存取单元技术的SRAM单元更大。为了将单元从相邻单元隔离以促进基于VSS的每行主体偏压控制，可以围绕单元增加无源区域。因此，单元高度可以被增加，在该示例中，增加了130nm。这对英语约38％的单元面积增加。全部的晶体管都被朝向相同方向。作为设计示例，晶体管的尺寸如下：
导通栅极(PG)：W/L＝70nm/40nm
下拉(PD)：W/L＝85nm/35nm
上拉(PU)：W/L＝65nm/35nm
该示例在45nm工艺节点中导致了如下面积：x*y＝0.72μm*0.475μm＝0.342μm2。
图52示出了包括按照需要使用互连部5210相互连接的大量功能单元的系统5200。例如，在一些情况下，互连部5210在全部功能单元5204-1、5204-2、5204-3到5204-n之间提供用于通信的公共路径。在其他情况下，互连部提供了一组功能单元之间的点对点通信，同时提供了在其他组功能单元之间的公共通信路径。因此，可以使用对于使用在目标系统中获得的功能单元进行通信的传统技术(例如包括有线的、无线的、广播的以及点对点的)，以适当地满足系统设计者的目的的任何方式来构造互连部5210。5204-n中的“n”用来表达可以有系统设计者认为必要的那么多的功能模块，并且不表示最多有九个功能单元。
根据一些实施例，系统5200是具有多个、独立封装的组件和/或子组件的电子系统。这种系统的示例当今包括个人计算机、移动电话、数字音乐播放器、e-book阅读器、游戏主机、便携式游戏系统、机顶盒、电视机、立体声设备和可以受益于由这里公开的技术提供的功率消耗的加强控制的任何其他类似的电子系统。在这种系统中，功能单元5201、5202、5203、5204-1到5204-n是用于这种系统的典型系统组件并且互连部5210统称使用印刷电路板或底板(未示出)提供。例如，在个人计算机的情况下，功能组件将会包括CPU、系统存储器、大容量存储装置(诸如硬盘驱动器或固态硬盘驱动器)，它们都按照需要由实施在主板上的系统互连不相互连接。类似地，移动电话将会例如包括一个或多个各种芯片以及显示面板，它们将会通常使用一个或多个印刷电路板(PWB)相互连接，也可以包括柔性连接器。
根据其他实施例，系统5210是其中每个功能单元都是集成电路的封装内系统(SIP)，全部的功能单元都被一起封装在单个多芯片封装中。在SIP系统中，互连部5210可以由直接的芯片-芯片相互连接(例如为引线键连、焊线连接、焊锡球或金属钉块)以及由封装衬底提供的互连部(其可以包括公共总线式互连、点对点互连、电压平面和接地平面)来提供。
根据另一个实施例，系统5200是单芯片，诸如芯片上系统(SOC)，并且功能单元被实施为公共半导体衬底或者绝缘体衬底上半导体(例如，当体CMOS和SOI结构被实施在SOI衬底上时)上的晶体管组。在这种实施例中，可以使用对于连接集成电路中的电路块可用的任何技术来提供互连部5210。
如上文所述，所讨论的晶体管和集成电路技术允许在公共半导体衬底上制造和使用多模式晶体管，该多模式晶体管可以通过设计静态地和/或通过调整主体偏压和/或工作电压动态地独立规定。这些相同的技术可以在系统水平提供相似的益处，即使仅有一个功能单元实施该技术。例如，功能块5202可以包括动态地调整其DDC晶体管的(一个或多个)工作模式来减小功率消耗的逻辑(未示出)。这可以例如通过实施在功能单元5202上的数字或模拟技术来完成。或者，功能单元5202可以响应于来自另一个控制单元(例如功能单元5201)的外部控制信号来控制功率消耗。无论每个功能单元中的功率消耗是由功能单元本地控制、由控制器功能单元集中控制或者由混合方法控制，通常都可以实现对于功率消耗的更多控制。
功率消耗的系统水平控制是特别在计算系统中已知的事情。例如，高级配置和电源管理接口(ACPI)规格是用于由操作系统进行的系统组件的功率管理的开放标准。上文描述的深耗尽沟道、晶体管和集成电路技术通过允许系统控制系统中的每个功能单元中的各个电路块来补充并扩展了这种功率管理方法的能力。例如，由ACPI提供的最低水平的控制是器件水平，其对应于多组件系统(诸如个人计算机)的功能单元(例如芯片或硬盘驱动器)。通过提供对于器件中的各个电路块的功率消耗的微粒个体控制，更多的器件和系统功率状态成为可能。
系统水平的功率管理可能在使用DDC结构的SOC系统中特别有用。如在先讨论的，DDC结构允许在纳米尺度晶体管中高度的可编程能力。因为可获得的额定阈值电压VT的相对宽的范围、相对低的σVT以及DDC结构的相对高的主体系数，全部被制造为具有相同的固有VT并且以相同工作电压VDD工作的晶体管可以被构造为在通电之后在电路块上以电路块为基础以不同的工作模式使用不同的实际VT并且潜在地不同的实际工作电压VDD来工作。这种灵活性允许相同的芯片被设计为用在各种目标系统和工作条件中并且被动态地构造为用于原位操作。这可能对于有时候连接到AC电源并且在其他时候使用电池电源的系统特别有用，无论该系统是否是SOC。
图53示出了包括按照需要使用互连部5310互连的多个系统5301、5302和5303。例如，在一些情况下，互连部5310提供用于在全部系统5304-1到5304-n之间通信的公共路径。在其他情况下，互连部提供了一组功能单元之间的点对点通信，同时提供了在其他组功能单元之间的公共通信路径。因此，可以使用对于使用在目标系统中获得的功能单元进行通信的传统技术(例如包括有线的、无线的、广播的以及点对点的)，以适当地满足系统设计者的目的的任何方式来构造互连部5310。5204-n中的“n”用来表达可以有系统设计者认为必要的那么多的功能模块，并且不表示最多有九个功能单元。
上文描述的深耗尽沟道、晶体管、集成电路和系统技术提供了高粒度控制与网络连接的系统的能力。在联网的系统上的这种高水平控制可能在企业网络中特别有用以减小由被打开但是没被使用的设备引起的能量成本。这种控制可以包括基于签名的无线网络，例如包括蜂窝电话网络，无论是否辅助控制功率消耗，根据签名项打开或关闭系统能力，选择性地将其特定功能单元或部分置于更高性能的工作模式(例如，“加强模式”)以加强性能。
图54示出了使用关于图52描述的系统的示例性方法，无论单独使用或结合参照图53描述的网络使用。在系统在步骤5410中被通电之后，响应于通过网络提供的外部信号、由系统内的功能单元提供的中央模式控制信号或者在能够以多模式工作的每个功能单元中独立地产生的本地模式控制信号，系统设置使用这里讨论的晶体管类型、晶体管组和/或集成电路制造的系统组件(例如，功能单元)的功率模式。如上所述，单个组件可以具有被构造为以不同模式工作的不同部分：例如，组建的一个部分可以被构造为以传统模式工作，同时相同组件的另一个部分可以被构造为以低功率、低泄露模式工作。在步骤5430中，系统监视其用途以确定是否改变其功率模式。监视功能可以由一个功能单元集中执行，可以被分布到各自基于监视具体条件来关于模式进行本地判断的多个功能单元，或者由这两者执行(例如，一个功能单元可以基于其自身标准判断是否应当进入睡眠模式，尽管中央监视器还没有判断将整个系统置于深睡眠；类似地，中央监视器可以判断将整个系统置于深睡眠，尽管一个组件在初始模式设置之后已经判断将其自身置于加强模式，以增强性能)。步骤5430重复，直到其判断系统或功能单元的状态已经改变为使得需要新的功率节点，在这种情况下执行步骤5440。如图所示，如果在步骤5440判断需要系统功率降低，系统被在步骤5450处关闭。否则，根据需要哪种状态改变，对与一个或多个功能单元重复步骤5420。以此方式，使用这里描述的技术制造的系统或芯片的用户可以受益于以上优点。
虽然已经在附图中描述和示出了特定示例性实施例，但是应当理解这种实施例仅为示意性的并且不限制本发明的范围，并且本发明不能局限于示出并描述的具体构造和布置，因为本领域技术人员可以想到各种其他修改例。因此，说明书和附图被认为是示意性的而非限制性的。

Claims (12)

1.一种纳米尺度场效应晶体管(“FET”)，其包括：
导电性半导体阱主体，
掺杂有第一类型的掺杂剂的源极，
掺杂有所述第一类型的掺杂剂的漏极，
具有栅极长度的栅极，以及
深耗尽沟道，其具有在所述栅极下方比所述栅极长度的约一半更大的耗尽深度，所述深耗尽沟道被掺杂有第二类型的掺杂剂并且形成在所述源极与所述漏极之间以及在所述栅极与所述导电性半导体阱主体之间，使得在FET的工作期间，当超出所述FET的阈值电压的电压被施加到所述栅极时，电流在所述源极与所述漏极之间流动经过形成在所述栅极附近的所述深耗尽沟道中的反型区域。
2.根据权利要求1所述纳米尺度FET，其中，在所述深耗尽沟道中的所述第二类型的掺杂剂的大多数位于在工作期间形成在所述深耗尽沟道中的耗尽区域的基部附近，使得所述FET的阈值电压相对不具有由所述反型区域中的随机掺杂剂波动引起的变化。
3.根据权利要求1所述纳米尺度FET，其中，在位于所述耗尽区域外侧的屏蔽区域中的所述第二类型的掺杂剂的大多数超出在所述深耗尽区域中的所述第二类型的掺杂剂原子的百分之九十。
4.根据权利要求1所述纳米尺度FET，其中，所述深耗尽沟道包括三个区域，这三个区域包括：
最接近所述栅极并且最远离所述导电性半导体阱主体的第一未掺杂区域，
相比于第一掺杂区域更远离所述栅极并且更接近所述导电性半导体阱主体的第二掺杂区域，所述第二掺杂区域在相对于所述栅极向下至少20纳米内具有基本固定的竖直掺杂浓度轮廓，以及
最远离所述栅极并且最接近所述导电性半导体阱主体的第三掺杂区域，所述第三掺杂区域相比于所述第二掺杂区域被更高程度掺杂，其中当超出所述FET的阈值电压的电压被施加到所述栅极时，所述第三掺杂区域被定位来设置形成在所述深耗尽沟道中的耗尽区域的基部。
5.根据权利要求1所述纳米尺度FET，其中，所述导电性半导体阱主体可以被动态地施加偏压，以减小静态功率和/或增加晶体管速度。
6.根据权利要求1所述纳米尺度FET，其中，所述栅极是金属。
7.根据权利要求1所述纳米尺度FET，其中，纳米尺度FET的导电性半导体阱主体被电隔离并且相对于相邻定位的纳米尺度FET晶体管的导电性半导体阱主体被施加不同的偏压。
8.根据权利要求1所述纳米尺度FET，其中，所述沟道是应变的。
9.根据权利要求1所述纳米尺度FET，其中，所述阈值电压可以至少部分地通过Vt调谐层调整，所述Vt调谐层定位于在工作期间形成在所述深耗尽沟道中的耗尽区域的基部附近。
10.根据权利要求1所述纳米尺度FET，其中，所述深耗尽沟道是应变的。
11.根据权利要求1所述纳米尺度FET，其中，通过布置在所述第一未掺杂区域下方的一个和/或多个掺杂剂迁移保护层来保护最接近所述栅极的第一未掺杂区域，使所述第一未掺杂区域免受掺杂剂迁移。
12.一种形成纳米尺度场效应晶体管(“FET”)的方法，所述纳米尺度FET具有源极、漏极以及在所述源极和所述漏极之间由栅极控制的沟道，所述方法包括以下步骤：
形成导电性半导体阱主体，
形成深耗尽沟道，所述深耗尽沟道被掺杂为在工作期间具有在所述栅极下方比栅极长度的约一半更大的耗尽深度，所述深耗尽沟道进行工作，以使得在所述FET的工作期间，当超出所述FET的阈值电压的电压被施加到所述栅极时，电流在所述源极与所述漏极之间流动经过形成在所述栅极附近的所述深耗尽沟道中的反型区域，
利用浅沟槽隔离(STI)将所述晶体管隔离，
形成所述源极和所述漏极，以及
形成具有所述栅极长度的所述栅极。
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