JP2014116792A

JP2014116792A - 半導体集積回路及び論理回路

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Publication number: JP2014116792A
Application number: JP2012269534A
Authority: JP
Inventors: Shigetomo Ichioka; 成友市岡; Tomoharu Awaya; 友晴粟屋
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-12-10
Filing date: 2012-12-10
Publication date: 2014-06-26

Abstract

【課題】閾値電圧が可変するＭＯＳＦＥＴを用いた論理回路におけるゲート遅延を抑制する。
【解決手段】論理回路１は、ｐチャネル型トランジスタ（ｐＭＯＳ２）及びｎチャネル型トランジスタ（ｎＭＯＳ３）を備え、入力信号の論理レベルを反転して出力する機能を有する。論理回路１の出力端子ＯＵＴは、ｐチャネル型トランジスタ（ｐＭＯＳ２）のバックゲート及びｎチャネル型トランジスタ（ｎＭＯＳ３）のバックゲートに接続される。
【選択図】図１

Description

本発明は、半導体集積回路及び論理回路に関する。

動作時に閾値電圧を可変するＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）として、ＤＴＭＯＳ（Dynamic Threshold MOSFET）がある。
従来のＤＴＭＯＳは、ＭＯＳＦＥＴのバックゲートがゲートに接続されており、ゲートがオン状態となる動作時に、バックゲートが順バイアスされるため、基板バイアス効果により閾値電圧が小さくなる。これにより、低電圧が用いられる場合においても高速動作が可能となる。

特開平９−１６２７０９号公報特開平５−７１４９号公報特開２０００−３２３７２０号公報

しかし、半導体集積回路には寄生素子（寄生抵抗や寄生容量）が存在するため、バックゲートとゲートを接続したＤＴＭＯＳを用いると、ゲートに対しバックゲートの電圧印加に遅れが生じる。その結果、ゲート遅延が大きくなり論理回路の高速動作が抑制される。

発明の一観点によれば、ｐチャネル型トランジスタ及びｎチャネル型トランジスタを備え、入力信号を反転して出力する論理回路を有し、前記論理回路の出力端子が、前記ｐチャネル型トランジスタのバックゲート及び前記ｎチャネル型トランジスタのバックゲートに接続されている半導体集積回路が提供される。

また、発明の一観点によれば、ｐチャネル型トランジスタ及びｎチャネル型トランジスタを有し、出力端子が、前記ｐチャネル型トランジスタのバックゲート及び前記ｎチャネル型トランジスタのバックゲートに接続されており、入力信号の論理レベルを反転する論理演算を行う、論理回路が提供される。

開示の半導体集積回路及び論理回路によれば、ゲート遅延を抑制できる。

第１の実施の形態の論理回路の一例を示す図である。図１に示した論理回路を実現する半導体集積回路のレイアウト例を示す図である。図２に示した半導体集積回路のＡ−Ａ線での断面図である。図２に示した半導体集積回路のＢ−Ｂ線での断面図である。第１の実施の形態の半導体集積回路に生じる寄生素子を含む論理回路の回路図の一例である。ゲートとバックゲートとを接続したＭＯＳＦＥＴを使用したインバータの、寄生素子を含む回路図の一例である。比較例のインバータと第１の実施の形態の論理回路における入力信号、出力信号及びバックゲート電圧の変化例を示す図である。第２の実施の形態の論理回路の一例を示す図である。図８に示した論理回路を実現する半導体集積回路のレイアウト例を示す図である。図９に示した半導体集積回路のＡ−Ａ線での断面図である。図９に示した半導体集積回路のＢ−Ｂ線での断面図である。ゲートとバックゲートとを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路の一例を示す図である。ゲートとバックゲートを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路のｐＭＯＳ形成領域の一例の断面図である。ゲートとバックゲートを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路のｎＭＯＳ形成領域の一例の断面図である。

以下、発明を実施するための形態を、図面を参照しつつ説明する。
（第１の実施の形態）
図１は、第１の実施の形態の論理回路の一例を示す図である。

論理回路１は、入力端子ＩＮからの入力信号の論理レベルを反転して出力端子ＯＵＴから出力するＣＭＯＳ（Complementary MOS）インバータである。論理回路１は、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）２、ｎチャネル型ＭＯＳＦＥＴ（ｎＭＯＳと略す）３を有している。

ｐＭＯＳ２とｎＭＯＳ３のゲートは入力端子ＩＮに接続されており、共通の入力信号をゲートで受ける。ｐＭＯＳ２のソースはＶＤＤ（電源）に接続されており、ドレインはｎＭＯＳ３のドレイン及び出力端子ＯＵＴに接続されている。また、ｐＭＯＳ２のバックゲートは、出力端子ＯＵＴに接続されている。ｎＭＯＳ３のドレインは、ｐＭＯＳ２のドレイン及び出力端子ＯＵＴに接続されており、ソースはＶＳＳ（基準電源（たとえばグランド））に接続されている。また、ｎＭＯＳ３のバックゲートは、出力端子ＯＵＴに接続されている。

このような論理回路１では、図１に示されているように、入力信号ｉｎがＬ（Low）レベルのとき出力信号ｏｕｔはＨ（High）レベルとなるため、ｎＭＯＳ３のバックゲートには、Ｈレベルの電圧（順方向電圧）がかかる。そのため、ｎＭＯＳ３の閾値電圧が低い状態となっている。これにより、入力信号がＬレベルからＨレベルに変化する際、つまり、ｎＭＯＳ３がオンする動作のとき、低いゲート電圧でもｎＭＯＳ３がオンしやすくなり、出力信号の論理レベルが素早く切り替わる。

図示を省略しているが、論理回路１は、入力信号ｉｎがＨレベルのとき出力信号ｏｕｔはＬレベルとなるため、ｐＭＯＳ２のバックゲートには、Ｌレベルの電圧（順方向電圧）がかかる。そのため、ｐＭＯＳ２の閾値電圧が低い状態となっている。これにより、入力信号ｉｎがＨレベルからＬレベルに変化する際、つまり、ｐＭＯＳ２がオンする動作のとき、ｐＭＯＳがオンしやすくなり、出力信号ｏｕｔの論理レベルが素早く切り替わる。

このように、ｐＭＯＳ２及びｎＭＯＳ３のバックゲートに、出力端子ＯＵＴを接続することで、ゲート遅延を抑制でき、論理回路１の高速動作が可能となる。また、上記のように、低いゲート電圧でもｎＭＯＳ３がオンしやすくなるので、低電圧で使用することができ、消費電力を削減できる。

図２は、図１に示した論理回路を実現する半導体集積回路のレイアウト例を示す図である。
半導体集積回路１０は、図１に示したｐＭＯＳ２が形成されるｐＭＯＳ形成領域１１と、ｎＭＯＳ３が形成されるｎＭＯＳ形成領域１２を有している。ｐＭＯＳ形成領域１１及びｎＭＯＳ形成領域１２には、共通のゲート電極１３が形成されており、ビア１４により配線１５に接続されている。配線１５は、図示しない入力端子と接続される。

ｐＭＯＳ形成領域１１には、ｎ型不純物が注入されたｎウェル１６が形成されており、ｎウェル１６内で、ゲート電極１３の両側にｐ型不純物が注入されたｐ型拡散領域１７ａ，１７ｂが形成されている。ｐ型拡散領域１７ａ，１７ｂのうち一方（ソースとなる領域）のｐ型拡散領域１７ａは、ビア１８，１９を介して電源配線ｖｄｄに接続されている。他方のｐ型拡散領域１７ｂは、図示しない出力端子と接続される配線２０と、ビア２１，２２を介して接続されている。また、配線２０は、ビア２３を介してｎウェル１６に接続されている。

ｎＭＯＳ形成領域１２には、ｐ型不純物が注入されたｐウェル３０が形成されており、ｐウェル３０内で、ゲート電極１３の両側にｎ型不純物が注入されたｎ型拡散領域３１ａ，３１ｂが形成されている。ｎ型拡散領域３１ａ，３１ｂのうち一方（ソースとなる領域）のｎ型拡散領域３１ａは、ビア３２，３３を介して基準電源配線ｖｓｓに接続されている。他方（ドレインとなる領域）のｎ型拡散領域３１ｂは、配線２０と、ビア３４，３５を介して接続されている。また、配線２０は、ビア３６を介してｐウェル３０に接続されている。

図３は、図２に示した半導体集積回路のＡ−Ａ線での断面図である。図３では、図２に示したビアや配線については簡略化して図示している。図３では、図２に示したｐＭＯＳ形成領域１１における断面図が示されている。ｐ型基板４０に形成されたｎウェル１６、ｎウェル１６に形成されたｐ型拡散領域１７ａ，１７ｂ、ゲート電極１３及びその下に形成されたゲート酸化膜４１が図示されている。図３において、ｎウェル１６が、図１に示したようなｐＭＯＳ２のバックゲートとなる。

図３に示されているように、ゲート電極１３は入力端子ＩＮに接続され、ｐ型拡散領域１７ａはＶＤＤに接続され、ｎウェル１６とｐ型拡散領域１７ｂは出力端子ＯＵＴに接続されている。これにより、図１に示したようにｐＭＯＳ２のバックゲートと出力端子ＯＵＴが接続される。

なお、ｎウェル１６中には寄生抵抗が生じる。また、ｐ型拡散領域１７ａとｎウェル１６間には寄生容量が生じる。ｐ型拡散領域１７ｂとｎウェル１６間にも寄生容量が生じるが、本実施の形態の半導体集積回路１０では、ｐ型拡散領域１７ｂとｎウェル１６は出力端子ＯＵＴに接続されており、ほぼ同電位となるため電荷が溜ることが抑えられる。これにより、消費電力やゲート遅延の増加が抑えられる。

図４は、図２に示した半導体集積回路のＢ−Ｂ線での断面図である。図４では、図２に示したビアや配線については簡略化して図示している。図４では、図２に示したｎＭＯＳ形成領域１２における断面図が示されている。ｐ型基板４０に形成されたディープｎウェル４２、ディープｎウェル４２に形成されたｐウェル３０、ｐウェル３０に形成されたｎ型拡散領域３１ａ，３１ｂ、ゲート電極１３とその下に形成されたゲート酸化膜４１が図示されている。図４において、ｐウェル３０が、図１に示したようなｎＭＯＳ３のバックゲートとなる。

図４に示されているように、ゲート電極１３は入力端子ＩＮに接続され、ｎ型拡散領域３１ａはＶＳＳに接続され、ｐウェル３０とｎ型拡散領域３１ｂは出力端子ＯＵＴに接続されている。これにより、図１に示したようにｎＭＯＳ３のバックゲートと出力端子ＯＵＴが接続される。

なお、ｐウェル３０中には寄生抵抗が生じる。また、ｎ型拡散領域３１ａとｐウェル３０間には寄生容量が生じる。ｎ型拡散領域３１ｂとｐウェル３０間にも寄生容量が生じるが、本実施の形態の半導体集積回路１０では、ｎ型拡散領域３１ｂとｐウェル３０は出力端子ＯＵＴに接続されており、ほぼ同電位となるため電荷が溜ることが抑えられる。これにより、消費電力やゲート遅延の増加が抑えられる。

上記の寄生素子を考慮して、図１に示した論理回路１の回路図を書きなおすと、以下のようになる。
図５は、第１の実施の形態の半導体集積回路に生じる寄生素子を含む論理回路の回路図の一例である。図１に示した要素と同じ要素については同一符号を付している。

論理回路１ａにおいて、ｐＭＯＳ２のバックゲートとＶＤＤの間に寄生容量Ｃｐ１が示されている。寄生容量Ｃｐ１は、図３に示したｎウェル１６とｐ型拡散領域１７ａ間に生じるものである。また、ｐＭＯＳ２のバックゲートと出力端子ＯＵＴの間に寄生抵抗Ｒｐ１が示されている。寄生抵抗Ｒｐ１は、図３に示したｎウェル１６中に生じるものである。

また、論理回路１ａにおいて、ｎＭＯＳ３のバックゲートとＶＳＳの間に示されている寄生容量Ｃｐ２が示されている。寄生容量Ｃｐ２は、図４に示したｐウェル３０とｎ型拡散領域３１ａ間に生じるものである。また、ｎＭＯＳ３のバックゲートと出力端子の間に寄生抵抗Ｒｐ２が示されている。寄生抵抗Ｒｐ２は、図４に示したｐウェル３０中に生じるものである。

なお、図３に示したｐ型拡散領域１７ｂとｎウェル１６間に生じる寄生容量と、図４に示したｎ型拡散領域３１ｂとｐウェル３０間に生じる寄生容量については、前述したように電荷が溜ることが抑えられるため、図５においては図示されていない。

ここで、比較例として、ゲートとバックゲートとを接続したＭＯＳＦＥＴを使用したインバータの回路図の一例を以下に示す。
図６は、ゲートとバックゲートとを接続したＭＯＳＦＥＴを使用したインバータの、寄生素子を含む回路図の一例である。

インバータ１ｂにおいて、ｐＭＯＳ２ａとｎＭＯＳ３ａがＶＤＤとＶＳＳ間に接続され、ｐＭＯＳ２ａとｎＭＯＳ３ａのゲートに入力端子ＩＮが接続され、ドレインが出力端子ＯＵＴに接続されていることについては、論理回路１ａと同じである。しかし、図６に示したインバータ１ｂでは、ｐＭＯＳ２ａのゲートとバックゲートが接続されており、ｎＭＯＳ３ａのゲートとバックゲートも接続されている。

インバータ１ｂにおいて、ｐＭＯＳ２ａのゲートとバックゲート間に寄生抵抗Ｒｐ３が示されている。寄生抵抗Ｒｐ３は、図３に示したようなｎウェル１６中に生じるものである。また、ｎＭＯＳ３ａのゲートとバックゲート間に寄生抵抗Ｒｐ４が示されている。寄生抵抗Ｒｐ４は、図４に示したようなｐウェル３０中に生じるものである。

また、ｐＭＯＳ２ａのバックゲートとＶＤＤ間に示されている寄生容量Ｃｐ３は、図３に示したようなｎウェル１６とｐ型拡散領域１７ａ間に生じるものである。ｎＭＯＳ３ａのバックゲートとＶＳＳ間に示されている寄生容量Ｃｐ４は、図４に示したようなｐウェル３０と、ｎ型拡散領域３１ａ間に生じるものである。

ｐＭＯＳ２ａのバックゲートとＶＳＳ間に示されている寄生容量Ｃｐ５は、図３に示したようなｎウェル１６とｐ型基板４０間に生じるものである。ｎＭＯＳ３ａのバックゲートとＶＤＤ間に示されている寄生容量Ｃｐ６は、図４に示したようなｐウェル３０とディープｎウェル４２間に生じるものである。

ｐＭＯＳ２ａのバックゲートと出力端子ＯＵＴ間に示されている寄生容量Ｃｐ７は、図３に示したようなｎウェル１６とｐ型拡散領域１７ｂ間に生じるものである。ｎＭＯＳ３ａのバックゲートと出力端子ＯＵＴ間に示されている寄生容量Ｃｐ８は、図４に示したようなｐウェル３０とｎ型拡散領域３１ｂ間に生じるものである。

論理回路１ａと異なり、インバータ１ｂでは、ｐＭＯＳ２ａとｎＭＯＳ３ａのバックゲートは出力端子ＯＵＴに接続されていないため、寄生容量Ｃｐ７，Ｃｐ８には電荷が溜る。

図７（Ａ）は、図６に示したインバータにおける入力信号、出力信号及びバックゲート電圧の変化例を示す図である。横軸が時間を示し、縦軸が電圧を示している。
図６に示したインバータ１ｂでは、入力端子ＩＮとｐＭＯＳ２ａとｎＭＯＳ３ａのバックゲートが接続されているため、入力信号ｉｎ１がＬレベルのときバックゲート電圧ｂｇ１もＬレベルとなる。図７（Ａ）のように、入力信号ｉｎ１がＨレベルに立ち上がると、寄生抵抗Ｒｐ３，Ｒｐ４や寄生容量Ｃｐ３〜Ｃｐ８の影響で、バックゲート電圧ｂｇ１は、入力信号ｉｎ１よりも遅れてＨレベルに立ち上がる。

このため、入力信号ｉｎ１がＬレベルからＨレベルへ遷移するときのｎＭＯＳ３ａの閾値電圧は、入力信号ｉｎ１の立ち上がり直後が最も高くなる。そのため、ドレイン電流が少なく、出力信号ｏｕｔ１がＬレベルに立ち下がるスピードは遅い。バックゲート電圧ｂｇ１が増加するのに伴い、ｎＭＯＳ３ａの閾値電圧は低下して、徐々にドレイン電流が増加し、出力信号ｏｕｔ１がＬレベルに立ち下がるスピードが速くなる。

このような作用により、インバータ１ｂでは、入力信号ｉｎ１がＬレベルからＨレベルに変化するタイミングから、出力信号ｏｕｔ１がＨレベルからＬレベルに変化するタイミングまで、たとえば、時間ｔｄ１の遅延時間（ゲート遅延）が生じている。

図７（Ｂ）は、第１の実施の形態の論理回路における入力信号、出力信号及びバックゲート電圧の変化例を示す図である。横軸が時間を示し、縦軸が電圧を示している。
図１や図５に示した論理回路１，１ａでは、出力端子ＯＵＴとｐＭＯＳ２とｎＭＯＳ３のバックゲートが接続されているため、入力信号ｉｎ２がＬレベルのときバックゲート電圧ｂｇ２はＨレベルとなる。

このため、入力信号ｉｎ２の論理レベルの遷移時のｎＭＯＳ３の閾値は、入力信号ｉｎ２の立ち上がり直後が最も低く、ドレイン電流が最も多い。そのため、出力信号ｏｕｔ２は素早くＬレベルに立ち下がる。論理回路１ａでは、図７（Ｂ）のように入力信号ｉｎ２がＬレベルからＨレベルに変化するタイミングから、出力信号ｏｕｔ２がＨレベルからＬレベルに変化するタイミングまで、時間ｔｄ２の遅延時間（ゲート遅延）が生じている。しかし、この時間ｔｄ２は、図７（Ａ）に示したような時間ｔｄ１よりも短い。

出力信号ｏｕｔ２が立ち下がるにつれ、バックゲート電圧ｂｇ２が低下していくと、ｎＭＯＳ３の閾値が大きくなり、徐々にドレイン電流が少なくなり、出力信号ｏｕｔ２がＬレベルに立ち下がるスピードが遅くなる。

ただし、図５に示したような寄生抵抗Ｒｐ１，Ｒｐ２や寄生容量Ｃｐ１〜Ｃｐ２の影響で、バックゲート電圧ｂｇ２は、出力信号ｏｕｔ２よりも遅れてＬレベルに立ち上がる。これにより、閾値が大きくなるスピードを遅くすることができ、出力信号ｏｕｔ２の論理レベルの切り替わりのスピードが遅くなることが抑制される。

上記のように、第１の実施の形態の論理回路１，１ａ及び半導体集積回路１０では、出力端子ＯＵＴとｐＭＯＳ２とｎＭＯＳ３のバックゲートを接続しているため、ゲート遅延を短くできる。

（第２の実施の形態）
図８は、第２の実施の形態の論理回路の一例を示す図である。
論理回路５０は、入力端子ＩＮ１，ＩＮ２からの２つの入力信号のＮＡＮＤ論理をとって出力端子ＯＵＴから出力する２入力ＮＡＮＤ回路である。論理回路５０は、ｐＭＯＳ５１，５２、ｎＭＯＳ５３，５４を有している。

ｐＭＯＳ５１とｎＭＯＳ５３のゲートは入力端子ＩＮ１に接続されており、共通の入力信号をゲートで受ける。ｐＭＯＳ５２とｎＭＯＳ５４のゲートは入力端子ＩＮ２に接続されており、共通の入力信号をゲートで受ける。

ｐＭＯＳ５１，５２のソースはＶＤＤに接続されており、ドレインはｎＭＯＳ５３のドレイン及び出力端子ＯＵＴに接続されている。また、ｐＭＯＳ５１，５２のバックゲートは、出力端子ＯＵＴに接続されている。ｎＭＯＳ５３のドレインは、ｐＭＯＳ５１，５２のドレイン及び出力端子ＯＵＴに接続されており、ソースはｎＭＯＳ５４のドレインに接続されている。ｎＭＯＳ５４のソースはＶＳＳに接続されている。また、ｎＭＯＳ５３，５４のバックゲートは、出力端子ＯＵＴに接続されている。

なお、図８では、寄生素子も図示されている。ｐＭＯＳ５１，５２のバックゲートとＶＤＤの間に寄生容量Ｃｐ１０，Ｃｐ１１が示されている。またｎＭＯＳ５４のバックゲートとＶＳＳの間に寄生容量Ｃｐ１２が示されている。また、ｐＭＯＳ５１，５２のバックゲートと出力端子ＯＵＴの間に寄生抵抗Ｒｐ５，Ｒｐ６が示されている。また、ｎＭＯＳ５３のバックゲートと出力端子ＯＵＴの間に寄生抵抗Ｒｐ７が示されており、ｎＭＯＳ５４のバックゲートとｎＭＯＳ５３のバックゲートの間に寄生抵抗Ｒｐ８が示されている。

このような論理回路５０では、入力信号の論理レベルを反転する論理を含む。たとえば、２つの入力信号のうち第１の入力信号がＨレベルのとき、第２の入力信号がＬレベルであると出力信号はＨレベルとなり、第２の入力信号がＨレベルであると出力信号はＬレベルとなり、出力信号は一方の入力信号の論理レベルを反転したものとなる。

たとえば、入力端子ＩＮ２からの入力信号がＨレベルのとき、ｐＭＯＳ５１とｎＭＯＳ５３は、入力端子ＩＮ１からの入力信号の論理レベルを反転するインバータとして機能する。ここで、ｐＭＯＳ５１とｎＭＯＳ５３のバックゲートは出力端子ＯＵＴに接続されているため、第１の実施の形態の論理回路１，１ａと同様の効果が得られる。

また、入力端子ＩＮ１からの入力信号がＨレベルのとき、ｐＭＯＳ５２とｎＭＯＳ５４は、入力端子ＩＮ２からの入力信号の論理レベルを反転するインバータとして機能する。ここで、ｐＭＯＳ５２とｎＭＯＳ５４のバックゲートも出力端子ＯＵＴに接続されているため、第１の実施の形態の論理回路１，１ａと同様の効果が得られる。

図９は、図８に示した論理回路を実現する半導体集積回路のレイアウト例を示す図である。
半導体集積回路６０は、ｐＭＯＳ形成領域６１とｎＭＯＳ形成領域６２を有している。ｐＭＯＳ形成領域６１及びｎＭＯＳ形成領域６２には、共通のゲート電極６３，６４が形成されており、ビア６５，６６により配線６７，６８に接続されている。配線６７，６８はそれぞれ図示しない入力端子と接続される。

ｐＭＯＳ形成領域６１は、図８に示した２つのｐＭＯＳ５１，５２が形成される領域である。ｐＭＯＳ形成領域６１には、ｎウェル６９が形成されており、ｎウェル６９内で、ゲート電極６３，６４の両側にｐ型拡散領域７０ａ，７０ｂ，７０ｃが形成されている。

ｐ型拡散領域７０ａ，７０ｂ，７０ｃのうち、ｐＭＯＳ５１，５２のソースとなるｐ型拡散領域７０ａ，７０ｃは、ビア７１，７２，７３，７４を介して電源配線ｖｄｄに接続されている。ｐＭＯＳ５１，５２のドレインとなるｐ型拡散領域７０ｂは、図示しない出力端子と接続される配線７５と、ビア７６，７７を介して接続されている。また、配線７５は、ビア７８，７９を介してｎウェル６９に接続されている。

ｎＭＯＳ形成領域６２は、図８に示した２つのｎＭＯＳ５３，５４が形成される領域である。ｎＭＯＳ形成領域６２には、ｐウェル８０が形成されており、ｐウェル８０内で、ゲート電極６３，６４の両側にｎ型拡散領域８１ａ，８１ｂ，８１ｃが形成されている。

ｎ型拡散領域８１ａ，８１ｂ，８１ｃのうち、ｎＭＯＳ５４のソースとなるｎ型拡散領域８１ａは、ビア８２，８３を介して基準電源配線ｖｓｓに接続されている。また、配線７５は、ビア８６，８７を介してｐウェル８０に接続されている。さらに、配線７５は、ビア８８，８９を介してｎＭＯＳ５３のソースとなるｎ型拡散領域８１ｃに接続されている。

図１０は、図９に示した半導体集積回路のＡ−Ａ線での断面図である。図１０では、図９に示したビアや配線については簡略化して図示している。図１０では、図９に示したｐＭＯＳ形成領域６１における断面図が示されている。ｐ型基板９０に形成されたｎウェル６９、ｎウェル６９に形成されたｐ型拡散領域７０ａ，７０ｂ，７０ｃ、ゲート電極６３，６４とその下に形成されたゲート酸化膜９１，９２が図示されている。

ゲート電極６３，６４を使用する２つのｐＭＯＳ（図８に示したｐＭＯＳ５１，５２）のバックゲートとなるｎウェル６９は、２つのｐＭＯＳで共通となる。これにより、半導体集積回路６０の面積の増大を抑えられる。

図１０に示されているように、ゲート電極６３は入力端子ＩＮ２に接続され、ゲート電極６４は入力端子ＩＮ１に接続されている。ｐ型拡散領域７０ａ，７０ｃはＶＤＤに接続され、ｎウェル６９とｐ型拡散領域７０ｂは出力端子ＯＵＴに接続されている。これにより、図８に示したようにｐＭＯＳ５１，５２のバックゲートと出力端子ＯＵＴが接続される。

なお、ｎウェル６９中には図８に示したような寄生抵抗Ｒｐ５，Ｒｐ６が生じる。また、ｐ型拡散領域７０ａ，７０ｃとｎウェル６９間には、図８に示したような寄生容量Ｃｐ１０，Ｃｐ１１が生じる。ｐ型拡散領域７０ｂとｎウェル６９間にも寄生容量が生じるが、本実施の形態の半導体集積回路６０では、ｐ型拡散領域７０ｂとｎウェル６９は出力端子ＯＵＴに接続されており、ほぼ同電位となるため電荷が溜ることが抑えられる。これにより、消費電力やゲート遅延の増加が抑えられる。

図１１は、図９に示した半導体集積回路のＢ−Ｂ線での断面図である。図１１では、図９に示したビアや配線については簡略化して図示している。図１１では、図９に示したｎＭＯＳ形成領域６２における断面図が示されている。ｐ型基板９０に形成されたディープｎウェル９３、ディープｎウェル９３に形成されたｐウェル８０、ｐウェル８０に形成されたｎ型拡散領域８１ａ，８１ｂ，８１ｃ、ゲート電極６３，６４とその下に形成されたゲート酸化膜９１，９２が図示されている。

ゲート電極６３，６４を使用する２つのｎＭＯＳ（図８に示したｎＭＯＳ５３，５４）のバックゲートとなるｐウェル８０は、２つのｎＭＯＳで共通となる。これにより、半導体集積回路６０の面積の増大を抑えられる。

図１１に示されているように、ゲート電極６３は入力端子ＩＮ２に接続され、ゲート電極６４は入力端子ＩＮ１に接続されている。ｎ型拡散領域８１ａはＶＳＳに接続され、ｐウェル８０とｎ型拡散領域８１ｃは出力端子ＯＵＴに接続されている。これにより、図８に示したようにｎＭＯＳ５３，５４のバックゲートと出力端子ＯＵＴが接続される。

なお、ｐウェル８０中には、図８に示したような寄生抵抗Ｒｐ７，Ｒｐ８が生じる。また、ｎ型拡散領域８１ａとｐウェル８０間に、図８に示したような寄生容量Ｃｐ１２が生じる。ｎ型拡散領域８１ｃとｐウェル８０間にも寄生容量が生じるが、本実施の形態の半導体集積回路６０では、ｎ型拡散領域８１ｃとｐウェル８０は出力端子ＯＵＴに接続されており、ほぼ同電位となるため電荷が溜ることが抑えられる。これにより、消費電力やゲート遅延の増加が抑えられる。

（比較例）
以下、比較例としてゲートとバックゲートを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路の例を示す。

図１２は、ゲートとバックゲートとを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路の一例を示す図である。
２入力ＮＡＮＤ回路５０ａは、入力端子ＩＮ１，ＩＮ２からの２つの入力信号のＮＡＮＤ論理をとって出力端子ＯＵＴから出力する。２入力ＮＡＮＤ回路５０ａは、ｐＭＯＳ５１ａ，５２ａ、ｎＭＯＳ５３ａ，５４ａを有している。

ｐＭＯＳ５１ａとｎＭＯＳ５３ａのゲートは入力端子ＩＮ１に接続されており、共通の入力信号をゲートで受ける。ｐＭＯＳ５２ａとｎＭＯＳ５４ａのゲートは入力端子ＩＮ２に接続されており、共通の入力信号をゲートで受ける。

ｐＭＯＳ５１ａ，５２ａのソースはＶＤＤに接続されており、ドレインはｎＭＯＳ５３ａのドレイン及び出力端子ＯＵＴに接続されている。また、ｐＭＯＳ５１ａのバックゲートは、ｐＭＯＳ５１ａのゲート及び入力端子ＩＮ１に接続されている。ｐＭＯＳ５２ａのバックゲートは、ｐＭＯＳ５２ａのゲート及び入力端子ＩＮ２に接続されている。

ｎＭＯＳ５３ａのドレインは、ｐＭＯＳ５１ａ，５２ａのドレイン及び出力端子ＯＵＴに接続されており、ソースはｎＭＯＳ５４ａのドレインに接続されている。ｎＭＯＳ５４ａのソースはＶＳＳに接続されている。また、ｎＭＯＳ５３ａのバックゲートは、ｎＭＯＳ５３ａのゲート及び入力端子ＩＮ１に接続されている。ｎＭＯＳ５４ａのバックゲートは、ｎＭＯＳ５４ａのゲート及び入力端子ＩＮ２に接続されている。

図１３は、ゲートとバックゲートを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路のｐＭＯＳ形成領域の一例の断面図である。図１０と同じ要素については同一符号を付している。

入力端子ＩＮ２と図１２に示したｐＭＯＳ５２ａのバックゲートとなるｎウェル６９ａが接続され、入力端子ＩＮ１と図１２に示したｐＭＯＳ５１ａのバックゲートとなるｎウェル６９ｂが接続されている。図１０に示した構造と異なり、ｐＭＯＳ５１ａとｐＭＯＳ５２ａのバックゲートとなるｎウェルが共通ではなく、ｎウェル６９ａ，６９ｂに分離されている。そのため、ｐＭＯＳ５１ａとｐＭＯＳ５２ａのドレインとなるｐ型拡散領域７０ｂ１，７０ｂ２も分離されている。ｐＭＯＳ５１ａとｐＭＯＳ５２ａのｎウェル６９ａ，６９ｂを共通にすると、入力端子ＩＮ１，ＩＮ２が短絡してしまうからである。

これに対して、本実施の形態の論理回路５０及び半導体集積回路６０では、図１０に示したように、バックゲートとなるｎウェル６９に出力端子ＯＵＴを接続したことにより、ｎウェル６９を２つのｐＭＯＳ５１，５２で共通とすることができる。

図１４は、ゲートとバックゲートを接続したＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路のｎＭＯＳ形成領域の一例の断面図である。図１１と同じ要素については同一符号を付している。

入力端子ＩＮ２と図１２に示したｎＭＯＳ５４ａのバックゲートとなるｐウェル８０ａが接続され、入力端子ＩＮ１と図１２に示したｎＭＯＳ５３ａのバックゲートとなるｐウェル８０ｂが接続されている。図１１に示した構造と異なり、ｎＭＯＳ５３ａとｎＭＯＳ５４ａのバックゲートとなるｐウェルが共通ではなく、ｐウェル８０ａ，８０ｂに分離されている。そのため、ｎＭＯＳ５３ａとｎＭＯＳ５４ａのドレインとなるｎ型拡散領域８１ｂ１，８１ｂ２も分離されている。ｎＭＯＳ５３ａとｐＭＯＳ５４ａのｐウェルを共通にすると、入力端子ＩＮ１，ＩＮ２が短絡してしまうからである。

これに対して、本実施の形態の論理回路５０及び半導体集積回路６０では、図１１に示したように、バックゲートとなるｐウェル８０に出力端子ＯＵＴを接続したことにより、ｐウェル８０を２つのｎＭＯＳ５３，５４で共通とすることができる。

そのため、本実施の形態の論理回路５０及び半導体集積回路６０では、図１２〜１４に示したようなゲートとバックゲートを接続するようなＭＯＳＦＥＴを用いた２入力ＮＡＮＤ回路よりも、回路面積を小さくすることができる。なお、第２の実施の形態では２入力のＮＡＮＤ回路について説明したが、３入力以上のＮＡＮＤ回路にも適用可能である。入力数を増やすと、ＭＯＳＦＥＴの数が増えるため、ＭＯＳＦＥＴのウェルを共通化できる本実施の形態を適用することで、回路面積の削減効果がより高くなる。

以上、実施の形態に基づき、本発明の論理回路及び半導体集積回路の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
上記では、入力信号の論理レベルを反転する論理を含む論理演算を行う論理回路として、インバータ及び２入力ＮＡＮＤ回路を例にあげて説明したが、たとえば、ＮＯＲ回路などにも適用することができる。

１論理回路
２ｐＭＯＳ
３ｎＭＯＳ
ＩＮ入力端子
ｉｎ入力信号
ＯＵＴ出力端子
ｏｕｔ出力信号
ＶＤＤ電源
ＶＳＳ基準電源

Claims

ｐチャネル型トランジスタ及びｎチャネル型トランジスタを備え、入力信号を反転して出力する論理回路を有し、
前記論理回路の出力端子が、前記ｐチャネル型トランジスタのバックゲート及び前記ｎチャネル型トランジスタのバックゲートに接続されている、
ことを特徴とする半導体集積回路。
前記論理回路は、複数のｐチャネル型トランジスタと、複数のｎチャネル型トランジスタと、を有し、
前記複数のｐチャネル型トランジスタは、バックゲートとなるｎウェルが共通であり、前記複数のｎチャネル型トランジスタは、バックゲートとなるｐウェルが共通である、ことを特徴とする請求項１に記載の半導体集積回路。
前記ｐチャネル型トランジスタのバックゲート及び前記ｎチャネル型トランジスタのバックゲートの電圧の変化タイミングを、前記出力端子の電圧の変化タイミングよりも遅延させる寄生素子を有している、ことを特徴とする請求項１または２に記載の半導体集積回路。
前記ｐチャネル型トランジスタのバックゲートとなるｎウェルと、前記ｎチャネル型トランジスタのバックゲートとなるｐウェルと、前記ｎウェルに形成された前記ｐチャネル型トランジスタのドレイン領域となるｐ型拡散領域と、前記ｐウェルに形成された前記ｎチャネル型トランジスタのドレイン領域となるｎ型拡散領域と、が前記出力端子に接続されていることを特徴とする請求項１乃至３の何れか１つに記載の半導体集積回路。
ｐチャネル型トランジスタ及びｎチャネル型トランジスタを有し、
出力端子が、前記ｐチャネル型トランジスタのバックゲート及び前記ｎチャネル型トランジスタのバックゲートに接続されており、
入力信号の論理レベルを反転する論理演算を行う、
ことを特徴とする論理回路。