JP2007288667A - 半導体集積回路 - Google Patents

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Abstract

【課題】高速化が可能であるとともにスリューレートが制御可能な出力駆動回路を提供すること。
【解決手段】出力駆動回路は、プリドライバーＰｒｅ＿Ｄｒｖと、出力ドライバーＯｕｔ＿Ｄｒｖとを含む。入力信号ＩＮに応答するＣＭＯＳインバータＭＰ１、ＭＮ１のＭＰ１のソースと電源電圧Ｖｄｄとの間にバイアスＰチャンネルＭＯＳトランジスタＭＰ２を接続し、ＭＰ１のソースとＭＰ２のドレインの間の接続ノードＰＳと接地電圧ＧＮＤとの間にＮチャンネルＭＯＳトランジスタＭＮ４のゲート容量による容量Ｃ１を接続する。Ｏｕｔ＿Ｄｒｖの出力ＮチャンネルＭＯＳトランジスタＭＮ３と容量Ｃ１を形成するＭＮ４とは、同一製造プロセスにより形成される。ＩＮがハイレベルの期間の容量Ｃ１のプリチャージ電荷がＩＮのローレベル変化時のノードＮ２の上昇を高速化して、ＭＰ２の電流ＩｐとＭＮ３のゲートＭＯＳ容量Ｃ２とによりスリューレートが制御される。
【選択図】図１

Description

本発明は、大きな負荷容量を持つ内部信号線もしくは外部信号線を駆動する出力駆動回路を具備する半導体集積回路に関し、特に出力駆動回路の高速化とスリューレートの制御とに有益な技術に関する。
ＣＭＯＳドライバーのような出力駆動回路のスリューレート（Slew Rate）を制御することにより、出力駆動回路の出力信号の立ち上がり時間と立ち下がり時間とを制御することが可能となる。下記の非特許文献１には、ＣＭＯＳドライバーのＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタのソースと電源電圧との間にバイアスされたＰチャンネルＭＯＳトランジスタを接続し、このＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタのソースと接地電圧との間にバイアスされたＮチャンネルＭＯＳトランジスタを接続することが記載されている。出力信号の負荷容量の立ち上がり速度を決定する充電電流はバイアスされたＰチャンネルＭＯＳトランジスタに流れる電流で制御され、出力信号の負荷容量の立ち下がり速度を決定する放電電流はバイアスされたＮチャンネルＭＯＳトランジスタに流れる電流で制御される。
一方、下記の非特許文献２には、ＣＭＯＳドライバーのような駆動回路のスイッチング速度を改善するために、プッシュプル出力駆動回路の出力ＰチャンネルＭＯＳトランジスタを駆動する上段ＣＭＯＳインバータのＮチャンネルＭＯＳトランジスタのソースと接地電圧との間に駆動用ＮチャンネルＭＯＳトランジスタを接続し、このプッシュプル出力駆動回路の出力ＮチャンネルＭＯＳトランジスタを駆動する下段ＣＭＯＳインバータのＰチャンネルＭＯＳトランジスタのソースと電源電圧との間に駆動用ＰチャンネルＭＯＳトランジスタを接続することが記載されている。駆動用ＮチャンネルＭＯＳトランジスタのゲートとドレインとの間には上段ブートストラップ容量が接続され、駆動用ＰチャンネルＭＯＳトランジスタのゲートとドレインとの間には下段ブートストラップ容量が接続されている。
Ｓｅｏｋ−Ｗｏｏ Ｃｈｏｉ ａｎｄ Ｈｏｎｇ−Ｊｕｎｅ Ｐａｒｋ， "Ａ ＰＶＴ−ｉｎｓｅｎｓｉｔｉｖｅ ＣＭＯＳ Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ ｗｉｔｈ Ｃｏｎｓｔａｎｔ Ｓｌｅｗ Ｒａｔｅ"， ２００４ ＩＥＥＥ Ａｓｉａ−Ｐａｃｉｆｉｃ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｄｖａｎｃｅｄ Ｓｙｓｔｅｍ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ （ＡＰ−ＡＳＩＣ２００４）， Ａｕｇ．４−５， ２００４， ＰＰ．１１６−１１９． Ｊ．Ｈ． Ｌｏｕ ａｎｄ Ｊ．Ｂ． Ｋｕｏ， Ａ １．５−Ｖ Ｆｕｌｌ−Ｓｗｉｎｇ Ｂｏｏｔｓｔｒａｐｐｅｄ ＣＭＯＳ Ｌａｒｇｅ Ｃａｐａｃｉｔｉｖｅ−Ｌｏａｄ Ｄｒｉｖｅｒ Ｃｉｒｃｕｉｔ Ｓｕｉｔａｂｌｅ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ ＣＭＯＳ ＶＬＳＩ"， ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ， ＶＯＬ．３２， ＮＯ．１， ＪＡＮＵＡＲＹ １９９７， ＰＰ．１１９−１２１．
本発明に先立って、本発明者等は上記の非特許文献１、非特許文献２に記載されたＣＭＯＳドライバーについて検討した。その検討の結果、下記のような結論に到達した。
すなわち、上記の非特許文献１に記載されたＣＭＯＳドライバーでは、スリューレートは制御されているが、高速化はなされていない。一方、上記の非特許文献２に記載されたＣＭＯＳドライバーでは、高速化はなされているが、スリューレートは制御されていない。
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、半導体集積回路に内蔵されるに際して高速化が可能であるとともにスリューレートが制御可能な出力駆動回路を提供することにある。また、本発明の他の目的とするところは、この高速化とスリューレートの制御とに使用される容量を半導体集積回路チップに構成する際に、容量のチップ占有面積を小さくすることにある。
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
すなわち、本発明のひとつの形態による半導体集積回路は、入力信号（ＩＮ）に応答するプリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）と前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）のプリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１）のソースと電源電圧供給ノード（Ｖｄｄ）との間に接続されたバイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２）とを含むプリドライバー（Ｐｒｅ＿Ｄｒｖ）と、前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の出力信号に応答する出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）を含む出力ドライバー（Ｏｕｔ＿Ｄｒｖ）とを具備する。
前記半導体集積回路は、特に前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）の前記プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１）の前記ソースと前記バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２）のドレインとの間の接続ノード（ＰＳ）と基底電位（ＧＮＤ）との間に接続されたＮチャンネルＭＯＳトランジスタ（ＭＮ４）のゲート容量による容量（Ｃ１）を具備する。前記容量（Ｃ１）を構成する前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）とは、前記半導体集積回路の同一製造プロセスにより形成される（図１参照）。
本発明の前記ひとつの形態の手段によれば、高速化とスリューレートの制御とに使用される前記容量（Ｃ１）を構成する前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）とは、前記半導体集積回路の同一製造プロセスにより形成される。高速化とスリューレートの制御とに使用される前記容量（Ｃ１）の二つの電極間の絶縁膜厚をできるだけ薄くすることにより、前記容量（Ｃ１）のチップ占有面積を小さくすることができる。一般的にも半導体集積回路の種々の絶縁膜の中で、最小膜厚を有するのはＭＯＳトランジスタのゲート絶縁膜である。従って、高速化とスリューレートの制御とに使用される前記容量（Ｃ１）を半導体集積回路チップで最小膜厚のＭＯＳトランジスタのゲートＭＯＳ容量で形成することにより、前記容量（Ｃ１）のチップ占有面積を小さくすることができる。
本発明の前記ひとつの形態の手段によれば、前記容量（Ｃ１）を構成する前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）とは、前記半導体集積回路の同一製造プロセスにより形成される。その結果、前記入力信号（ＩＮ）がハイレベルからローレベルに変化する際に、出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）のゲートのノード（Ｎ２）の電圧（ＶＮ２）をゼロボルトからＮチャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈｎ）まで上昇させる時間を短く設定するとともに、半導体集積回路の製造バラツキの影響を少なくすることができる。その結果、出力ドライバー（Ｏｕｔ＿Ｄｒｖ）を高速化することができる。
本発明の前記ひとつの形態の手段によれば、前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）の前記プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１）の前記ソースと前記電源電圧供給ノード（Ｖｄｄ）との間に接続された前記バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２）を具備している。半導体集積回路の製造工程で前記バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２）の電流（Ｉｐ）の電流値と出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）の反転状態のゲートＭＯＳ容量（Ｃ２ｏｎ）の容量値とをそれぞれある範囲に管理することにより、スリューレートを高精度に制御することができる。
また、本発明のより好適な形態による半導体集積回路では、前記容量（Ｃ１）を構成する前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）のゲート面積（ＡＧＭＮ４）と前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）のゲート面積（ＡＧＭＮ３）との面積比α（＝ＡＧＭＮ４／ＡＧＭＮ３）と、電源電圧（Ｖｄｄ）と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈｎ）とで決定される電圧定数γとを、下記の関係に設定している。
α≦γ
本発明の前記より好適な形態の手段によれば、前記容量（Ｃ１）からの放電により前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）のゲートのノード（Ｎ２）の電圧（ＶＮ２）が前記ＮチャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈｎ）に上昇した時点で前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）のゲートＭＯＳ容量（Ｃ１）と前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）のゲートＭＯＳ容量（Ｃ２）とがともに反転状態の大きなＭＯＳ容量である状態を満足することができる。
また、本発明の更に好適な形態による半導体集積回路では、前記電圧定数γは前記電源電圧（Ｖｄｄ）と前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧（Ｖｔｈｎ）とから下記の関係である。
γ＝Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）
また、本発明のより好適な形態による半導体集積回路では、前記電圧定数γと、ＮチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との容量比β（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記面積比αとの間に下記の関係を満足するように、前記電圧定数γと前記容量比βと前記面積比αとが設定されている。
γ／β≦α
本発明の前記より好適な形態の手段によれば、前記容量（Ｃ１）のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量を持つ前記出力ＮチャンネルＭＯＳトランジスタ（ＭＮ３）のゲートＭＯＳ容量（Ｃ２）が前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧（Ｖｔｈｎ）まで上昇される際に、放電後の前記ＮチャンネルＭＯＳトランジスタ（ＭＮ４）のゲートＭＯＳ容量（Ｃ１）が反転状態の大きなＭＯＳ容量の状態に維持されることができる。
本発明の他のひとつの形態による半導体集積回路は、入力信号（ＩＮ）に応答するプリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）と前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）のプリドライブ・ＮチャンネルＭＯＳトランジスタ（ＭＮ１）のソースと基底電圧ノード（ＧＮＤ）との間に接続されたバイアスＮチャンネルＭＯＳトランジスタ（ＭＮ２）とを含むプリドライバー（Ｐｒｅ＿Ｄｒｖ）と、前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の出力信号に応答する出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）を含む出力ドライバー（Ｏｕｔ＿Ｄｒｖ）とを具備する。
前記半導体集積回路は、特に前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）の前記プリドライブ・ＮチャンネルＭＯＳトランジスタ（ＭＮ１）の前記ソースと前記バイアスＮチャンネルＭＯＳトランジスタ（ＭＮ２）のドレインとの間の接続ノード（ＮＳ）と電源電圧供給ノード（Ｖｄｄ）との間に接続されたＰチャンネルＭＯＳトランジスタ（ＭＰ４）のゲート容量による容量（Ｃ１）を具備する。前記容量（Ｃ１）を構成する前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）とは、前記半導体集積回路の同一製造プロセスにより形成される（図４参照）。
本発明の前記他のひとつの形態の手段によれば、高速化とスリューレートの制御とに使用される前記容量（Ｃ１）を構成する前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）とは、前記半導体集積回路の同一製造プロセスにより形成される。高速化とスリューレートの制御とに使用される前記容量（Ｃ１）の二つの電極間の絶縁膜厚をできるだけ薄くすることにより、前記容量（Ｃ１）のチップ占有面積を小さくすることができる。一般的にも半導体集積回路の種々の絶縁膜の中で、最小膜厚を有するのはＭＯＳトランジスタのゲート絶縁膜である。従って、高速化とスリューレートの制御とに使用される前記容量（Ｃ１）を半導体集積回路チップで最小膜厚のＭＯＳトランジスタのゲートＭＯＳ容量で形成することにより、前記容量（Ｃ１）のチップ占有面積を小さくすることができる。
本発明の前記他のひとつの形態の手段によれば、前記容量（Ｃ１）を構成する前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）とは、前記半導体集積回路の同一製造プロセスにより形成される。その結果、前記入力信号（ＩＮ）がローレベルからハイレベルに変化する際に、出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲートのノード（Ｎ２）の電圧（ＶＮ２）を電源電圧（Ｖｄｄ）からＰチャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈｐ）の分だけ低い電圧まで低下させる時間を短く設定するとともに、半導体集積回路の製造バラツキの影響を少なくすることができる。その結果、出力ドライバー（Ｏｕｔ＿Ｄｒｖ）を高速化することができる。
本発明の前記他のひとつの形態の手段によれば、前記プリドライブ・ＣＭＯＳインバータ（ＭＰ１、ＭＮ１）の前記プリドライブ・ＮチャンネルＭＯＳトランジスタ（ＭＮ１）の前記ソースと前記基底電圧（ＧＮＤ）との間に接続された前記バイアスＮチャンネルＭＯＳトランジスタ（ＭＮ２）を具備している。半導体集積回路の製造工程で前記バイアスＮチャンネルＭＯＳトランジスタ（ＭＮ２）の電流（Ｉｎ）の電流値と出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）の反転状態のゲートＭＯＳ容量（Ｃ２ｏｎ）の容量値とをそれぞれある範囲に管理することにより、スリューレートを高精度に制御することができる。
また、本発明のより好適な形態による半導体集積回路では、前記容量（Ｃ１）を構成する前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）のゲート面積（ＡＧＭＰ４）と前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲート面積（ＡＧＭＰ３）との面積比α（＝ＡＧＭＰ４／ＡＧＭＰ３）と、電源電圧（｜Ｖｄｄ｜）と前記ＰチャンネルＭＯＳトランジスタのしきい値電圧（｜Ｖｔｈｐ｜）とで決定される電圧定数γとを、下記の関係に設定している。
α≦γ
本発明の前記より好適な形態の手段によれば、前記容量（Ｃ１）からの放電により前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲートのノード（Ｎ２）の電圧（ＶＮ２）が電源電圧（Ｖｄｄ）からＰチャンネルＭＯＳトランジスタのしきい値電圧（Ｖｔｈｐ）の分だけ低い電圧まで低下した時点で前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）のゲートＭＯＳ容量（Ｃ１）と前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲートＭＯＳ容量（Ｃ２）とがともに反転状態の大きなＭＯＳ容量である状態を満足することができる。
また、本発明の更に好適な形態による半導体集積回路では、前記電圧定数γは前記電源電圧（｜Ｖｄｄ｜）と前記ＰチャンネルＭＯＳトランジスタの前記しきい値電圧（｜ＶｔｈＰ｜）とから下記の関係である。
γ＝｜Ｖｔｈｐ｜／（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）
また、本発明のより好適な形態による半導体集積回路では、前記電圧定数γと、ＰチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との容量比β（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記面積比αとの間に下記の関係を満足するように、前記電圧定数γと前記容量比βと前記面積比αとが設定されている。
γ／β≦α
本発明の前記より好適な形態の手段によれば、前記容量（Ｃ１）のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量を持つ前記出力ＰチャンネルＭＯＳトランジスタ（ＭＰ３）のゲートＭＯＳ容量（Ｃ２）が電源電圧（Ｖｄｄ）から前記ＰチャンネルＭＯＳトランジスタの前記しきい値電圧（Ｖｔｈｐ）の分だけ低い電圧まで低下される際に、放電後の前記ＰチャンネルＭＯＳトランジスタ（ＭＰ４）のゲートＭＯＳ容量（Ｃ１）が反転状態の大きなＭＯＳ容量の状態に維持されることができる。
本発明の具体的な形態による半導体集積回路は、非反転入力信号（ＩＮ）に応答する第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）と、前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の第１プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１１）のソースと電源電圧供給ノード（Ｖｄｄ）との間に接続された第１バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ１２）と、反転入力信号（／ＩＮ）に応答する第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）と、前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）のソースと前記電源電圧供給ノード（Ｖｄｄ）との間に接続された第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）とを含むプリドライバー（Ｐｒｅ＿Ｄｒｖ）と、前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とを含む出力ドライバー（Ｏｕｔ＿Ｄｒｖ）とを具備する。
前記半導体集積回路は、特に前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の前記第１プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１１）の前記ソースと前記第１バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ１２）のドレインとの間の第１接続ノード（ＰＳ１）と基底電位（ＧＮＤ）との間に接続された第１ＮチャンネルＭＯＳトランジスタ（ＭＮ１４）のゲート容量による第１容量（Ｃ１１）と前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）の前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）のドレインとの間の第２接続ノード（ＰＳ２）と基底電位（ＧＮＤ）との間に接続された第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）のゲート容量による第２容量（Ｃ２１）とを具備する。前記第１容量（Ｃ１１）を構成する前記第１ＮチャンネルＭＯＳトランジスタ（ＭＮ１４）と、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と、前記第２容量（Ｃ２１）を構成する前記第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）と、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とは、前記半導体集積回路の同一製造プロセスにより形成される（図９参照）。
本発明のより具体的な形態による半導体集積回路では、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）のドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）のドレイン・ソース電流経路とは並列に接続され、前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とから互いに逆位相の二つの出力信号（ＯＵＴ、／ＯＵＴ）が形成される（図９参照）。
本発明の他の具体的な形態による半導体集積回路は、非反転入力信号（ＩＮ）に応答する第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）と、前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の第１プリドライブ・ＮチャンネルＭＯＳトランジスタ（ＭＮ１１）のソースと基底電圧ノード（ＧＮＤ）との間に接続された第１バイアスＮチャンネルＭＯＳトランジスタ（ＭＮ１２）と、前記非反転入力信号（ＩＮ）に応答する第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）と、前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）のソースと前記電源電圧供給ノード（Ｖｄｄ）との間に接続された第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）を含むプリドライバー（Ｐｒｅ＿Ｄｒｖ）と、前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の出力信号に応答する第１出力ＰチャンネルＭＯＳトランジスタ（ＭＮ１３）と前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とを含む出力ドライバー（Ｏｕｔ＿Ｄｒｖ）とを具備する。
前記半導体集積回路は、特に前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の前記第１プリドライブ・ＮチャンネルＭＯＳトランジスタ（ＭＮ１１）の前記ソースと前記第１バイアスＮチャンネルＭＯＳトランジスタ（ＭＮ１２）のドレインとの間の第１接続ノード（ＮＳ）と前記電源電圧供給ノード（Ｖｄｄ）との間に接続された第１ＰチャンネルＭＯＳトランジスタ（ＭＰ１４）のゲート容量による第１容量（Ｃ１１）と前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）の前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）のドレインとの間の第２接続ノード（ＰＳ）と基底電位（ＧＮＤ）との間に接続された第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）のゲート容量による第２容量（Ｃ２１）とを具備する。前記第１容量（Ｃ１１）を構成する前記第１ＰチャンネルＭＯＳトランジスタ（ＭＰ１４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＰチャンネルＭＯＳトランジスタ（ＭＮ１３）とは、前記半導体集積回路の同一製造プロセスにより形成される。前記第２容量（Ｃ２１）を構成する前記第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）と前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とは、前記半導体集積回路の同一製造プロセスにより形成される（図１１参照）。
本発明のより具体的な形態による半導体集積回路では、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＰチャンネルＭＯＳトランジスタ（ＭＰ１３）のドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）のドレイン・ソース電流経路とは直列に接続され、前記第１出力ＰチャンネルＭＯＳトランジスタ（ＭＰ１３）と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とのプッシュプル動作により１つの出力信号（ＯＵＴ）が形成される（図１１参照）。
本発明の他の具体的な形態による半導体集積回路は、非反転入力信号（ＩＮ）に応答する第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）と、前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の第１プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１１）のソースと電源電圧供給ノード（Ｖｄｄ）との間に接続された第１バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ１２）と、反転入力信号（／ＩＮ）に応答する第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）と、前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）のソースと前記電源電圧供給ノード（Ｖｄｄ）との間に接続された第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）とを含むプリドライバー（Ｐｒｅ＿Ｄｒｖ）と、前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と前記プリドライバー（Ｐｒｅ＿Ｄｒｖ）の前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とを含む出力ドライバー（Ｏｕｔ＿Ｄｒｖ）とを具備する。
前記半導体集積回路は、特に前記第１プリドライブ・ＣＭＯＳインバータ（ＭＰ１１、ＭＮ１１）の前記第１プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ１１）の前記ソースと前記第１バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ１２）のドレインとの間の第１接続ノード（ＰＳ１）と基底電位（ＧＮＤ）との間に接続された第１ＮチャンネルＭＯＳトランジスタ（ＭＮ１４）のゲート容量による第１容量（Ｃ１１）と前記第２プリドライブ・ＣＭＯＳインバータ（ＭＰ２１、ＭＮ２１）の前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタ（ＭＰ２１）の前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタ（ＭＰ２２）のドレインとの間の第２接続ノード（ＰＳ２）と基底電位（ＧＮＤ）との間に接続された第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）のゲート容量による第２容量（Ｃ２１）とを具備する。前記第１容量（Ｃ１１）を構成する前記第１ＮチャンネルＭＯＳトランジスタ（ＭＮ１４）と、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と、前記第２容量（Ｃ２１）を構成する前記第２ＮチャンネルＭＯＳトランジスタ（ＭＮ２４）と、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とは、前記半導体集積回路の同一製造プロセスにより形成される（図１３参照）。
本発明のより具体的な形態による半導体集積回路では、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）の前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）のドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）のドレイン・ソース電流経路とは直列に接続され、前記第１出力ＮチャンネルＭＯＳトランジスタ（ＭＮ１３）と前記第２出力ＮチャンネルＭＯＳトランジスタ（ＭＮ２３）とのプッシュプル動作により１つの出力信号（ＯＵＴ）が形成される（図１３参照）。
本発明の更に具体的な形態による半導体集積回路では、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）は前記半導体集積回路の内部の大きな負荷容量を持つ内部信号線を駆動する（図１５）。
本発明の更に具体的な形態による半導体集積回路では、前記出力ドライバー（Ｏｕｔ＿Ｄｒｖ）は前記半導体集積回路の外部の大きな負荷容量を持つ外部信号線を駆動する（図１５）。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
すなわち、本発明によれば、半導体集積回路に内蔵されるに際して高速化が可能であるとともにスリューレートが制御可能なＣＭＯＳ駆動回路を提供することができる。また、この高速化とスリューレートの制御とに使用される容量を半導体集積回路チップに構成する際に、容量のチップ占有面積を小さくすることができる。
≪半導体集積回路の出力駆動回路≫
図１は、本発明のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。
同図に示すように、半導体集積回路は、入力信号ＩＮに応答するプリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１と、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のソースと電源電圧Ｖｄｄとの間に接続されたバイアスＰチャンネルＭＯＳトランジスタＭＰ２とを含むプリドライバーＰｒｅ＿Ｄｒｖと、プリドライバーＰｒｅ＿Ｄｒｖの出力信号に応答する出力ＮチャンネルＭＯＳトランジスタＭＮ３を含む出力ドライバーＯｕｔ＿Ｄｒｖとを具備する。出力ドライバーＯｕｔ＿Ｄｒｖの出力ＮチャンネルＭＯＳトランジスタＭＮ３のドレインの出力信号ＯＵＴは、半導体集積回路内部の大きな負荷容量を持つ内部バス等の内部信号線を駆動することができ他の場合には半導体集積回路外部の大きな負荷容量を持つ外部バス等の外部信号線を駆動することができる。図１の実施形態では、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のソースと接地電圧ＧＮＤとの間にはバイアスＮチャンネルＭＯＳトランジスタＭＮ２が接続されている。バイアスＰチャンネルＭＯＳトランジスタＭＰ２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｐが供給され、バイアスＮチャンネルＭＯＳトランジスタＭＮ２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｎが供給される。
この半導体集積回路は、特に、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のソースとバイアスＰチャンネルＭＯＳトランジスタＭＰ２のドレインとの間の接続ノードＰＳと接地電圧ＧＮＤとの間に接続されたＮチャンネルＭＯＳトランジスタＭＮ４のゲート容量による容量Ｃ１を具備する。ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３とは、半導体集積回路の同一製造プロセスにより形成される。その結果、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３とは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘ、実質的に互いに等しいチャンネル不純物濃度、実質的に互いに等しいＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを有することになる。また、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートと接地電圧ＧＮＤとの間にはゲートＭＯＳ容量Ｃ２が存在している。また、図１に示したＣＭＯＳ構造の半導体集積回路では、ＣＭＯＳ製造プロセスの関係により全てのＮチャンネルＭＯＳトランジスタと全てのＰチャンネルＭＯＳトランジスタとは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘを有している。尚、バイアスＮチャンネルＭＯＳトランジスタＭＮ２のドレインと接地電圧ＧＮＤとの間には、寄生容量Ｃ３が存在している。
図１に示した出力駆動回路を高速化するためには、入力信号ＩＮがハイレベルからローレベルに変化する際に、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートの接続ノードＮ２の電圧ＶＮ２をゼロボルトからＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎまで上昇させる時間を短く設定するとともに、半導体集積回路の製造バラツキの影響を少なくすることが重要である。図１に示した出力駆動回路の実施形態においては、この技術課題を解決するためにＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３とは半導体集積回路の同一製造プロセスにより形成される。その理由は、後に詳述する。
また、図１に示した出力駆動回路の出力ＮチャンネルＭＯＳトランジスタＭＮ３のドレイン電流の増大のスリューレートを制御するためには、入力信号ＩＮがハイレベルからローレベルに変化に応答する出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートの接続ノードＮ２の電圧ＶＮ２の上昇のスリューレートを制御する必要がある。図１に示した出力駆動回路の実施形態においては、この技術課題を解決するためにバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐが利用されている。半導体集積回路の製造工程でバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の反転状態のＭＯＳ容量の容量値とをそれぞれある範囲に管理することにより、スリューレートを高精度に制御することができる。その理由は、後に詳述する。
図２は、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の容量値のゲート電圧依存性を示す図である。
良く知られているように、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の容量値はゲート電圧依存性を有している。ゲート電圧ＶｇｓがＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも低いと、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のそれぞれにおいて、ゲート電極直下のＰ型半導体基板表面のキャリアが枯渇したディプリーション状態となる。このディプリーション状態では、ＭＯＳ容量は小さな値となる。ゲート電圧ＶｇｓがＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも高くなると、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のそれぞれにおいて、ゲート電極直下のＰ型半導体基板表面には少数キャリアである電子によるＮ型反転層が形成される反転状態となる。この反転状態では、ＭＯＳ容量は大きな値となる。同一のＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比は、ほぼ１：５〜１：１０となる。図２において、オフ容量Ｃ１ｏｆｆとオン容量Ｃ１ｏｎとはそれぞれＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量であり、オフ容量Ｃ２ｏｆｆとオン容量Ｃ２ｏｎとはそれぞれ出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２のディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量である。図１の出力駆動回路において、入力信号ＩＮがハイレベルの状態では、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１はオフ状態であるので、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流ＩｐによりＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも高い電源電圧Ｖｄｄまでプリチャージされる。この電源電圧Ｖｄｄまでのプリチャージによって、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１は反転状態のＭＯＳ容量の状態Ａ１Ｈとなっている。この時には、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１はオン状態であるので、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートの接続ノードＮ２の電位は接地電圧ＧＮＤに維持されている。従って、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２はディプリーション状態のＭＯＳ容量の状態Ａ２Ｌとなっている。図１の出力駆動回路において、入力信号ＩＮがハイレベルの状態からローレベルの状態に変化すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１はオフ状態からオン状態となる。すると、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートの接続ノードＮ２のゲートＭＯＳ容量Ｃ２は、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流ＩｐとＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１の放電電流とにより充電される。この充電により、接続ノードＮ２の電圧はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも高くなるので、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２は反転状態のＭＯＳ容量の状態Ａ２Ｈとなる。また、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１が放電しても、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐが接続ノードＰＳに供給されているので、接続ノードＰＳの電圧はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも高い。また、入力信号ＩＮのハイレベルの状態からローレベルの状態への変化に応答するプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のソースフォロワー駆動により接続ノードＰＳの電圧は低下しても、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐが接続ノードＰＳに供給されているので、接続ノードＰＳの電圧はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも高い。従って、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１は反転状態のＭＯＳ容量の状態Ａ１Ｌとなる。
図３は、図１に示した本発明のひとつの実施形態による半導体集積回路の出力駆動回路の各部の波形を示す図である。
同図に示すように、時刻Ｔ１での入力信号ＩＮのハイレベルからローレベルへの変化に応答してノードＮ１がハイレベルからローレベルへ変化する。すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１がオフ状態からオン状態に変化する。すると、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ電荷の一部がプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１を介して出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２に放電される。この放電とバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐとにより、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２が充電される。従って、接続ノードＮ２の電圧の上昇が開始して、時刻Ｔ２で接続ノードＮ２の電圧はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達する。時刻Ｔ１から時刻Ｔ２の間は接続ノードＮ２の電圧はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも低いので、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量の状態Ａ２Ｌとなっている。このように、時刻Ｔ１から時刻Ｔ２の間は出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２は小さなＭＯＳ容量の状態Ａ２Ｌであり、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流ＩｐとＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ電荷の一部の放電とにより接続ノードＮ２の電圧が上昇するので、接続ノードＮ２の電圧の上昇が高速化される。時刻Ｔ２で接続ノードＮ２の電圧がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達すると、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量の状態Ａ２Ｌから反転状態の大きなＭＯＳ容量の状態Ａ２Ｈとなる。反転状態の大きなＭＯＳ容量の状態Ａ２Ｈの出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２がＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１からの放電とバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐとにより充電にされて、時刻Ｔ３で接続ノードＮ２の電圧が電源電圧Ｖｄｄに到達する。このように、時刻Ｔ２から時刻Ｔ３の間の接続ノードＮ２の電圧上昇のスリューレートは、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２は大きなＭＯＳ容量の容量値とＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１の大きなＭＯＳ容量の容量値と比と、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値とにより設定されることができる。また、プリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１によるソースフォロワー駆動により、時刻Ｔ１で接続ノードＰＳの電圧もハイレベルからローレベルへ変化する。しかし、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流ＩｐによりＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１が充電されるので、接続ノードＰＳの電圧が上昇して時刻Ｔ３に電源電圧Ｖｄｄに到達する。時刻Ｔ３で接続ノードＰＳの電圧と接続ノードＮ２の電圧とが電源電圧Ｖｄｄに到達すると、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値はゼロとなる。時刻Ｔ４での入力信号ＩＮのローレベルからハイレベルへの変化に応答してノードＮ１がローレベルからハイレベルへ変化する。すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１がオフ状態からオン状態に変化する。また、プリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１によるソースフォロワー駆動により、時刻Ｔ４で接続ノードＮＳの寄生容量Ｃ３の電圧もローレベルからハイレベルへ上昇する。しかし、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎにより接続ノードＮＳの寄生容量Ｃ３が放電されるので、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２も放電される。出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の放電により接続ノードＮ２の電圧が時刻Ｔ４でＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも低下すると、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２は反転状態のＭＯＳ容量の状態Ａ２Ｈからディプリーション状態のＭＯＳ容量の状態Ａ２Ｌに変化する。出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の放電により接続ノードＮ２の電圧が低下して、時刻Ｔ６で接続ノードＮ２の電圧は接地電圧ＧＮＤに到達する。バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎによる接続ノードＮＳの寄生容量Ｃ３の放電により、接続ノードＮＳの電圧は低下して時刻Ｔ６で接地電圧ＧＮＤに到達する。時刻Ｔ６で接続ノードＮ２の電圧と接続ノードＮＳの電圧とが接地電圧ＧＮＤに到達すると、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値はゼロとなる。
本発明の好適な実施形態では、時刻Ｔ２から時刻Ｔ３の間の接続ノードＮ２の電圧ＶＮ２をＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎよりも確実に高くするために、下記の工夫がなされている。
時刻Ｔ１以前に、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１は電源電圧Ｖｄｄのレベルにプリチャージされているので、反転状態のＭＯＳ容量の状態Ａ１Ｈ（容量値Ｃ１ｏｎの状態）にあるＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷は、Ｃ１ｏｎ×Ｖｄｄとなっている。時刻Ｔ１以降で接続ノードＮ２の電圧ＶＮ２がゼロボルトから時刻Ｔ２でＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達した時点でのＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２との総電荷は、オン状態のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のオン抵抗を無視すると、（Ｃ１ｏｎ＋Ｃ２ｏｎ）×Ｖｔｈｎとなる。この総電荷は、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流ＩｐによりＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷よりも増えているので、次式の関係が成立する。
Ｃ１ｏｎ×Ｖｄｄ≦（Ｃ１ｏｎ＋Ｃ２ｏｎ）×Ｖｔｈｎ …（１式）
上記の式の右辺は、接続ノードＮ２の電圧ＶＮ２が時刻Ｔ２でＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達した時点でＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２とがともに反転状態の大きなＭＯＳ容量である状態Ａ１Ｌ、状態Ａ２Ｈを満足することを示している。
上記の式の右辺の第１項を左辺に移項すると、次式が得られる。
（Ｖｄｄ−Ｖｔｈｎ）×Ｃ１ｏｎ≦Ｃ２ｏｎ×Ｖｔｈｎ …（２式）
上記の式の両辺を（Ｖｄｄ−Ｖｔｈｎ）で割り算すると、次式が得られる。
Ｃ１ｏｎ≦（Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ））×Ｃ２ｏｎ …（３式）
既に説明したように、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３とは、半導体集積回路の同一製造プロセスにより形成され、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３とは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘ、実質的に互いに等しいチャンネル不純物濃度、実質的に互いに等しいＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを有する。従って、ＮチャンネルＭＯＳトランジスタＭＮ４の反転状態のＭＯＳ容量のオン容量Ｃ１ｏｎと出力ＮチャンネルＭＯＳトランジスタＭＮ３の反転状態のＭＯＳ容量のオン容量Ｃ２ｏｎとの比は、ＮチャンネルＭＯＳトランジスタＭＮ４のゲート面積ＡＧＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲート面積ＡＧＭＮ３との比α（＝ＡＧＭＮ４／ＡＧＭＮ３）で決定される。同様に、ＮチャンネルＭＯＳトランジスタＭＮ４のディプリーション状態のＭＯＳ容量のオフ容量Ｃ１ｏｆｆと出力ＮチャンネルＭＯＳトランジスタＭＮ３のディプリーション状態のＭＯＳ容量のオフ容量Ｃ２ｏｆｆとの比も、ＮチャンネルＭＯＳトランジスタＭＮ４のゲート面積ＡＧＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲート面積ＡＧＭＮ３との比α（＝ＡＧＭＮ４／ＡＧＭＮ３）で決定される。従って、次式の関係が成立する。
Ｃ１ｏｎ＝α×Ｃ２ｏｎ …（４式）
Ｃ１ｏｆｆ＝α×Ｃ２ｏｆｆ …（５式）
既に説明したように、同一のＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比は、ほぼ１：５〜１：１０となる。この比をβ（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）とすると、次式の関係が成立する。
Ｃ１ｏｎ＝β×Ｃ１ｏｆｆ …（６式）
Ｃ２ｏｎ＝β×Ｃ２ｏｆｆ …（７式）
上記（４式）と上記（７式）とから、次式の関係が得られる。
Ｃ１ｏｎ＝α×β×Ｃ２ｏｆｆ …（８式）
また、上記（３式）の右辺で、次式のように定義を行う。
Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）＝γ …（９式）
従って、上記（３式）の左辺に上記（８式）を代入して、上記（３式）の右辺に上記（７式）と上記（９式）とを代入すると、次式の関係が得られる。
α×β×Ｃ２ｏｆｆ≦β×γ×Ｃ２ｏｆｆ …（１０式）
∴α≦γ （１１式）
従って、上記（１式）の条件を満足するには、上記（１１式）の条件を満足する必要がある。例えば、電源電圧Ｖｄｄが１．５ボルト、ＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが０．４ボルトとすると、上記（９式）のγは０．４／（１．５−０．４）＝０．３６４となる。従って、ＮチャンネルＭＯＳトランジスタＭＮ４のゲート面積ＡＧＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲート面積ＡＧＭＮ３との比α（＝ＡＧＭＮ４／ＡＧＭＮ３）を、
α≦γ＝０．３６４
の関係に設定すれば、上記（１式）の条件を満足することができる。
一方、時刻Ｔ１以降で接続ノードＮ２の電圧ＶＮ２がゼロボルトから時刻Ｔ２でＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達する直前の時点では、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷はオン状態のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１を介して出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２に移動する。この時に、接続ノードＮ２の電圧ＶＮ２はＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎより低いので、出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆとなっている。また、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷の一部は、オン状態のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のゲート電極直下のソース・ドレイン間のＮ型チャンネルに存在している。また、接続ノードＮ２の電圧ＶＮ２がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達する直前なので、ＶＮ２≒Ｖｔｈｎと近似することができる。従って、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２との総電荷は、オン状態のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のオン抵抗を無視すると、（Ｃ１ｏｎ＋Ｃ２ｏｆｆ）×Ｖｔｈｎとなる。この総電荷は、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷Ｃ１ｏｎ×Ｖｄｄよりも少なくともプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１の存在電荷分は少ないので、次式の関係が成立する。また、次式は、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆを持つ出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎまで充電される際に、放電後のＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１が反転状態の大きなＭＯＳ容量Ｃ１ｏｆｆの状態（図２の状態Ａ１Ｌ）に維持される条件を示している。
（Ｃ１ｏｎ＋Ｃ２ｏｆｆ）×Ｖｔｈｎ≦Ｃ１ｏｎ×Ｖｄｄ …（１２式）
上記の式の左辺の第１項を右辺に移項すると、次式が得られる。
Ｃ２ｏｆｆ×Ｖｔｈｎ≦（Ｖｄｄ−Ｖｔｈｎ）×Ｃ１ｏｎ …（１３式）
上記の式の両辺を（Ｖｄｄ−Ｖｔｈｎ）で割り算すると、次式が得られる。
（Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ））×Ｃ２ｏｆｆ≦Ｃ１ｏｎ …（１４式）
上記の式に上記（８式）と上記（９式）とを代入すると、次式が得られる。
γ×Ｃ２ｏｆｆ≦α×β×Ｃ２ｏｆｆ …（１５式）
∴γ／β≦α …（１６式）
従って、γは上記（９式）に従って与えられ、上記のように例えばγ＝０．３６４で、ディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比βが例えば５であれば、
０．３６４／５＝０．０７２８≦α
の関係に設定すれば、容量Ｃ１のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆを持つ出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎまで充電される際に、放電後のＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１が反転状態の大きなＭＯＳ容量Ｃ１ｏｆｆの状態（図２の状態Ａ１Ｌ）に維持されることができる。
また、時刻Ｔ１以降で時刻Ｔ２で接続ノードＮ２の電圧ＶＮ２がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達するまでの接続ノードＮ２の電圧ＶＮ２は、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐをゼロと近似すると、電荷保存則により次式で与えられる。
ＶＮ２＝（Ｃ１ｏｎ／（Ｃ１ｏｎ＋Ｃ２ｏｆｆ））×Ｖｄｄ
＝（１／（１＋Ｃ２ｏｆｆ／Ｃ１ｏｎ））×Ｖｄｄ …（１７式）
上記（１７式）のＣ２ｏｆｆ／Ｃ１ｏｎは出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２のディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆの容量値とＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１の反転状態のＭＯＳ容量Ｃ１ｏｎの容量値との比Ｃｒ１である。従って、この比Ｃｒ１は、上記（８式）から次式で与えられる。
Ｃｒ１＝Ｃ２ｏｆｆ／Ｃ１ｏｎ＝Ｃ２ｏｆｆ／α×β×Ｃ２ｏｆｆ
＝１／α×β …（１８式）
上記（１７式）と上記（１８式）より、ＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達するまでの接続ノードＮ２の電圧ＶＮ２は、ＮチャンネルＭＯＳトランジスタＭＮ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲート面積比αと反転状態とディプリーション状態のＭＯＳ容量比βとの積と電源電圧Ｖｄｄとで決定され、半導体集積回路の製造バラツキの影響が極めて少ないことが理解される。従って、半導体集積回路の製造工程でＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎのバラツキをある範囲に管理するとともに電源電圧Ｖｄｄの電圧値を半導体集積回路の動作中にある範囲に管理することにより、時刻Ｔ１から時刻Ｔ２までの時間差である出力ＮチャンネルＭＯＳトランジスタＭＮ３のターンオン時間（ゲート・ソース間電圧がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎまで到達する時間）を高精度に制御することが理解される。
また、時刻Ｔ２で接続ノードＮ２の電圧ＶＮ２がＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達した後の接続ノードＮ２の電圧ＶＮ２のスリューレートＳｒＶＮ２Ｔ２は、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１からの放電電流がバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値よりも極めて小さいと近似すると、次式で与えられる。
ＳｒＶＮ２Ｔ２＝δＶＮ２／δｔ＝Ｉｐ／Ｃ２ｏｎ （１９式）
上記（１９式）より、半導体集積回路の製造工程でバイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の反転状態のＭＯＳ容量Ｃ２ｏｎの容量値とをそれぞれある範囲に管理することにより、ＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに到達した後の接続ノードＮ２の電圧ＶＮ２のスリューレートＳｒＶＮ２Ｔ２を高精度に制御することが理解される。
図４は、本発明の他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。
同図に示すように、半導体集積回路は、入力信号ＩＮに応答するプリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１と、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のソースと接地電圧ＧＮＤとの間に接続されたバイアスＮチャンネルＭＯＳトランジスタＭＮ２とを含むプリドライバーＰｒｅ＿Ｄｒｖと、プリドライバーＰｒｅ＿Ｄｒｖの出力信号に応答する出力ＰチャンネルＭＯＳトランジスタＭＰ３を含む出力ドライバーＯｕｔ＿Ｄｒｖとを具備する。出力ドライバーＯｕｔ＿Ｄｒｖの出力ＰチャンネルＭＯＳトランジスタＭＰ３のドレインの出力信号ＯＵＴは、半導体集積回路内部の大きな負荷容量を持つ内部バス等の内部信号線を駆動することができ他の場合には半導体集積回路外部の大きな負荷容量を持つ外部バス等の外部信号線を駆動することができる。図４の実施形態では、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１のソースと電源電圧Ｖｄｄとの間にはバイアスＰチャンネルＭＯＳトランジスタＭＰ２が接続されている。バイアスＰチャンネルＭＯＳトランジスタＭＰ２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｐが供給され、バイアスＮチャンネルＭＯＳトランジスタＭＮ２のゲートにはバイアス電圧Ｖｂｉａｓ＿ｎが供給される。
この半導体集積回路は、特に、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のソースとバイアスＮチャンネルＭＯＳトランジスタＭＮ２のドレインとの間の接続ノードＮＳと電源電圧Ｖｄｄとの間に接続されたＰチャンネルＭＯＳトランジスタＭＰ４のゲート容量による容量Ｃ１を具備する。ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３とは、半導体集積回路の同一製造プロセスにより形成される。その結果、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３とは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘ、実質的に互いに等しいチャンネル不純物濃度、実質的に互いに等しいＮチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを有することになる。また、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートと電源電圧Ｖｄｄとの間にはゲートＭＯＳ容量Ｃ２が存在している。また、図２に示したＣＭＯＳ構造の半導体集積回路では、ＣＭＯＳ製造プロセスの関係により全てのＮチャンネルＭＯＳトランジスタと全てのＰチャンネルＭＯＳトランジスタとは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘを有している。尚、バイアスＰチャンネルＭＯＳトランジスタＭＰ２のドレインと電源電圧Ｖｄｄとの間には、寄生容量Ｃ３が存在している。
図４に示した出力駆動回路を高速化するためには、入力信号ＩＮがローレベルからハイレベルに変化する際に、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートの接続ノードＮ２の電圧ＶＮ２を電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルまで低下させる時間を短く設定するとともに、半導体集積回路の製造バラツキの影響を少なくすることが重要である。図４に示した出力駆動回路の実施形態においては、この技術課題を解決するためにＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３とは半導体集積回路の同一製造プロセスにより形成される。その理由は、後に詳述する。
また、図４に示した出力ドライバーの出力ＰチャンネルＭＯＳトランジスタＭＰ３のドレイン電流の増大のスリューレートを制御するためには、入力信号ＩＮがローレベルからハイレベルに変化に応答する出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートの接続ノードＮ２の電圧ＶＮ２の低下のスリューレートを制御する必要がある。図４に示した出力駆動回路の実施形態においては、この技術課題を解決するためにバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎが利用されている。半導体集積回路の製造工程でバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の反転状態のＭＯＳ容量の容量値とをそれぞれある範囲に管理することにより、スリューレートを高精度に制御することができる。その理由は、後に詳述する。
図５は、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の容量値のゲート電圧依存性を示す図である。
良く知られているように、ＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の容量値はゲート電圧依存性を有している。接続ノードＮ２の電圧ＶＮ２（図５ではゲート電圧Ｖｇｓと表記）が電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐの絶対値を引き算したレベルよりも高いと、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３のそれぞれにおいて、ゲート電極直下のＮ型半導体基板表面のキャリアが枯渇したディプリーション状態となる。このディプリーション状態では、ＭＯＳ容量は小さな値となる。接続ノードＮ２の電圧ＶＮ２（図５ではゲート電圧Ｖｇｓと表記）が電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐの絶対値を引き算したレベルよりも低くなると、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３のそれぞれにおいて、ゲート電極直下のＮ型半導体基板表面には少数キャリアであるホールによるＰ型反転層が形成される反転状態となる。この反転状態では、ＭＯＳ容量は大きな値となる。同一のＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比は、ほぼ１：５〜１：１０となる。図５において、オフ容量Ｃ１ｏｆｆとオン容量Ｃ１ｏｎとはそれぞれＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量であり、オフ容量Ｃ２ｏｆｆとオン容量Ｃ２ｏｎとはそれぞれ出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２のディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量である。図４の出力駆動回路において、入力信号ＩＮがローレベルの状態では、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１はオフ状態であるので、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流ＩｎによりＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１は電源電圧Ｖｄｄにプリチャージされる。この電源電圧Ｖｄｄのプリチャージによって、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１は反転状態のＭＯＳ容量の状態Ａ１Ｌとなっている。この時には、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１はオン状態であるので、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートの接続ノードＮ２の電位は電源電圧Ｖｄｄに維持されている。従って、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２はディプリーション状態のＭＯＳ容量の状態Ａ２Ｈとなっている。図４の出力駆動回路において、入力信号ＩＮがローレベルの状態からハイレベルの状態に変化すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１はオフ状態からオン状態となる。すると、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートの接続ノードＮ２のゲートＭＯＳ容量Ｃ２は、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流ＩｎとＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１の放電電流とにより接地電圧ＧＮＤに向かって負電圧方向に充電される。この充電により、接続ノードＮ２の電圧は電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルよりも更に低くなるので、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２は反転状態のＭＯＳ容量の状態Ａ２Ｌとなる。また、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１が放電しても、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎが接続ノードＮＳの電圧をプルダウンしているので、接続ノードＮＳの電圧は電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルよりも更に低い。また、入力信号ＩＮのローレベルの状態からハイレベルの状態への変化に応答するプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のソースフォロワー駆動により接続ノードＮＳの電圧は上昇しても、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎが接続ノードＮＳの電圧をプルダウンしているので、接続ノードＮＳの電圧は電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルよりも更に低い。従って、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１は反転状態のＭＯＳ容量の状態Ａ１Ｈとなる。
図６は、図４に示した本発明の他のひとつの実施形態による半導体集積回路の出力駆動回路の各部の波形を示す図である。
同図に示すように、時刻Ｔ１での入力信号ＩＮのローレベルからハイレベルへの変化に応答してノードＮ１がローレベルからハイレベルへ変化する。すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１がオフ状態からオン状態に変化する。すると、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ電荷の一部がプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１を介して出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２に放電される。この放電とバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎとにより、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２が負電圧方向に充電される。従って、接続ノードＮ２の電圧の低下が開始して、時刻Ｔ２で接続ノードＮ２の電圧は電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルに到達する。時刻Ｔ１から時刻Ｔ２の間は接続ノードＮ２の電圧はこのレベルよりも高いので、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量の状態Ａ２Ｈとなっている。このように、時刻Ｔ１から時刻Ｔ２の間は出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２は小さなＭＯＳ容量の状態Ａ２Ｈであり、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流ＩｎとＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ電荷の一部の放電とにより接続ノードＮ２の電圧が低下するので、接続ノードＮ２の電圧の低下が高速化される。時刻Ｔ２で接続ノードＮ２の電圧が電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルに低下すると、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量の状態Ａ２Ｈから反転状態の大きなＭＯＳ容量の状態Ａ２Ｌとなる。反転状態の大きなＭＯＳ容量の状態Ａ２Ｌの出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２がＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１からの放電とバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎとにより負電圧方向に充電にされて、時刻Ｔ３で接続ノードＮ２の電圧が接地電圧ＧＮＤに到達する。このように、時刻Ｔ２から時刻Ｔ３の間の接続ノードＮ２の電圧低下のスリューレートは出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２は大きなＭＯＳ容量の容量値とＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１は大きなＭＯＳ容量の容量値と比とバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値とにより設定されることができる。また、プリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１によるソースフォロワー駆動により、時刻Ｔ１で接続ノードＮＳの電圧もローレベルからハイレベルへ変化する。しかし、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流ＩｎによりＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１が負電圧方向に充電されるので、接続ノードＮＳの電圧が低下して時刻Ｔ３に接地電圧ＧＮＤに到達する。時刻Ｔ３で接続ノードＮＳの電圧と接続ノードＮ２の電圧とが接地電圧ＧＮＤに到達すると、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値はゼロとなる。時刻Ｔ４での入力信号ＩＮのハイレベルからローレベルへの変化に応答してノードＮ１がハイレベルからローレベルへ変化する。すると、プリドライブ・ＣＭＯＳインバータＭＰ１、ＭＮ１のプリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１がオフ状態からオン状態に変化する。また、プリドライブ・ＰチャンネルＭＯＳトランジスタＭＰ１によるソースフォロワー駆動により、時刻Ｔ４で接続ノードＰＳの寄生容量Ｃ３の電圧もハイレベルからローレベルへ低下する。しかし、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐにより接続ノードＰＳの寄生容量Ｃ３が充電されるので、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２も充電される。出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の充電により接続ノードＮ２の電圧が時刻Ｔ５で電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルよりも上昇すると、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２は反転状態のＭＯＳ容量の状態Ａ２Ｌからディプリーション状態のＭＯＳ容量の状態Ａ２Ｈに変化する。出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の充電により接続ノードＮ２の電圧が上昇して、時刻Ｔ６で接続ノードＮ２の電圧は電源電圧Ｖｄｄに到達する。バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐによる接続ノードＰＳの寄生容量Ｃ３の充電により、接続ノードＰＳの電圧は上昇して時刻Ｔ６で電源電圧Ｖｄｄに到達する。時刻Ｔ６で接続ノードＮ２の電圧と接続ノードＰＳの電圧とが電源電圧Ｖｄｄに到達すると、バイアスＰチャンネルＭＯＳトランジスタＭＰ２の電流Ｉｐの電流値はゼロとなる。
本発明の好適な実施形態では、時刻Ｔ２から時刻Ｔ３の間の接続ノードＮ２の電圧ＶＮ２を電源電圧ＶｄｄからＰチャンネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｐ分低いレベルよりも確実に低くするために、下記の工夫がなされている。
ところで、図４に示した出力駆動回路においては、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１の充電は電源電圧Ｖｄｄを基準に負電圧方向の充電となり、出力ＰチャンネルＭＯＳトランジスタＭＰ３のオン・オフ制御は出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲート駆動電圧がソースの電源電圧Ｖｄｄを基準にＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜より負電圧であるか否かとなっている。図４に示した出力駆動回路の回路素子の回路定数を解析するには、電源電圧Ｖｄｄを基準とするよりも接地電圧ＧＮＤを基準とするほうが容易である。
図７は、図４に示した出力駆動回路の動作を解析するための等価回路である。
図７の出力駆動回路では接地電圧ＧＮＤと負の電源電圧である電源電圧Ｖｄｄとを使用しているが、図４の出力駆動回路の正の電源電圧である電源電圧Ｖｄｄと接地電圧ＧＮＤとを使用した出力駆動回路と等価である。すなわち、図４に示した出力駆動回路の電源電圧Ｖｄｄは図７の接地電圧ＧＮＤに対応しており、図４に示した出力駆動回路の接地電圧ＧＮＤは図７の電源電圧−Ｖｄｄに対応している。図４と図７の出力駆動回路はともに絶対値｜Ｖｄｄ｜の動作電圧で動作しているので、両者は等価である。
また、図８は図７に示した図４の出力駆動回路の等価回路の各部の波形を示す図である。
以下、図７と図８とを参照して、図７の等価回路の動作を解析する。
時刻Ｔ１以前に、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１は電源電圧−Ｖｄｄにプリチャージされているので、反転状態のＭＯＳ容量の状態Ａ１Ｌ（容量値Ｃ１ｏｎの状態）にあるＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷は、Ｃ１ｏｎ×（−Ｖｄｄ）となっている。時刻Ｔ１以降で接続ノードＮ２の電圧ＶＮ２が接地電圧ＧＮＤから時刻Ｔ２で接地電圧ＧＮＤよりもＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに到達した時点でのＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２との総電荷は、オン状態のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のオン抵抗を無視すると、（Ｃ１ｏｎ＋Ｃ２ｏｎ）×｜Ｖｔｈｐ｜となる。この総電荷は、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流ＩｎによりＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷よりも増えているので、次式の関係が成立する。
Ｃ１ｏｎ×｜Ｖｄｄ｜≦（Ｃ１ｏｎ＋Ｃ２ｏｎ）×｜Ｖｔｈｐ｜ …（２０式）
上記の式の右辺は、接続ノードＮ２の電圧ＶＮ２が時刻Ｔ２で接地電圧ＧＮＤよりもＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに低下した時点でＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２とがともに反転状態の大きなＭＯＳ容量である状態Ａ１Ｈ、状態Ａ２Ｌを満足することを示している。
上記の式の右辺の第１項を左辺に移項すると、次式が得られる。
（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）×Ｃ１ｏｎ≦Ｃ２ｏｎ×｜Ｖｔｈｐ｜ …（２１式）
上記の式の両辺を（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）で割り算すると、次式が得られる。
Ｃ１ｏｎ≦（｜Ｖｔｈｐ｜／（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）×Ｃ２ｏｎ …（２２式）
既に説明したように、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３とは、半導体集積回路の同一製造プロセスにより形成され、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３とは、実質的に互いに等しいゲート絶縁膜厚Ｔｏｘ、実質的に互いに等しいチャンネル不純物濃度、実質的に互いに等しいＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜を有する。従って、ＰチャンネルＭＯＳトランジスタＭＰ４の反転状態のＭＯＳ容量のオン容量Ｃ１ｏｎと出力ＰチャンネルＭＯＳトランジスタＭＰ３の反転状態のＭＯＳ容量のオン容量Ｃ２ｏｎとの比は、ＰチャンネルＭＯＳトランジスタＭＰ４のゲート面積ＡＧＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲート面積ＡＧＭＰ３との比α（＝ＡＧＭＰ４／ＡＧＭＰ３）で決定される。同様に、ＰチャンネルＭＯＳトランジスタＭＰ４のディプリーション状態のＭＯＳ容量のオフ容量Ｃ１ｏｆｆと出力ＰチャンネルＭＯＳトランジスタＭＰ３のディプリーション状態のＭＯＳ容量のオフ容量Ｃ２ｏｆｆとの比も、ＮチャンネルＭＯＳトランジスタＭＮ４のゲート面積ＡＧＭＰ４と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲート面積ＡＧＭＰ３との比α（＝ＡＧＭＰ４／ＡＧＭＰ３）で決定される。従って、次式の関係が成立する。
Ｃ１ｏｎ＝α×Ｃ２ｏｎ …（２３式）
Ｃ１ｏｆｆ＝α×Ｃ２ｏｆｆ …（２４式）
既に説明したように、同一のＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比は、ほぼ１：５〜１：１０となる。この比をβ（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）とすると、次式の関係が成立する。
Ｃ１ｏｎ＝β×Ｃ２ｏｆｆ …（２５式）
Ｃ２ｏｎ＝β×Ｃ２ｏｆｆ …（２６式）
上記（２３式）と上記（２６式）とから、次式の関係が得られる。
Ｃ１ｏｎ＝α×β×Ｃ２ｏｆｆ …（２７式）
また、上記（２２式）の右辺で、次式のように定義を行う。
（｜Ｖｔｈｐ｜／（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）＝γ …（２８式）
従って、上記（２２式）の左辺に上記（２７式）を代入して、上記（２２式）の右辺に上記（２６式）を代入すると、次式の関係が得られる。
α×β×Ｃ２ｏｆｆ≦β×γ×Ｃ２ｏｆｆ …（２９式）
∴α≦γ （３０式）
従って、上記（２０式）の条件を満足するには、上記（３０式）の条件を満足する必要がある。例えば、電源値電圧の絶対値｜Ｖｄｄ｜が１．５ボルト、ＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜が０．４ボルトとすると、上記（２８式）のγは０．４／（１．５−０．４）＝０．３６４となる。従って、ＰチャンネルＭＯＳトランジスタＭＰ４のゲート面積ＡＧＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲート面積ＡＧＭＰ３との比α（＝ＡＧＭＰ４／ＡＧＭＰ３）を、
α≦γ＝０．３６４
の関係に設定すれば、上記（２０式）の条件を満足することができる。
一方、時刻Ｔ１以降で接続ノードＮ２の電圧ＶＮ２が接地電圧ＧＮＤから時刻Ｔ２で接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに低下する直前の時点では、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷はオン状態のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１を介して出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２に移動する。この時に、接続ノードＮ２の電圧ＶＮ２は接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルより高いので、出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２はディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆとなっている。また、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷の一部は、オン状態のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のゲート電極直下のソース・ドレイン間のＰ型チャンネルに存在している。また、接続ノードＮ２の電圧ＶＮ２が接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに到達する直前なので、ＶＮ２≒−｜Ｖｔｈｐ｜と近似することができる。従って、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２との総電荷は、オン状態のプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１のオン抵抗を無視すると、（Ｃ１ｏｎ＋Ｃ２ｏｆｆ）×（｜Ｖｔｈｐ｜）となる。この総電荷は、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷Ｃ１ｏｎ×（｜Ｖｄｄ｜）よりも少なくともプリドライブ・ＮチャンネルＭＯＳトランジスタＭＮ１の存在電荷分は少ないので、次式の関係が成立する。また、次式は、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆを持つ出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２が接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルまで負電圧方向に充電される際に、放電後のＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１が反転状態の大きなＭＯＳ容量Ｃ１ｏｆｆの状態（図５の状態Ａ１Ｈ）に維持される条件を示している。
（Ｃ１ｏｎ＋Ｃ２ｏｆｆ）×（｜Ｖｔｈｐ｜）≦Ｃ１ｏｎ×｜Ｖｄｄ｜ …（３１式）
上記の式の左辺の第１項を右辺に移項すると、次式が得られる。
Ｃ２ｏｆｆ×｜Ｖｔｈｐ｜≦（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）×Ｃ１ｏｎ …（３２式）
上記の式の両辺を（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）で割り算すると、次式が得られる。
（｜Ｖｔｈｐ｜／（（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜））×Ｃ２ｏｆｆ≦Ｃ１ｏｎ …（３３式）
上記の式に上記（２７式）と上記（２８式）とを代入すると、次式が得られる。
γ×Ｃ２ｏｆｆ≦α×β×Ｃ２ｏｆｆ …（３４式）
∴γ／β≦α …（３５式）
従って、γは上記（２８式）に従って与えられ、上記のように例えばγ＝０．３６４で、ディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との比βが例えば５であれば、
０．３６４／５＝０．０７２８≦α
の関係に設定すれば、容量Ｃ１のプリチャージ初期電荷の放電によってディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆを持つ出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２が接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルまで充電される際に、放電後のＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１が反転状態の大きなＭＯＳ容量Ｃ１ｏｆｆの状態（図５の状態Ａ１Ｈ）に維持されることができる。
また、時刻Ｔ１以降で時刻Ｔ２で接続ノードＮ２の電圧ＶＮ２が接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに到達するまでの接続ノードＮ２の電圧ＶＮ２は、バイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎをゼロと近似すると、電荷保存則により次式で与えられる。
ＶＮ２＝（Ｃ１ｏｎ／（Ｃ１ｏｎ＋Ｃ２ｏｆｆ））×｜−Ｖｄｄ｜
＝（１／（１＋Ｃ２ｏｆｆ／Ｃ１ｏｎ））×｜Ｖｄｄ｜ …（３６式）
上記（３６式）のＣ２ｏｆｆ／Ｃ１ｏｎは出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２のディプリーション状態の小さなＭＯＳ容量Ｃ２ｏｆｆの容量値とＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１の反転状態のＭＯＳ容量Ｃ１ｏｎの容量値との比Ｃｒ１である。従って、この比Ｃｒ１は、上記（２７式）から次式で与えられる。
Ｃｒ１＝Ｃ２ｏｆｆ／Ｃ１ｏｎ＝Ｃ２ｏｆｆ／α×β×Ｃ２ｏｆｆ
＝１／α×β …（３７式）
上記（３６式）と上記（３７式）より、接地電圧ＧＮＤよりＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜分低いレベルに到達するまでの接続ノードＮ２の電圧ＶＮ２は、ＰチャンネルＭＯＳトランジスタＭＰ４と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲート面積比αと反転状態とディプリーション状態のＭＯＳ容量比βとの積と電源値電圧の絶対値｜Ｖｄｄ｜とで決定され、半導体集積回路の製造バラツキの影響が極めて少ないことが理解される。従って、半導体集積回路の製造工程でＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜のバラツキをある範囲に管理するとともに電源値電圧の絶対値｜Ｖｄｄ｜の電圧値を半導体集積回路の動作中にある範囲に管理することにより、時刻Ｔ１から時刻Ｔ２までの時間差である出力ＰチャンネルＭＯＳトランジスタＭＰ３のターンオン時間（ゲート・ソース間電圧がＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜まで到達する時間）を高精度に制御することが理解される。
また、時刻Ｔ２で接続ノードＮ２の電圧ＶＮ２がＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜に到達した後の接続ノードＮ２の電圧ＶＮ２のスリューレートＳｒＶＮ２Ｔ２は、ＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１からの放電電流がバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値よりも極めて小さいと近似すると、次式で与えられる。
ＳｒＶＮ２Ｔ２＝δＶＮ２／δｔ＝Ｉｎ／Ｃ２ｏｎ （３８式）
上記（３８式）より、半導体集積回路の製造工程でバイアスＮチャンネルＭＯＳトランジスタＭＮ２の電流Ｉｎの電流値と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の反転状態のＭＯＳ容量Ｃ２ｏｎの容量値とをそれぞれある範囲に管理することにより、ＰチャンネルＭＯＳトランジスタのしきい値電圧の絶対値｜Ｖｔｈｐ｜に到達した後の接続ノードＮ２の電圧ＶＮ２のスリューレートＳｒＶＮ２Ｔ２を高精度に制御することが理解される。
以上の図７と図８とを使用した図４の出力駆動回路の動作解析から、図４の出力駆動回路の出力ＰチャンネルＭＯＳトランジスタＭＰ３とＰチャンネルＭＯＳトランジスタＭＰ４の極性が図１の出力駆動回路の出力ＮチャンネルＭＯＳトランジスタＭＮ３とＮチャンネルＭＯＳトランジスタＭＮ４の極性と反対であるが、図４の出力駆動回路の基本的な動作は図１の出力駆動回路と同一であることが理解できる。
図９は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。
同図に示すように、半導体集積回路では、プリドライバーＰｒｅ＿Ｄｒｖは、非反転入力信号ＩＮに応答する第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＰチャンネルＭＯＳトランジスタＭＰ１２と第１ＮチャンネルＭＯＳトランジスタＭＮ１４のゲート容量による第１容量Ｃ１１を含むとともに、反転入力信号／ＩＮに応答する第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１を含んでいる。また、出力ドライバーＯｕｔ＿Ｄｒｖは、プリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１の出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と、プリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とを含んでいる。第１ＮチャンネルＭＯＳトランジスタＭＮ１４と、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と、第２ＮチャンネルＭＯＳトランジスタＭＮ２４と、第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とは半導体集積回路の同一製造プロセスにより形成されている。また、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３の共通ドレインと電源電圧Ｖｄｄとの間には定電流源Ｉｏが接続され、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３のソース抵抗Ｒ１から出力信号ＯＵＴが形成され、第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３のソース抵抗Ｒ２から逆相の出力信号／ＯＵＴが形成される。尚、図１の実施形態における定数α、β、γなどの設定条件が、図９の実施形態においてもそのまま採用されている。
図１０は、図９に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。
同図に示すように、図９の出力駆動回路では、図１の実施形態と同様に時刻Ｔ１でのノードＮ１１のハイレベルからローレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＰチャンネルＭＯＳトランジスタＭＰ１２と第１ＮチャンネルＭＯＳトランジスタＭＮ１４のゲート容量による第１容量Ｃ１１とがノードＮ１２の電圧変化の上昇時間の短縮と適切なスリューレートの制御とを行っている。また、時刻Ｔ５でのノードＮ２１のハイレベルからローレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１とがノードＮ２２の電圧変化の上昇時間の短縮と適切なスリューレートの制御とを行っている。その結果、出力信号ＯＵＴ、／ＯＵＴの電圧変化の切替時間の短縮と適切なスリューレートの制御とが可能となっている。
図１１は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。
同図に示すように、半導体集積回路では、プリドライバーＰｒｅ＿Ｄｒｖは、非反転入力信号ＩＮに応答する第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＮチャンネルＭＯＳトランジスタＭＮ１２と第１ＰチャンネルＭＯＳトランジスタＭＰ１４のゲート容量による第１容量Ｃ１１を含むとともに、非反転入力信号ＩＮに応答する第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１を含んでいる。また、出力ドライバーＯｕｔ＿Ｄｒｖは、プリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１の出力信号に応答する第１出力ＰチャンネルＭＯＳトランジスタＭＰ１３と、プリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とを含んでいる。第１ＰチャンネルＭＯＳトランジスタＭＰ１４と第１出力ＰチャンネルＭＯＳトランジスタＭＰ１３とは、半導体集積回路の同一製造プロセスにより形成されている。第２ＮチャンネルＭＯＳトランジスタＭＮ２４と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とは、半導体集積回路の同一製造プロセスにより形成されている。また、第１出力ＰチャンネルＭＯＳトランジスタＭＰ１３のドレイン・ソース電流経路と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３のドレイン・ソース電流経路とは直列接続され、第１出力ＰチャンネルＭＯＳトランジスタＭＰ１３と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とのプッシュプル動作により共通ドレインから出力信号ＯＵＴが形成される。尚、図１の実施形態における定数α、β、γなどの設定条件が図１１の第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１の部分においてもそのまま採用され、図４の実施形態における定数α、β、γなどの設定条件が図１１の第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＮチャンネルＭＯＳトランジスタＭＮ１２と第１ＰチャンネルＭＯＳトランジスタＭＰ１４のゲート容量による第１容量Ｃ１１の部分においてもそのまま採用されている。
図１２は、図１１に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。
同図に示すように、図１１の出力駆動回路では、図４の実施形態と同様に時刻Ｔ１でのノードＮ１１のローレベルからハイレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＮチャンネルＭＯＳトランジスタＭＮ１２と第１ＰチャンネルＭＯＳトランジスタＭＰ１４のゲート容量による第１容量Ｃ１１とがノードＮ１２の電圧変化の低下時間の短縮と適切なスリューレートの制御とを行っている。また、図１の実施形態と同様に時刻Ｔ４でのノードＮ２１のハイレベルからローレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１とがノードＮ２２の電圧変化の上昇時間の短縮と適切なスリューレートの制御とを行っている。その結果、入力信号ＩＮの変化に対する出力信号ＯＵＴの電圧変化の遅延時間の短縮と適切なスリューレートの制御とが可能となっている。
図１３は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。
同図に示すように、半導体集積回路では、プリドライバーＰｒｅ＿Ｄｒｖは、非反転入力信号ＩＮに応答する第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＰチャンネルＭＯＳトランジスタＭＰ１２と第１ＮチャンネルＭＯＳトランジスタＭＮ１４のゲート容量による第１容量Ｃ１１を含むとともに、反転入力信号／ＩＮに応答する第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１を含んでいる。また、出力ドライバーＯｕｔ＿Ｄｒｖは、プリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１の出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と、プリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１の出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とを含んでいる。第１ＮチャンネルＭＯＳトランジスタＭＮ１４と、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と、第２ＮチャンネルＭＯＳトランジスタＭＮ２４と、第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とは半導体集積回路の同一製造プロセスにより形成されている。また、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３のドレイン・ソース電流経路と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３のドレイン・ソース電流経路とは直列接続され、第１出力ＮチャンネルＭＯＳトランジスタＭＮ１３と第２出力ＮチャンネルＭＯＳトランジスタＭＮ２３とのプッシュプル動作により共通ドレインから出力信号ＯＵＴが形成される。尚、図１の実施形態における定数α、β、γなどの設定条件が図１３の第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＰチャンネルＭＯＳトランジスタＭＰ１２と第１ＮチャンネルＭＯＳトランジスタＭＮ１４のゲート容量による第１容量Ｃ１１の部分と図１３の第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１の部分においてもそのまま採用されている。
図１４は、図１３に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。
同図に示すように、図１３の出力駆動回路では、図１の実施形態と同様に時刻Ｔ１でのノードＮ１１のハイレベルからローレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第１プリドライブ・ＣＭＯＳインバータＭＰ１１、ＭＮ１１と第１バイアスＰチャンネルＭＯＳトランジスタＭＰ１２と第１ＮチャンネルＭＯＳトランジスタＭＮ１４のゲート容量による第１容量Ｃ１１とがノードＮ１２の電圧変化の上昇時間の短縮と適切なスリューレートの制御とを行っている。また、図１の実施形態と同様に時刻Ｔ４でのノードＮ２１のハイレベルからローレベルの変化に応答してプリドライバーＰｒｅ＿Ｄｒｖの第２プリドライブ・ＣＭＯＳインバータＭＰ２１、ＭＮ２１と第２バイアスＰチャンネルＭＯＳトランジスタＭＰ２２と第２ＮチャンネルＭＯＳトランジスタＭＮ２４のゲート容量による第２容量Ｃ２１とがノードＮ２２の電圧変化の上昇時間の短縮と適切なスリューレートの制御とを行っている。その結果、入力信号ＩＮの変化に対する出力信号ＯＵＴの電圧変化の遅延時間の短縮と適切なスリューレートの制御とが可能となっている。
図１５は、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用される半導体集積回路を示す図である。
同図に示すように、メインクロック発振器Ｍａｉｎ＿ＯＳＣの出力に応答する波形形成回路Ｗｖ＿Ｓｐに、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用されることができる。波形形成回路Ｗｖ＿Ｓｐからの高速動作メインクロック信号ＣＬＫ＿Ｍａｉｎが、内部コアＩｎｔ＿Ｃｏｒｅの中央処理ユニットＣＰＵ、ランダムアクセスメモリＲＡＭ、不揮発性メモリとしてのリードオンリーメモリ・フラッシュメモリＲＯＭ／Ｆｌａｓｈ、周辺モジュールＰｅｒ＿Ｍｏｄ、入出力ポートＩ／Ｏ Ｐｏｒｔからなる第１内部コアに供給される。尚、サブクロック発振回路Ｓｕｂ＿ＯＳＣからの中速の随時選択動作クロックＣＬＫ＿Ｓｕｂ＿ｓｌｃｔが上述した第１内部コアに供給され、サブクロック発振回路Ｓｕｂ＿ＯＳＣから低速の常時動作クロック信号ＣＬＫ＿Ｓｕｂ＿ａｌｗｓが第２内部コアとしてのタイマーＴｉｍｅｒ、スタンバイ制御回路Ｓｔｂｙ＿Ｃｎｔに供給されている。
また、中央処理ユニットＣＰＵは、アドレスバスＡＢに各種内部回路へのアドレス信号を出力する。この中央処理ユニットＣＰＵのアドレス出力ユニットに、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用されることができる。更に、中央処理ユニットＣＰＵは、データバスＤＢに各種内部回路へのデータ信号を出力する。この中央処理ユニットＣＰＵのデータ出力ユニットに、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用されることができる。
また、周辺モジュールＰｅｒ＿Ｍｏｄと入出力ポートＩ／Ｏ Ｐｏｒｔとはそれぞれ外部信号線Ｌ１、Ｌ２を介して半導体集積回路のチップＣｈｉｐの外部の種々の外部デバイスを駆動する。この駆動ユニットに、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用されることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
本発明は、マイクロコンピュータやマイクロコントローラの半導体集積回路以外にも、アナログとディジタルとが混載したミックスドシグナルシステムＬＳＩの半導体集積回路の内部信号線や外部信号線を高速駆動する出力駆動回路にも広く採用することができる。
図１は、本発明のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。 図２は、図１のＮチャンネルＭＯＳトランジスタＭＮ４の容量Ｃ１と出力ＮチャンネルＭＯＳトランジスタＭＮ３のゲートＭＯＳ容量Ｃ２の容量値のゲート電圧依存性を示す図である。 図３は、図１に示した本発明のひとつの実施形態による半導体集積回路の出力駆動回路の各部の波形を示す図である。 図４は、本発明の他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。 図５は、図４のＰチャンネルＭＯＳトランジスタＭＰ４の容量Ｃ１と出力ＰチャンネルＭＯＳトランジスタＭＰ３のゲートＭＯＳ容量Ｃ２の容量値のゲート電圧依存性を示す図である。 図６は、図４に示した本発明の他のひとつの実施形態による半導体集積回路の出力駆動回路の各部の波形を示す図である。 図７は、図４に示した出力駆動回路の動作を解析するための等価回路である。 図８は、図７に示した図４の出力駆動回路の等価回路の各部の波形を示す図である。 図９は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。 図１０は、図９に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。 図１１は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。 図１２は、図１１に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。 図１３は、本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の構成を示す図である。 図１４は、図１３に示した本発明の更に別な他のひとつの実施形態に従った半導体集積回路の出力駆動回路の各部の波形を示す図である。 図１５は、図１、図４、図９、図１１、図１３のそれぞれに示した出力駆動回路が適用される半導体集積回路を示す図である。
符号の説明
ＩＮ 入力信号
Ｐｒｅ＿Ｄｒｖ プリドライバー
ＭＰ１、ＭＮ１ プリドライブ・ＣＭＯＳインバータ
ＭＰ２ バイアスＰチャンネルＭＯＳトランジスタ
Ｏｕｔ＿Ｄｒｖ 出力ドライバー
ＭＮ３ 出力ＮチャンネルＭＯＳトランジスタ
ＰＳ 接続ノード
ＭＮ４ ＮチャンネルＭＯＳトランジスタ
Ｃ１ 容量

Claims (25)

  1. 入力信号に応答するプリドライブ・ＣＭＯＳインバータと前記プリドライブ・ＣＭＯＳインバータのプリドライブ・ＰチャンネルＭＯＳトランジスタのソースと電源電圧供給ノードとの間に接続されたバイアスＰチャンネルＭＯＳトランジスタとを含むプリドライバーと、前記プリドライバーの出力信号に応答する出力ＮチャンネルＭＯＳトランジスタを含む出力ドライバーとを具備して、
    前記プリドライブ・ＣＭＯＳインバータの前記プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の接続ノードと基底電位との間に接続されたＮチャンネルＭＯＳトランジスタのゲート容量による容量を具備して、
    前記容量を構成する前記ＮチャンネルＭＯＳトランジスタと前記出力ドライバーの前記出力ＮチャンネルＭＯＳトランジスタとは、半導体集積回路の同一製造プロセスにより形成される半導体集積回路。
  2. 前記容量を構成する前記ＮチャンネルＭＯＳトランジスタのゲート面積と前記出力ＮチャンネルＭＯＳトランジスタのゲート面積との面積比αと、電源電圧と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧とで決定される電圧定数γとを、
    α≦γ
    の関係に設定している請求項１に記載の半導体集積回路。
  3. 前記電圧定数γは前記電源電圧Ｖｄｄと前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧Ｖｔｈｎとから、
    γ＝Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）
    の関係である請求項２に記載の半導体集積回路。
  4. 前記電圧定数γと、ＮチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との容量比β（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記面積比αとの間に、
    γ／β≦α
    下記の関係を満足するように、前記電圧定数γと前記容量比βと前記面積比αとが設定されている請求項３に記載の半導体集積回路。
  5. 入力信号に応答するプリドライブ・ＣＭＯＳインバータと前記プリドライブ・ＣＭＯＳインバータのプリドライブ・ＮチャンネルＭＯＳトランジスタのソースと基底電圧ノードとの間に接続されたバイアスＮチャンネルＭＯＳトランジスタとを含むプリドライバーと、前記プリドライバーの出力信号に応答する出力ＰチャンネルＭＯＳトランジスタを含む出力ドライバーとを具備して、
    前記プリドライブ・ＣＭＯＳインバータの前記プリドライブ・ＮチャンネルＭＯＳトランジスタの前記ソースと前記バイアスＮチャンネルＭＯＳトランジスタのドレインとの間の接続ノードと電源電圧供給ノードとの間に接続されたＰチャンネルＭＯＳトランジスタのゲート容量による容量を具備して、
    前記容量を構成する前記ＰチャンネルＭＯＳトランジスタと前記出力ドライバーの前記出力ＰチャンネルＭＯＳトランジスタとは、前記半導体集積回路の同一製造プロセスにより形成される半導体集積回路。
  6. 前記容量を構成する前記ＰチャンネルＭＯＳトランジスタのゲート面積と前記出力ＰチャンネルＭＯＳトランジスタのゲート面積との面積比αと、電源電圧と前記ＰチャンネルＭＯＳトランジスタのしきい値電圧とで決定される電圧定数γとを、
    α≦γ
    下記の関係に設定している請求項５に記載の半導体集積回路。
  7. 前記電圧定数γは前記電源電圧（｜Ｖｄｄ｜）と前記ＰチャンネルＭＯＳトランジスタの前記しきい値電圧（｜ＶｔｈＰ｜）とから、
    γ＝｜Ｖｔｈｐ｜／（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）
    の関係である請求項６に記載の半導体集積回路。
  8. 前記電圧定数γと、ＰチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との容量比β（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記面積比αとの間に、
    γ／β≦α
    の関係を満足するように、前記電圧定数γと前記容量比βと前記面積比αとが設定されている請求項７に記載の半導体集積回路。
  9. 非反転入力信号に応答する第１プリドライブ・ＣＭＯＳインバータと、前記第１プリドライブ・ＣＭＯＳインバータの第１プリドライブ・ＰチャンネルＭＯＳトランジスタのソースと電源電圧供給ノードとの間に接続された第１バイアスＰチャンネルＭＯＳトランジスタと、反転入力信号に応答する第２プリドライブ・ＣＭＯＳインバータと、前記第２プリドライブ・ＣＭＯＳインバータの第２プリドライブ・ＰチャンネルＭＯＳトランジスタのソースと前記電源電圧供給ノードとの間に接続された第２バイアスＰチャンネルＭＯＳトランジスタとを含むプリドライバーと、前記プリドライバーの前記第１プリドライブ・ＣＭＯＳインバータの出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタと前記プリドライバーの前記第２プリドライブ・ＣＭＯＳインバータの出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタとを含む出力ドライバーとを具備して、
    前記第１プリドライブ・ＣＭＯＳインバータの前記第１プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記第１バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の第１接続ノードと基底電位との間に接続された第１ＮチャンネルＭＯＳトランジスタのゲート容量による第１容量と前記第２プリドライブ・ＣＭＯＳインバータの前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の第２接続ノードと基底電位との間に接続された第２ＮチャンネルＭＯＳトランジスタのゲート容量による第２容量とを具備して、
    前記第１容量を構成する前記第１ＮチャンネルＭＯＳトランジスタと、前記出力ドライバーの前記第１出力ＮチャンネルＭＯＳトランジスタと、前記第２容量を構成する前記第２ＮチャンネルＭＯＳトランジスタと、前記出力ドライバーの前記第２出力ＮチャンネルＭＯＳトランジスタとは、半導体集積回路の同一製造プロセスにより形成される半導体集積回路。
  10. 前記出力ドライバーの前記第１出力ＮチャンネルＭＯＳトランジスタのドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタのドレイン・ソース電流経路とは並列に接続され、前記第１出力ＮチャンネルＭＯＳトランジスタと前記第２出力ＮチャンネルＭＯＳトランジスタとから互いに逆位相の二つの出力信号が形成される請求項９に記載の半導体集積回路。
  11. 前記第１容量および前記第２容量を構成する前記第１および前記第２ＮチャンネルＭＯＳトランジスタのゲート面積と前記第１および前記第２出力ＮチャンネルＭＯＳトランジスタのゲート面積との面積比αと、電源電圧と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧とで決定される電圧定数γとを、
    α≦γ
    の関係に設定している請求項１０に記載の半導体集積回路。
  12. 前記電圧定数γは前記電源電圧Ｖｄｄと前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧Ｖｔｈｎとから、
    γ＝Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）
    の関係である請求項１１に記載の半導体集積回路。
  13. 前記電圧定数γと、ＮチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との容量比β（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記面積比αとの間に、
    γ／β≦α
    下記の関係を満足するように、前記電圧定数γと前記容量比βと前記面積比αとが設定されている請求項１２に記載の半導体集積回路。
  14. 非反転入力信号に応答する第１プリドライブ・ＣＭＯＳインバータと、前記第１プリドライブ・ＣＭＯＳインバータの第１プリドライブ・ＮチャンネルＭＯＳトランジスタのソースと基底電圧ノードとの間に接続された第１バイアスＮチャンネルＭＯＳトランジスタと、前記反転入力信号に応答する第２プリドライブ・ＣＭＯＳインバータと、前記第２プリドライブ・ＣＭＯＳインバータの第２プリドライブ・ＰチャンネルＭＯＳトランジスタのソースと前記電源電圧供給ノードとの間に接続された第２バイアスＰチャンネルＭＯＳトランジスタを含むプリドライバーと、前記プリドライバーの前記第１プリドライブ・ＣＭＯＳインバータの出力信号に応答する第１出力ＰチャンネルＭＯＳトランジスタと前記プリドライバーの前記第２プリドライブ・ＣＭＯＳインバータの出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタとを含む出力ドライバーとを具備して、
    前記第１プリドライブ・ＣＭＯＳインバータの前記第１プリドライブ・ＮチャンネルＭＯＳトランジスタの前記ソースと前記第１バイアスＮチャンネルＭＯＳトランジスタのドレインとの間の第１接続ノードと前記電源電圧供給ノードとの間に接続された第１ＰチャンネルＭＯＳトランジスタのゲート容量による第１容量と前記第２プリドライブ・ＣＭＯＳインバータの前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の第２接続ノードと基底電位との間に接続された第２ＮチャンネルＭＯＳトランジスタのゲート容量による第２容量とを具備して、
    前記第１容量を構成する前記第１ＰチャンネルＭＯＳトランジスタと前記出力ドライバーの前記第１出力ＰチャンネルＭＯＳトランジスタとは、半導体集積回路の同一製造プロセスにより形成され、
    前記第２容量を構成する前記第２ＮチャンネルＭＯＳトランジスタと前記出力ドライバーの前記第２出力ＮチャンネルＭＯＳトランジスタとは、前記半導体集積回路の同一製造プロセスにより形成される半導体集積回路。
  15. 前記出力ドライバーの前記第１出力ＰチャンネルＭＯＳトランジスタのドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタのドレイン・ソース電流経路とは直列に接続され、前記第１出力ＰチャンネルＭＯＳトランジスタと前記第２出力ＮチャンネルＭＯＳトランジスタとのプッシュプル動作により１つの出力信号が形成される請求項１４に記載の半導体集積回路。
  16. 前記第１容量を構成する前記第１ＰチャンネルＭＯＳトランジスタのゲート面積と前記第１出力ＰチャンネルＭＯＳトランジスタのゲート面積との第１面積比α１と、電源電圧と前記ＰチャンネルＭＯＳトランジスタのしきい値電圧とで決定される第１電圧定数γ１とを、
    α１≦γ１、
    の関係に設定して、
    前記第２容量を構成する前記第２ＮチャンネルＭＯＳトランジスタのゲート面積と前記第２出力ＮチャンネルＭＯＳトランジスタのゲート面積との第２面積比α２と、電源電圧と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧とで決定される第２電圧定数γ２とを、
    α２≦γ２
    の関係に設定している請求項１５に記載の半導体集積回路。
  17. 前記第１電圧定数γ１は前記電源電圧（｜Ｖｄｄ｜）と前記ＰチャンネルＭＯＳトランジスタの前記しきい値電圧（｜ＶｔｈＰ｜）とから、
    γ１＝｜Ｖｔｈｐ｜／（｜Ｖｄｄ｜−｜Ｖｔｈｐ｜）
    の関係であリ、前記第２電圧定数γ２は前記電源電圧Ｖｄｄと前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧Ｖｔｈｎとから、
    γ２＝Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）
    下記の関係である請求項１６に記載の半導体集積回路。
  18. 前記第１電圧定数γ１と、ＰチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との第１容量比β１（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記第１面積比α１との間に
    γ１／β１≦α１、
    の関係を満足するように、前記第１電圧定数γ１と前記第１容量比β１と前記第１面積比α１とが設定され、
    前記第２電圧定数γ２と、ＮチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との第２容量比β２（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記第２面積比αとの間に、
    γ２／β２≦α２
    の関係を満足するように、前記第２電圧定数γ２と前記第２容量比β２と前記第２面積比α２とが設定されている請求項１７に記載の半導体集積回路。
  19. 非反転入力信号に応答する第１プリドライブ・ＣＭＯＳインバータと、前記第１プリドライブ・ＣＭＯＳインバータの第１プリドライブ・ＰチャンネルＭＯＳトランジスタのソースと電源電圧供給ノードとの間に接続された第１バイアスＰチャンネルＭＯＳトランジスタと、反転入力信号に応答する第２プリドライブ・ＣＭＯＳインバータと、前記第２プリドライブ・ＣＭＯＳインバータの第２プリドライブ・ＰチャンネルＭＯＳトランジスタのソースと前記電源電圧供給ノードとの間に接続された第２バイアスＰチャンネルＭＯＳトランジスタとを含むプリドライバーと、前記プリドライバーの前記第１プリドライブ・ＣＭＯＳインバータの出力信号に応答する第１出力ＮチャンネルＭＯＳトランジスタと前記プリドライバーの前記第２プリドライブ・ＣＭＯＳインバータの出力信号に応答する第２出力ＮチャンネルＭＯＳトランジスタとを含む出力ドライバーとを具備して、
    前記第１プリドライブ・ＣＭＯＳインバータの前記第１プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記第１バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の第１接続ノードと基底電位との間に接続された第１ＮチャンネルＭＯＳトランジスタのゲート容量による第１容量と前記第２プリドライブ・ＣＭＯＳインバータの前記第２プリドライブ・ＰチャンネルＭＯＳトランジスタの前記ソースと前記第２バイアスＰチャンネルＭＯＳトランジスタのドレインとの間の第２接続ノードと基底電位との間に接続された第２ＮチャンネルＭＯＳトランジスタのゲート容量による第２容量とを具備して、
    前記第１容量を構成する前記第１ＮチャンネルＭＯＳトランジスタと、前記出力ドライバーの前記第１出力ＮチャンネルＭＯＳトランジスタと、前記第２容量を構成する前記第２ＮチャンネルＭＯＳトランジスタと、前記出力ドライバーの前記第２出力ＮチャンネルＭＯＳトランジスタとは、前記半導体集積回路の同一製造プロセスにより形成される半導体集積回路。
  20. 前記出力ドライバーの前記第１出力ＮチャンネルＭＯＳトランジスタのドレイン・ソース電流経路と前記第２出力ＮチャンネルＭＯＳトランジスタのドレイン・ソース電流経路とは直列に接続され、前記第１出力ＮチャンネルＭＯＳトランジスタと前記第２出力ＮチャンネルＭＯＳトランジスタとのプッシュプル動作により１つの出力信号が形成される請求項１９に記載の半導体集積回路。
  21. 前記第１容量を構成する前記第１ＮチャンネルＭＯＳトランジスタのゲート面積と前記第１出力ＮチャンネルＭＯＳトランジスタのゲート面積との第１面積比α１と、電源電圧と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧とで決定される第１電圧定数γ１とを、
    α１≦γ１、
    の関係に設定して、
    前記第２容量を構成する前記第２ＮチャンネルＭＯＳトランジスタのゲート面積と前記第２出力ＮチャンネルＭＯＳトランジスタのゲート面積との第２面積比α２と、前記電源電圧と前記ＮチャンネルＭＯＳトランジスタのしきい値電圧とで決定される前記第１電圧定数γ１とを、
    α２≦γ１
    の関係に設定している請求項２０に記載の半導体集積回路。
  22. 前記第１電圧定数γ１は前記電源電圧Ｖｄｄと前記ＮチャンネルＭＯＳトランジスタの前記しきい値電圧Ｖｔｈｎとから、
    γ１＝Ｖｔｈｎ／（Ｖｄｄ−Ｖｔｈｎ）
    の関係である請求項２１に記載の半導体集積回路。
  23. 前記第１電圧定数γ１と、ＮチャンネルＭＯＳトランジスタのディプリーション状態のＭＯＳ容量と反転状態のＭＯＳ容量との第１容量比β１（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記第１面積比α１との間に、
    γ１／β１≦α１
    下記の関係を満足するように、前記電圧定数γ１と前記容量比β１と前記面積比α１とが設定され、
    前記第１電圧定数γ１と、前記ＮチャンネルＭＯＳトランジスタの前記ディプリーション状態の前記ＭＯＳ容量と前記反転状態の前記ＭＯＳ容量との前記第１容量比β１（＝反転状態のＭＯＳ容量／ディプリーション状態のＭＯＳ容量）と、前記第２面積比α２との間に、
    γ１／β１≦α２
    の関係を満足するように、前記第１電圧定数γ１と前記第１容量比β１と前記第２面積比α２とが設定されている請求項２２に記載の半導体集積回路。
  24. 前記出力ドライバーは前記半導体集積回路の内部の大きな負荷容量の内部信号線を駆動する請求項１から請求項２３のいずれかに記載の半導体集積回路。
  25. 前記出力ドライバーは前記半導体集積回路の外部の大きな負荷容量の外部信号線を駆動する請求項１から請求項２３のいずれかに記載の半導体集積回路。
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* Cited by examiner, † Cited by third party
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CN109756223A (zh) * 2017-11-03 2019-05-14 三星电子株式会社 接口电路和接口装置

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