JP2012099199A - 半導体装置及びその制御方法 - Google Patents
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Abstract
【解決手段】半導体装置1は、カレントミラーで構成されたオペアンプ61を含み、第1の電圧V1から第2の電圧V2を生成するレギュレータ6と、電流量制御信号OVDRを生成し、電流量制御信号OVDRの第1の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号OVDRの第2の遷移によってカレントミラーが流す電流を減少させる制御回路8と、を備え、制御回路8は、第2の遷移に関連する電流量制御信号OVDRの第2のスルーレートを、第1の遷移に関連する電流量制御信号OVDRの第1のスルーレートよりも小さくするスルーレート処理部80を含む。
【選択図】図1
Description
2 VPERI生成回路
2a VPERI出力端子
3 目標電圧生成回路
4 DLL回路
5 位相補償回路
6 アクティブ用レギュレータ(第1の内部電圧生成回路)
7 スタンバイ用レギュレータ(第2の内部電圧生成回路)
8 制御回路
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 アンプ回路
16 入出力回路
20 アクセス制御回路
21 アドレス端子
22 コマンド端子
23 クロック端子
24 データ端子
31,32 電源端子
35 定電流回路(第2の定電流回路)
36 第2の抵抗素子
61 オペアンプ
62 差動増幅器
63 第1の電流供給トランジスタ
64 第2の電流供給トランジスタ
65 ドライバ回路
80 スルーレート処理部
80a 出力端子
80b 配線
81 ワンショット信号生成部
82 ディレイライン
83 インバータ
84 NAND回路
86 抵抗素子(第1の抵抗素子)
87 容量素子(第1の容量素子)
88 定電流回路(第1の定電流回路)
89 抵抗素子
90 ローパスフィルタ
90a ノード
91 抵抗素子
92 容量素子
94 容量素子(第2の容量素子)
100 電源回路
ACT アクティブ信号
BL ビット線
L1,L2 チップ外の配線
M1,M2,M8,M10 P型チャネルトランジスタ
M3〜M7,M11〜M13 N型チャネルトランジスタ
MC メモリセル
OVDR 電流量制御信号
P ワンショット信号
SA センスアンプ
WL ワード線
Claims (16)
- カレントミラーで構成されたオペアンプを含み、第1の電圧から第2の電圧を生成する第1の内部電圧生成回路と、
電流量制御信号を生成し、前記電流量制御信号の第1の遷移によって前記カレントミラーが流す電流を増大させ、前記電流量制御信号の第2の遷移によって前記カレントミラーが流す電流を減少させる制御回路と、を備え、
前記制御回路は、前記第2の遷移に関連する前記電流量制御信号の第2のスルーレートを、前記第1の遷移に関連する前記電流量制御信号の第1のスルーレートよりも小さくするスルーレート処理部を含む、半導体装置。 - 前記第1の内部電圧生成回路は、アクティブ信号が活性化されている場合に前記第1の電圧から前記第2の電圧を生成し、
前記制御回路は、前記アクティブ信号の活性化に応じて所定期間活性化されるワンショット信号を生成するワンショット信号生成部を含み、
前記スルーレート処理部は、前記ワンショット信号の非活性化におけるスルーレートを小さくすることにより、前記第2のスルーレートが前記第1のスルーレートより小さい前記電流量制御信号を生成する、
請求項1に記載の半導体装置。 - 前記ワンショット信号は、前記アクティブ信号と、該アクティブ信号の遅延信号との否定論理積信号である、請求項2に記載の半導体装置。
- 前記スルーレート処理部は、
前記電流量制御信号を出力する出力端子と、
前記出力端子と第1のノードとの間に接続された第1の容量素子と、
前記出力端子と前記第1のノードとの間に直列に接続された、入力端に前記ワンショット信号が供給される第1のトランジスタ及び第1の抵抗素子と、
前記出力端子と第2のノードとの間に接続され、入力端に前記ワンショット信号が供給される第2導電型の第2のトランジスタと、を含む、請求項2又は3に記載の半導体装置。 - 前記スルーレート処理部は、
前記電流量制御信号を出力する出力端子と、
前記出力端子と第1のノードとの間に接続された第1の容量素子と、
前記出力端子と前記第1のノードとの間に直列に接続された、入力端に前記ワンショット信号が供給される第1のトランジスタ及び第1の定電流回路と、
前記出力端子と第2のノードとの間に接続され、入力端に前記ワンショット信号が供給される第2導電型の第2のトランジスタと、を含む、請求項2又は3に記載の半導体装置。 - 前記オペアンプの非反転入力端子と第1のノードとの間に接続された第2の抵抗素子と、
前記第2の電圧の目標電圧を前記第2の抵抗素子の抵抗値で除してなる電流値の電流を、前記非反転入力端子に対して出力する第2の定電流回路と、
前記第1の内部電圧生成回路により生成される前記第2の電圧を電源として動作する内部回路と、を更に備え、
前記第1の内部電圧生成回路、前記内部回路、前記第2の定電流回路、及び前記第2の抵抗素子は単一のチップの内部に形成され、
前記第1の内部電圧生成回路、前記内部回路、及び前記第2の抵抗素子は、前記チップの外部に配線された共通の配線を介して、前記第1のノードに接続される、請求項1乃至5のいずれか一項に記載の半導体装置。 - 前記第2の抵抗素子と並列に接続された第2の容量素子を、更に備える、請求項7に記載の半導体装置。
- 前記第1の内部電圧生成回路は、制御端子が前記オペアンプの出力に接続され、一方の被制御端子に前記第1の電圧が供給され、他方の被制御端子から前記第2の電圧が出力される第1導電型のチャネルトランジスタを含み、
前記カレントミラーを構成する第2導電型の2つのトランジスタそれぞれの一方の被制御端子には、前記第1の電圧より高い第3の電圧が供給される、請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記第1の内部電圧生成回路は、制御端子が前記オペアンプの出力に接続され、一方の被制御端子に前記第1の電圧が供給され、他方の被制御端子から前記第2の電圧が出力される第2導電型のチャネルトランジスタを含み、
前記カレントミラーを構成する第2導電型の2つのトランジスタそれぞれの一方の被制御端子には前記第1の電圧が供給される、請求項1乃至7のいずれか一項に記載の半導体装置。 - 前記オペアンプは、前記アクティブ信号の電位に応じた電流を前記カレントミラーに供給する第1の電流供給トランジスタと、前記電流量制御信号の電位に応じた電流を前記カレントミラーに供給する前記第1の電流供給トランジスタに並列に接続する第2の電流供給トランジスタと、を含む、請求項1乃至9のいずれか一項に記載の半導体装置。
- 更に、アクティブ信号が活性化されているか否かにかかわらず、前記第1の電圧から前記第2の電圧を生成する第2の内部電源電圧生成回路をさらに備え、
前記第2の内部電源電圧生成回路の出力ノードは、前記第1の内部電源電圧生成回路の出力ノードと接続する、請求項1乃至10のいずれか一項に記載の半導体装置。 - 一方の入力端子に第2の電圧の目標電圧が供給される差動増幅器と、前記差動増幅器に電流を供給する互いに並列に接続する第1及び第2の電流供給トランジスタと、制御端子が前記差動増幅器の出力端子に接続され、一方の被制御端子に第1の電圧が供給され、他方の被制御端子が前記差動増幅器の他方の入力端子に接続されるドライバトランジスタとを有し、前記ドライバトランジスタの前記他方の被制御端子から前記第2の電圧を出力する第1の内部電圧生成回路と、
前記第1の内部電圧生成回路の活性期間を示すアクティブ信号に基づいて、前記活性期間の開始に応じて所定期間活性化する電流量制御信号を生成する制御回路と、を備え、
前記アクティブ信号は、前記第1の電流供給トランジスタの制御端子に入力され、
前記電流量制御信号は、前記第2の電流供給トランジスタの制御端子に入力され、
前記制御回路は、前記電流量制御信号の非活性化時のスルーレートを、前記アクティブ信号の活性化時又は非活性化時のスルーレートに比べて小さくするスルーレート処理部を有する、半導体装置。 - カレントミラーで構成されたオペアンプを含み、第1の電圧から第2の電圧を生成する第1の内部電圧生成回路を有する半導体装置の制御方法であって、
前記カレントミラーに流れる電流量を制御する電流量制御信号を第1のスルーレートで活性化させることにより、前記カレントミラーが流す電流を増大させるステップと、
前記電流量制御信号を第2のスルーレートで非活性化させることにより、前記カレントミラーが流す電流を減少させるステップとを備え、
前記第2のスルーレートは前記第1のスルーレートより小さい、半導体装置の制御方法。 - 前記第1の内部電圧生成回路は、アクティブ信号が活性化されている場合に前記第1の電圧から前記第2の電圧を生成し、
前記カレントミラーが流す電流を減少させるステップは、
前記アクティブ信号の活性化に応じて所定期間活性化されるワンショット信号を生成するステップと、
前記ワンショット信号の非活性化におけるスルーレートを小さくすることにより、前記第2のスルーレートが前記第1のスルーレートより小さい前記電流量制御信号を生成するステップと、を有する、請求項13に記載の半導体装置の制御方法。 - 前記ワンショット信号を生成するステップは、前記アクティブ信号と、該アクティブ信号の遅延信号との否定論理積信号を生成することにより前記ワンショット信号を生成する、請求項14に記載の半導体装置の制御方法。
- 前記電流量制御信号を生成するステップは、前記ワンショット信号が活性状態である間に第1の容量素子を充電し、前記ワンショット信号が非活性化されたタイミングで前記第1の容量素子の放電を開始することにより、前記ワンショット信号の非活性化におけるスルーレートを小さくする、請求項14又は15に記載の半導体装置の制御方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013257933A (ja) * | 2012-05-17 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 記憶装置及び記憶装置の書き込み方法 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012099199A (ja) * | 2010-11-05 | 2012-05-24 | Elpida Memory Inc | 半導体装置及びその制御方法 |
US9575103B2 (en) * | 2014-05-30 | 2017-02-21 | Allegro Microsystems, Llc | Integrated circuit and associated methods for measurement of an external impedance |
US9859873B2 (en) * | 2014-12-04 | 2018-01-02 | International Business Machines Corporation | Minimization of bias temperature instability (BTI) degradation in circuits |
EP3280425B1 (en) | 2015-04-07 | 2022-06-01 | The J. David Gladstone Institutes, A Testamentary Trust Established under The Will of J. David Gladstone | Methods for inducing cell division of postmitotic cells |
US9614506B1 (en) * | 2015-12-03 | 2017-04-04 | Texas Instruments Incorporated | Digital pre-compensation for voltage slewing in a power converter |
US10671214B2 (en) * | 2017-04-12 | 2020-06-02 | Synaptics Incorporated | Global coarse baseline correction charge injection |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61221918A (ja) * | 1985-03-28 | 1986-10-02 | Fuji Electric Co Ltd | 負荷電流制御装置 |
JPS6284302A (ja) * | 1985-10-08 | 1987-04-17 | Fuji Electric Co Ltd | 比例積分形調節器 |
JPH04252313A (ja) * | 1991-01-28 | 1992-09-08 | Sharp Corp | 電圧降下回路 |
JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
JPH0684357A (ja) * | 1992-09-04 | 1994-03-25 | Fujitsu Ltd | 半導体装置 |
JPH08249880A (ja) * | 1995-03-06 | 1996-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08306185A (ja) * | 1995-04-26 | 1996-11-22 | Samsung Electron Co Ltd | 半導体メモリ装置の電源電圧発生回路 |
JP2000163144A (ja) * | 1998-11-30 | 2000-06-16 | Nkk Corp | 電源降圧回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5877647A (en) * | 1995-10-16 | 1999-03-02 | Texas Instruments Incorporated | CMOS output buffer with slew rate control |
JPH1196758A (ja) | 1997-09-17 | 1999-04-09 | Nec Corp | 半導体記憶装置 |
JP4353593B2 (ja) | 1999-09-16 | 2009-10-28 | 株式会社ルネサステクノロジ | 半導体装置 |
US7564299B2 (en) * | 2005-08-22 | 2009-07-21 | Intel Corporation | Voltage regulator |
FR2897993A1 (fr) * | 2006-02-28 | 2007-08-31 | Atmel Nantes Sa Sa | Dispositif electronique de pilotage d'une charge externe dont la pente du signal de sortie est independante de la capacite de la charge externe et composant integre correspondant |
JP2012099199A (ja) * | 2010-11-05 | 2012-05-24 | Elpida Memory Inc | 半導体装置及びその制御方法 |
-
2010
- 2010-11-05 JP JP2010248438A patent/JP2012099199A/ja active Pending
-
2011
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- 2013-09-24 US US14/035,697 patent/US20140021994A1/en not_active Abandoned
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61221918A (ja) * | 1985-03-28 | 1986-10-02 | Fuji Electric Co Ltd | 負荷電流制御装置 |
JPS6284302A (ja) * | 1985-10-08 | 1987-04-17 | Fuji Electric Co Ltd | 比例積分形調節器 |
JPH04252313A (ja) * | 1991-01-28 | 1992-09-08 | Sharp Corp | 電圧降下回路 |
JPH0562481A (ja) * | 1991-08-30 | 1993-03-12 | Nec Corp | 半導体記憶装置 |
JPH05217370A (ja) * | 1992-01-30 | 1993-08-27 | Nec Corp | 内部降圧電源回路 |
JPH0684357A (ja) * | 1992-09-04 | 1994-03-25 | Fujitsu Ltd | 半導体装置 |
JPH08249880A (ja) * | 1995-03-06 | 1996-09-27 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08306185A (ja) * | 1995-04-26 | 1996-11-22 | Samsung Electron Co Ltd | 半導体メモリ装置の電源電圧発生回路 |
JP2000163144A (ja) * | 1998-11-30 | 2000-06-16 | Nkk Corp | 電源降圧回路 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013257933A (ja) * | 2012-05-17 | 2013-12-26 | Semiconductor Energy Lab Co Ltd | 記憶装置及び記憶装置の書き込み方法 |
Also Published As
Publication number | Publication date |
---|---|
US20130194035A1 (en) | 2013-08-01 |
US20120112829A1 (en) | 2012-05-10 |
US20140021994A1 (en) | 2014-01-23 |
US8446214B2 (en) | 2013-05-21 |
US8564361B2 (en) | 2013-10-22 |
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