JP2000163144A - 電源降圧回路 - Google Patents

電源降圧回路

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JP2000163144A JP10338832A JP33883298A JP2000163144A JP 2000163144 A JP2000163144 A JP 2000163144A JP 10338832 A JP10338832 A JP 10338832A JP 33883298 A JP33883298 A JP 33883298A JP 2000163144 A JP2000163144 A JP 2000163144A
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Abstract

(57)【要約】 【課題】スタンバイ状態を含めて常時動作している第１
の差動増幅トランジスタ対とアクティブ状態になった時
に動作する第２の差動増幅トランジスタ対を備える従来
の電源降圧回路は、スタンバイ状態に内部電圧の電流値
が極端に少なくなると発振し、内部電圧が基準電圧を越
える恐れもあった。 【解決手段】本発明は、アクティブ用電源を供給する第
１のＰchトランジスタ２及びこれを制御するアンプ１
と、微少な電流のスタンバイ用電源を負荷に常時供給す
る第２のＰchトランジスタとを備え、アクティブ時に
は、第１のＰchトランジスタに掛かるゲート電圧を制御
して出力電圧を供給し、スタンバイ時には、アンプ１が
第１のトランジスタのドレイン・ソース間を高インピー
ダンス化させて、負荷へのアクティブ用電源の供給を遮
断し、負荷に第２のＰchトランジスタからのスタンバイ
用電源のみを供給する電源降圧回路である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成される回路素子に安定した電圧供給を行う電源降圧回
路に関する。
【０００２】
【従来の技術】一般に、半導体基板上に形成された半導
体記憶装置を含む集積回路を駆動するための電源は、そ
の半導体基板上に形成された電源降圧回路により外部か
ら供給された電源電圧を任意の電圧に変換して供給する
場合が多い。
【０００３】このような電源降圧回路は、外部からの電
源電圧や負荷変動による内部電圧に多少の変動があった
場合でも比較的安定化した電圧を供給するように構成さ
れている。
【０００４】例えば、特開平６−８４３５７号公報に
は、図５に示すようにスタンバイ（待機）状態を含めて
常時動作している第１の差動増幅トランジスタ対１１，
１２と、アクティブ（動作）状態になったときに動作す
る第２の差動増幅トランジスタ対１３，１４とで構成さ
れ、内部電圧ＶINT のオーバーシュートを防ぎ、安定し
た電圧を供給する電源降圧回路が提案されている。
【０００５】
【発明が解決しようとする課題】前述した図５に記載さ
れる電源降圧回路は、スタンバイ状態における内部電圧
ＶINT の電流値が極端に少なくなった場合、発振する可
能性がある。さらに、その電流値が少なくなると、内部
電圧ＶINT が基準電圧Ｖref を越えた大きな電圧になる
恐れもある。
【０００６】そこで本発明は、アクティブ状態の時には
所望する電圧を安定して供給し、スタンバイ状態の時に
は低消費電流で状態を維持し、且つ構造が簡単な電源降
圧回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体基板上に形成された回路素子からな
る負荷に、アクティブ状態の時に駆動用所定電圧の電源
を供給するための第１のＰchトランジスタと、前記第１
のＰchトランジスタの出力に比べて微少な電流のスタン
バイ用電源を前記負荷に常時供給する第２のＰchトラン
ジスタと、予め定めた基準電圧及び前記第１、第２のＰ
chトランジスタからの出力和をそれぞれ入力して、それ
らの差分を増幅して、アクティブ状態の時には、前記第
１のＰchトランジスタが前記基準電圧と同等電圧を前記
負荷に出力するように第１のトランジスタに掛かるゲー
ト電圧を制御し、スタンバイ状態の時には、前記第１の
トランジスタに掛かるゲート電圧をＨレベルにして、ド
レイン・ソース間を高インピーダンス化させて、前記負
荷への前記所定電圧の供給を遮断し、前記負荷に前記第
２のＰchトランジスタからの前記スタンバイ用電源のみ
を供給させる差動増幅回路とを備える電源降圧回路を提
供する。
【０００８】以上のような構成の電源降圧回路は、アク
ティブ状態の時には、差動増幅回路により制御される第
１のＰchトランジスタの出力と第２のＰchトランジスタ
からの出力との和からなるアクティブ用電源が負荷に供
給され、スタンバイ状態の時には、差動増幅回路が第１
のトランジスタのドレイン・ソース間を高インピーダン
ス化させて、負荷への電源供給を遮断し、負荷には第２
のＰchトランジスタからのスタンバイ用電源のみが供給
される。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
【００１０】図１には、本発明による第１の実施形態に
係る電源降圧回路の構成を示し説明する。
【００１１】この電源降圧回路は、半導体基板上に形成
されたメモリ素子及び能動素子等からなる回路素子に所
定電圧電流の駆動用電源を供給するものである。
【００１２】その構成として、基準電圧Ｖref と出力電
圧Ｖddi を入力して、その差分を増幅出力する差動増幅
トランジスタ対からなるアンプ１と、このアンプ１の出
力によりアクティブ用電源供給するための１つのＰchト
ランジスタ２と、出力電圧Ｖddi により常時動作して、
スタンバイ用電源供給するための１つのＰchトランジス
タ３とを備えている。これらのトランジスタ２及びトラ
ンジスタ３には、電源Ｖddが供給される。例えば、電源
Ｖddが３．３Ｖである場合に、トランジスタ１，２の出
力電圧Ｖddi は、基準電圧Ｖerf と同等な２．５Ｖ程度
出力できるように設けられている。勿論、電源Ｖddは、
３．３Ｖに限定されるものではない。
【００１３】図２には、図１に示したアンプ１の構成例
を示す。
【００１４】図２（ａ）は、カレントミラー回路を利用
した差動増幅型のアンプの構成例を示し、図２（ｂ）の
アンプは、同図（ａ）の変形例を示す図である。
【００１５】図２（ａ）に示すアンプは、カレントミラ
ートランジスタ対５と、基準電圧Ｖrefにより駆動する
ｎＭＯＳトランジスタ６と、差動入力信号により駆動す
るｎＭＯＳトランジスタ７と、バイアス信号により駆動
するｎＭＯＳトランジスタ８と、出力端に接続されたス
タンバイ信号で駆動するｎＭＯＳトランジスタ９とで構
成される。
【００１６】この構成により、スタンバイ時には、バイ
アス信号をＨレベルに設定し、ｎＭＯＳトランジスタ５
のゲートにＬレベルを入力する。この時アンプの出力
は、Ｈレベルとなる。
【００１７】また図２（ｂ）のアンプは接続構成が異な
り、スタンバイ時には、バイアス信号をＬレベルに設定
し、ｎＭＯＳトランジスタ５のゲートにＬレベルを入力
する。この時アンプの出力は、Ｈレベルとなる。
【００１８】図３（ａ）を参照して、この構成における
アクティブ（動作）状態の時について説明する。
【００１９】この電源降圧回路の出力側に接続された回
路素子からなる負荷４の抵抗値ｒは、数Ω程度であり、
アクティブ中は時間的に負荷変動する。このとき、トラ
ンジスタ２に流れる電流値をｉｂ１とし、トランジスタ
３に流れる電流値をｉｂ２とし、負荷４に流れる電流の
電流値をＩｂとする。
【００２０】ここで、ｉｂ１＞＞ｉｂ２、Ｉｂ＝ｉｂ１
＋ｉｂ２の関係があり、Ｉｂの平均電流値は例えば、約
１．５Ａとする。
【００２１】まず、アンプ１にアクティブを指示するア
クティブ信号が入力して、アンプ１を駆動し、トランジ
スタ２に駆動用出力（ゲート電圧）を出力する。トラン
ジスタ２は、印加された駆動用出力により駆動して、電
圧Ｖddが内部降圧した出力電圧Ｖddi を出力する。この
出力電圧Ｖddi は、ほぼ基準電圧Ｖref になるようにア
ンプ１により調整され、負荷４に駆動用電源として供給
される。
【００２２】次に図３（ｂ）を参照して、スタンバイ状
態の時について説明する。
【００２３】ここで、トランジスタ２に流れる電流値を
ｉｓ１とし、トランジスタ３に流れる電流値をｉｓ２と
し、負荷４に流れる電流の電流値をＩｓとする。ここ
で、ｉｓ１＞＞ｉｓ２、Ｉｓ＝ｉｓ１＋ｉｓ２の関係が
あり、Ｉｓの平均電流値は数ｍＡ程度である。また負荷
４の抵抗値ｒは、数ΩＫ程度であり、スタンバイ中には
問題とはならない程度に僅かに負荷変動する。
【００２４】まず、アンプ１にスタンバイを指示するス
タンバイ信号が入力して、アンプ１を駆動し、電源Ｖdd
と同じ電圧値の駆動用出力Ｖdd’をトランジスタ２のゲ
ートに出力する。トランジスタ２は、この駆動用出力Ｖ
dd’が印加されると、ソース・ドレイン間が高インピー
ダンス状態となり、トランジスタ２から出力する電流ｉ
ｓ１がほぼ０Ａとなる。
【００２５】よってトランジスタ３から電圧Ｖddが内部
降圧した出力電圧Ｖddi 、電流Ｉｓ（＝ｉｓ２）が負荷
４にスタンバイ電源として供給される。
【００２６】従って、本実施形態では、アクティブ状態
用に１つのアンプを使用して、電源供給用トランジスタ
を駆動して、電源電圧を負荷に供給する。
【００２７】またスタンバイ時には、アンプの出力をＨ
レベルに固定して、電源供給用のトランジスタの駆動を
停止させ、常時動作しているトランジスタから、電源と
ほぼ同じ電圧で、数ｍＡの出力を負荷に供給することに
より、スタンバイ時でも負荷にかかる電圧が０Ｖまで降
下せずに、アクティブ状態への立ち上がりが迅速に行わ
れる。
【００２８】図４には、スタンバイ用電源を供給するた
めのトランジスタ３の変形例を示し説明する。
【００２９】図４（ａ）は、図１に示したＰchトランジ
スタ３を２段接続した構成であり、図１においてトラン
ジスタ３から出力される出力電圧Ｖddi よりも電圧降下
した出力電圧Ｖddi'が出力される。
【００３０】図４（ｂ）は、図４（ａ）に示したＰchト
ランジスタをＮchトランジスタに入れ替えた構成例であ
る。この構成もトランジスタ３から出力される出力電圧
Ｖddi よりも電圧降下した出力電圧Ｖddi'が出力され
る。
【００３１】以上説明したように実施形態によれば、従
来、スタンバイ時にも一対の差動増幅トランジスタを駆
動させていたが本実施形態では、１つのトランジスタを
動作させているのみであるため、構造が簡単であり、さ
らに消費電流が低減できる。
【００３２】また、従来技術で問題となったスタンバイ
状態の時に内部電圧の降下による発振を防止でき、且つ
基準電圧を上回ることなく、電源降圧を行うことができ
る。また、スタンバイ時には、出力電流の小さいトラン
ジスタにより、出力電圧Ｖddi'が保持されているため、
０Ｖに降下せずに済む。
【００３３】
【発明の効果】以上詳述したように本発明によれば、ア
クティブ時には所望する電圧を安定して供給し、スタン
バイ時には低消費電流で状態を維持し、且つ構造が簡単
な電源降圧回路を提供することができる。
【図面の簡単な説明】
【図１】本発明による実施形態に係る電源降圧回路の構
成例を示す図である。
【図２】図１に示したアンプの構成例を示す図である。
【図３】実施形態のアクティブ状態とスタンバイ状態に
ついて説明するための図である。
【図４】本実施形態の電源降圧回路の変形例を示す図で
ある。
【図５】従来の電源降圧回路の構成例を示す図である。
【符号の説明】
１…アンプ ２，３…トランジスタ ４…負荷 Ｖddi …（トランジスタ２の）出力電圧 Ｖref …基準電圧 ｉｂ１，ｉｓ１…トランジスタ２に流れる電流 ｉｂ２，ｉｓ２…トランジスタ３に流れる電流 Ｉｂ…負荷に流れる電流の電流
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 BB02 BB04 CD15 DF01 DF08 EZ20 5H420 BB12 DD02 EA14 EA39 EA42 EA48 EB18 EB37 FF03 FF25 HJ01 NB02 NB12 NB20 NB25 NB37 NC22 NC26 5H430 BB01 BB05 BB09 BB11 EE06 EE09 EE12 FF01 FF13 GG01 HH03

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に形成された回路素子から
    なる負荷に、アクティブ状態の時に駆動用所定電圧の電
    源を供給するための第１の供給手段と、 前記第１の供給手段の出力に比べて微少な電流のスタン
    バイ用電源を前記負荷に常時供給する第２の供給手段
    と、 アクティブ状態の時には、前記第１の供給手段を制御し
    て、予め定めた基準電圧に準ずるように調整した前記駆
    動用所定電圧を前記負荷に供給させ、スタンバイ状態の
    時には、前記第１の供給手段の駆動を停止させて、前記
    負荷に前記スタンバイ用電源のみを供給させる電源降圧
    選択手段と、を具備することを特徴とする電源降圧回
    路。
  2. 【請求項２】 半導体基板上に形成された回路素子から
    なる負荷に、アクティブ状態の時に駆動用所定電圧の電
    源を供給するための第１のＰchトランジスタと、 前記第１のＰchトランジスタの出力に比べて微少な電流
    のスタンバイ用電源を前記負荷に常時供給する第２のＰ
    chトランジスタと、 予め定めた基準電圧と、前記第１、第２のＰchトランジ
    スタからの出力和とをそれぞれ入力して、それらの差分
    に基づき増幅して、アクティブ状態の時には、前記第１
    のＰchトランジスタが前記基準電圧と同等電圧を前記負
    荷に出力するように第１のトランジスタに掛かるゲート
    電圧を制御し、スタンバイ状態の時には、前記第１のト
    ランジスタに掛かるゲート電圧をＨレベルにして、ドレ
    イン・ソース間を高インピーダンス化させて、前記負荷
    への前記所定電圧の供給を遮断し、前記負荷に前記第２
    のＰchトランジスタからの前記スタンバイ用電源のみを
    供給させる差動増幅回路と、を具備することを特徴とす
    る電源降圧回路。
  3. 【請求項３】 前記第２のＰchトランジスタを複数用い
    て、多段接続化することにより、前記スタンバイ用電源
    の電圧値を調整することを特徴とする請求項２に記載の
    電源降圧回路。
  4. 【請求項４】 前記第２のＰchトランジスタをＮchトラ
    ンジスタに代えて該Ｎchトランジスタを多段接続化する
    ことにより、前記スタンバイ用電源の電圧値を調整する
    ことを特徴とする請求項３に記載の電源降圧回路。
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