JP3494635B2 - 内部降圧電源回路 - Google Patents
内部降圧電源回路Info
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Description
【０００１】
【発明が属する技術分野】この発明は、半導体デバイス
における内部降圧電源回路に関するものである。
における内部降圧電源回路に関するものである。
【０００２】
【従来の技術】外部電源電圧を用いて、内部電源電圧を
生成する内部降圧電源回路は、電源電圧を供給するドラ
イバ、内部電源電圧を分圧する分圧回路、この分圧回路
で生成された電圧と基準電圧とを比較し、比較結果に基
づいてドライバに駆動電圧を与える増幅器などから構成
される。
生成する内部降圧電源回路は、電源電圧を供給するドラ
イバ、内部電源電圧を分圧する分圧回路、この分圧回路
で生成された電圧と基準電圧とを比較し、比較結果に基
づいてドライバに駆動電圧を与える増幅器などから構成
される。
【０００３】
【発明が解決しようとする課題】ここで、内部降圧電源
回路において、内部電源電位を出力する端子に接続され
る回路が大きくなればなるほど電源インピーダンスは小
さくなければならない。従って、内部降圧電源回路で生
成した降圧電源を半導体のチップ全体で使用するＶＬＳ
Ｉでは、ドライバのトランジスタサイズは非常に大きく
なり、増幅器の負荷容量は大きくなる。しかしなが
ら、、内部電源電位を出力する端子に接続される回路の
瞬時電流変化は、０に近い値から一気に少ないときでも
数10mA、多い場合は数100mAにのぼる非常に大きな値で
ある。一方、増幅器が流すことの出来る電流はスペック
上の制限があるため、これまでの方法では内部降圧電源
電位変化への追従を両立できるものがなかった。そこ
で、本発明の目的は、系の応答性能（特にスタンバイ状
態からアクティブ状態に変化した時）を、消費電流を増
やすことなく向上した内部降圧電源回路を提供すること
にある。さらに、本発明の実施態様においては、内部降
圧電源を用いた場合の消費電流削減手段として、動作モ
ード毎に内部降圧電源を設定することができる内部降圧
電源回路を提供する。
回路において、内部電源電位を出力する端子に接続され
る回路が大きくなればなるほど電源インピーダンスは小
さくなければならない。従って、内部降圧電源回路で生
成した降圧電源を半導体のチップ全体で使用するＶＬＳ
Ｉでは、ドライバのトランジスタサイズは非常に大きく
なり、増幅器の負荷容量は大きくなる。しかしなが
ら、、内部電源電位を出力する端子に接続される回路の
瞬時電流変化は、０に近い値から一気に少ないときでも
数10mA、多い場合は数100mAにのぼる非常に大きな値で
ある。一方、増幅器が流すことの出来る電流はスペック
上の制限があるため、これまでの方法では内部降圧電源
電位変化への追従を両立できるものがなかった。そこ
で、本発明の目的は、系の応答性能（特にスタンバイ状
態からアクティブ状態に変化した時）を、消費電流を増
やすことなく向上した内部降圧電源回路を提供すること
にある。さらに、本発明の実施態様においては、内部降
圧電源を用いた場合の消費電流削減手段として、動作モ
ード毎に内部降圧電源を設定することができる内部降圧
電源回路を提供する。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、この発明の内部降圧電源回路によれば、内部降圧電
源電位を出力する内部降圧電源出力ノードと、外部電源
電位を内部降圧電源出力ノードに調整して供給するドラ
イバと、内部降圧電源出力ノードに現れる電圧を分圧し
て出力する分圧回路と、分圧回路から出力された電圧と
基準電圧とを比較し、所定のゲイン倍の電圧を出力する
差動アンプであって、基準電圧に応答して電流を流すト
ランジスタのコンダクタンスを分圧回路から出力された
電圧に応答して電流を流すトランジスタのコンダクタン
スに対して２倍以上に設定した作動アンプとを備えてい
る。
め、この発明の内部降圧電源回路によれば、内部降圧電
源電位を出力する内部降圧電源出力ノードと、外部電源
電位を内部降圧電源出力ノードに調整して供給するドラ
イバと、内部降圧電源出力ノードに現れる電圧を分圧し
て出力する分圧回路と、分圧回路から出力された電圧と
基準電圧とを比較し、所定のゲイン倍の電圧を出力する
差動アンプであって、基準電圧に応答して電流を流すト
ランジスタのコンダクタンスを分圧回路から出力された
電圧に応答して電流を流すトランジスタのコンダクタン
スに対して２倍以上に設定した作動アンプとを備えてい
る。
【０００５】
【発明の実施の形態】図１は、この発明の内部降圧電源
回路の第１の実施例の回路図である。以下、本文では特
に断りのない限り、ＶＤＤは外部電源電圧を示し、ＩＶ
Ｃは外部電源電圧ＶＤＤレベルよりも低い電位レベルで
ある内部電源電圧、“Ｈ”は外部電源電圧レベル、
“Ｌ”は接地レベル、“ＶＦ”は基準電位、“ＶＢ”は
差動アンプの電流制御電圧を示す。また、ＮＭＯＳはＮ
チャネルＭＯＳトランジスタ、ＰＭＯＳはＰチャネルＭ
ＯＳトランジスタ、ＣＡＰはキャパシタ、ＩＮＶはイン
バータを示す符号である。
回路の第１の実施例の回路図である。以下、本文では特
に断りのない限り、ＶＤＤは外部電源電圧を示し、ＩＶ
Ｃは外部電源電圧ＶＤＤレベルよりも低い電位レベルで
ある内部電源電圧、“Ｈ”は外部電源電圧レベル、
“Ｌ”は接地レベル、“ＶＦ”は基準電位、“ＶＢ”は
差動アンプの電流制御電圧を示す。また、ＮＭＯＳはＮ
チャネルＭＯＳトランジスタ、ＰＭＯＳはＰチャネルＭ
ＯＳトランジスタ、ＣＡＰはキャパシタ、ＩＮＶはイン
バータを示す符号である。
【０００６】図１に示したこの発明の第１の実施例の内
部降圧電源回路は、差動アンプ１００、ドライバ１２
０、スピードアップコンデンサ１４０（Ｃ０１）および
分圧回路１６０から構成される。差動アンプ１００は左
右の入力電位の差を増幅して出力する増幅回路である。
スピードアップコンデンサー１４０は内部電源電圧の電
位変化を差動アンプ１００の入力部に瞬時に伝えるキャ
パシタである。ドライバ１２０は外部電源ＶＤＤから内
部降圧電源ＩＶＣに電流を供給するトランジスタＰ０４
から構成される。分圧回路１６０は定電圧から分圧した
電圧を生成する回路である。図１においてＰ００〜Ｐ０
６はＰＭＯＳである。また、Ｎ００〜Ｎ０３はＮＭＯＳ
である。 信号ＶＢＡ００はアクティブ時“Ｈ”、スタ
ンバイ時“Ｌ”となる信号である。端子ＶＢＳ００は低
電圧“ＶＢ”を供給する。ノードＮ０５は内部降圧電源
ＩＶＣを出力する出力端子に相当する。差動アンプ１０
０の一方の信号入力端子であるノードＮ０１には、ＮＭ
ＯＳＮ０１のゲート電極が接続されている。ＰＭＯＳ
Ｐ１０とＰ１１の一方の電極は外部電源電位ＶＤＤに接
続されている。ＰＭＯＳ Ｐ１０のゲート電極、ＰＭＯ
Ｓ Ｐ１１のゲート電極及び他方の電極、及びＮＭＯＳ
Ｎ１１の他方の電極は、ノードＮ０３に接続されてい
る。ＰＭＯＳ Ｐ１１の他方の電極とＮＭＯＳ Ｎ１０の
他方の電極はノードＮ０２に接続されている。ＮＭＯＳ
Ｎ１０の一方の電極、ＮＭＯＳ Ｎ１１の一方の電極、
ＮＭＯＳ Ｎ０２の一方の電極、及びＮＭＯＳ Ｎ０３の
一方の電極は、ノードＮ０６に接続されている。ＮＭＯ
Ｓ Ｎ０２のゲート電極は端子ＶＢＳ００に接続され、
その他方の電極は接地電位ＧＮＤに接続される。ＮＭＯ
Ｓ Ｎ０３のゲート電極には信号ＶＢＡ００があたえら
れ、その他方の電極は接地電位ＧＮＤに接続される。
部降圧電源回路は、差動アンプ１００、ドライバ１２
０、スピードアップコンデンサ１４０（Ｃ０１）および
分圧回路１６０から構成される。差動アンプ１００は左
右の入力電位の差を増幅して出力する増幅回路である。
スピードアップコンデンサー１４０は内部電源電圧の電
位変化を差動アンプ１００の入力部に瞬時に伝えるキャ
パシタである。ドライバ１２０は外部電源ＶＤＤから内
部降圧電源ＩＶＣに電流を供給するトランジスタＰ０４
から構成される。分圧回路１６０は定電圧から分圧した
電圧を生成する回路である。図１においてＰ００〜Ｐ０
６はＰＭＯＳである。また、Ｎ００〜Ｎ０３はＮＭＯＳ
である。 信号ＶＢＡ００はアクティブ時“Ｈ”、スタ
ンバイ時“Ｌ”となる信号である。端子ＶＢＳ００は低
電圧“ＶＢ”を供給する。ノードＮ０５は内部降圧電源
ＩＶＣを出力する出力端子に相当する。差動アンプ１０
０の一方の信号入力端子であるノードＮ０１には、ＮＭ
ＯＳＮ０１のゲート電極が接続されている。ＰＭＯＳ
Ｐ１０とＰ１１の一方の電極は外部電源電位ＶＤＤに接
続されている。ＰＭＯＳ Ｐ１０のゲート電極、ＰＭＯ
Ｓ Ｐ１１のゲート電極及び他方の電極、及びＮＭＯＳ
Ｎ１１の他方の電極は、ノードＮ０３に接続されてい
る。ＰＭＯＳ Ｐ１１の他方の電極とＮＭＯＳ Ｎ１０の
他方の電極はノードＮ０２に接続されている。ＮＭＯＳ
Ｎ１０の一方の電極、ＮＭＯＳ Ｎ１１の一方の電極、
ＮＭＯＳ Ｎ０２の一方の電極、及びＮＭＯＳ Ｎ０３の
一方の電極は、ノードＮ０６に接続されている。ＮＭＯ
Ｓ Ｎ０２のゲート電極は端子ＶＢＳ００に接続され、
その他方の電極は接地電位ＧＮＤに接続される。ＮＭＯ
Ｓ Ｎ０３のゲート電極には信号ＶＢＡ００があたえら
れ、その他方の電極は接地電位ＧＮＤに接続される。
【０００７】ここで、、差動アンプ１００のＮＭＯＳ
Ｎ１１、ＰＭＯＳ Ｐ１１は、コンダクタンスが小さい
トランジスタが用いられる。ＰＭＯＳ Ｐ１０とＮＭＯ
Ｓ Ｎ１０のコンダクタンス比とＰＭＯＳ Ｐ１１とＮＭ
ＯＳ Ｎ１１のコンダクタンス比は等しく設定され、こ
の比が差動アンプ１００のゲインを決定する。また、Ｎ
ＭＯＳ Ｎ１０及びＰＭＯＳ Ｐ１０は、それぞれＮＭＯ
Ｓ Ｎ１１及びＰＭＯＳＰ１１のｎ倍のコンダクタンス
に設定されている。ここで、ｎは大きくすれば大きくす
るほど効果はあるが、２倍以上あれば目的は達成する事
ができる。また、好ましくは４倍もしくはそれ以上であ
れば以下に述べるように効果は顕著になってくる。ドラ
イバ１４０はＰＭＯＳ Ｐ０４から構成される。ＰＭＯ
Ｓ Ｐ０４の一方の電極は外部電源電位ＶＤＤに、一方
の電極はノードＮ０５（内部電源電圧ＩＶＣの出力端
子）に、ゲート電極は差動アンプ１００の出力ノードＮ
０２に接続されている。スピードアップコンデンサ１４
０（Ｃ０１）は、差動アンプ１００の他方の入力である
ＮＭＯＳ Ｎ０１のゲート電極に接続されたノードＮ０
４とノードＮ０５間に接続されている。分圧回路１６０
は２つのＰＭＯＳ Ｐ０５、 Ｐ０６から構成されてい
る。ＰＭＯＳ Ｐ０５の一方の電極はノードＮ０５に、
他方の電極はノードＮ０４とＰＭＯＳ Ｐ０６の一方の
電極と接続される。ＰＭＯＳ Ｐ０５のゲート電極はＰ
ＭＯＳ Ｐ０６のゲート電極および他方の電極と共通に
接地電位ＧＮＤに接続される。
Ｎ１１、ＰＭＯＳ Ｐ１１は、コンダクタンスが小さい
トランジスタが用いられる。ＰＭＯＳ Ｐ１０とＮＭＯ
Ｓ Ｎ１０のコンダクタンス比とＰＭＯＳ Ｐ１１とＮＭ
ＯＳ Ｎ１１のコンダクタンス比は等しく設定され、こ
の比が差動アンプ１００のゲインを決定する。また、Ｎ
ＭＯＳ Ｎ１０及びＰＭＯＳ Ｐ１０は、それぞれＮＭＯ
Ｓ Ｎ１１及びＰＭＯＳＰ１１のｎ倍のコンダクタンス
に設定されている。ここで、ｎは大きくすれば大きくす
るほど効果はあるが、２倍以上あれば目的は達成する事
ができる。また、好ましくは４倍もしくはそれ以上であ
れば以下に述べるように効果は顕著になってくる。ドラ
イバ１４０はＰＭＯＳ Ｐ０４から構成される。ＰＭＯ
Ｓ Ｐ０４の一方の電極は外部電源電位ＶＤＤに、一方
の電極はノードＮ０５（内部電源電圧ＩＶＣの出力端
子）に、ゲート電極は差動アンプ１００の出力ノードＮ
０２に接続されている。スピードアップコンデンサ１４
０（Ｃ０１）は、差動アンプ１００の他方の入力である
ＮＭＯＳ Ｎ０１のゲート電極に接続されたノードＮ０
４とノードＮ０５間に接続されている。分圧回路１６０
は２つのＰＭＯＳ Ｐ０５、 Ｐ０６から構成されてい
る。ＰＭＯＳ Ｐ０５の一方の電極はノードＮ０５に、
他方の電極はノードＮ０４とＰＭＯＳ Ｐ０６の一方の
電極と接続される。ＰＭＯＳ Ｐ０５のゲート電極はＰ
ＭＯＳ Ｐ０６のゲート電極および他方の電極と共通に
接地電位ＧＮＤに接続される。
【０００８】次に、この発明の第１の実施例の内部降圧
電源回路の動作について説明する。差動アンプ１００
は、左右の入力信号の差を増幅した電位差として出力す
る回路であり、ここでは、一方の入力ノードＮ０１の電
圧Ｖｆを基準電圧として他方の入力ノードＮ０４との電
位差を、ノードＮ０３に対するゲイン倍の電位差に増幅
して出力ノードＮ０２に出力する。ここで、ＰＭＯＳ
Ｐ１０とＰ１１（すなわち、ＮＭＯＳ Ｎ１０とＮ１
１）のコンダクタンスの比を４：１とし、差動アンプ１
００全体に流れる電流を５ｍＡとする。ＰＭＯＳ Ｐ１
１およびＮＭＯＳＮ１１に流れる電流は１ｍＡであり、
ＰＭＯＳ Ｐ１０およびＮＭＯＳ Ｎ１０に流れる電流は
４ｍＡである。したがって、出力ノードＮ０２は４ｍＡ
の電流で駆動される事になる。もし、ＰＭＯＳ Ｐ１０
とＰ１１（すなわち、ＮＭＯＳ Ｎ１０とＮ１１）のコ
ンダクタンスの比が１：１だとすると、ＰＭＯＳ Ｐ１
１およびＮＭＯＳ Ｎ１１に流れる電流は２．５ｍＡで
あり、ＰＭＯＳ Ｐ１０およびＮＭＯＳ Ｎ１０に流れる
電流は２．５ｍＡである。したがって、出力ノードＮ０
２は２．５ｍＡの電流で駆動される事になる。すなわ
ち、このコンダクタンス比を変える事によって、ドライ
バ１２０を早く駆動できるのである。ドライバ１２０の
ＰＭＯＳ Ｐ０４はノードＮ０２の電圧に応じた電流を
ノードＮ０５に供給する。分圧回路１６０は、ノードＮ
０５の電位を所定の分圧比に分圧して差動アンプ１００
の他方の入力ノードＮ０４に伝達する。例えば、一組の
分圧比設定素子群であるＰＭＯＳ Ｐ０５とＰ０６のＯ
Ｎ抵抗比が１：２の場合、ノードＮ０４の電位は“内部
電源電圧ＩＶＣ×（２／３）＝Ｖｆ”なので、内部電源
電圧ＩＶＣ＝１．５×Ｖｆとなる。ＰＭＯＳ Ｐ０４及
び差動アンプ１００は、出力ノードＮ０５に接続される
回路（以後、内部電源電圧従属回路という）が消費する
瞬時電流と定常電流に見合った駆動能力に設定される。
このように、差動アンプ１００、ドライバ１２０、及び
分圧回路１６０とで負帰還回路を構成し、基準電圧Ｖｆ
と分圧回路１６０の分圧比に応じた降圧電圧を得られ
る。なお、スピードアップコンデンサは、ノードＮ０５
の電位変動をノードＮ０４に瞬時に伝達し、帰還系の応
答速度を高める役割を担う。
電源回路の動作について説明する。差動アンプ１００
は、左右の入力信号の差を増幅した電位差として出力す
る回路であり、ここでは、一方の入力ノードＮ０１の電
圧Ｖｆを基準電圧として他方の入力ノードＮ０４との電
位差を、ノードＮ０３に対するゲイン倍の電位差に増幅
して出力ノードＮ０２に出力する。ここで、ＰＭＯＳ
Ｐ１０とＰ１１（すなわち、ＮＭＯＳ Ｎ１０とＮ１
１）のコンダクタンスの比を４：１とし、差動アンプ１
００全体に流れる電流を５ｍＡとする。ＰＭＯＳ Ｐ１
１およびＮＭＯＳＮ１１に流れる電流は１ｍＡであり、
ＰＭＯＳ Ｐ１０およびＮＭＯＳ Ｎ１０に流れる電流は
４ｍＡである。したがって、出力ノードＮ０２は４ｍＡ
の電流で駆動される事になる。もし、ＰＭＯＳ Ｐ１０
とＰ１１（すなわち、ＮＭＯＳ Ｎ１０とＮ１１）のコ
ンダクタンスの比が１：１だとすると、ＰＭＯＳ Ｐ１
１およびＮＭＯＳ Ｎ１１に流れる電流は２．５ｍＡで
あり、ＰＭＯＳ Ｐ１０およびＮＭＯＳ Ｎ１０に流れる
電流は２．５ｍＡである。したがって、出力ノードＮ０
２は２．５ｍＡの電流で駆動される事になる。すなわ
ち、このコンダクタンス比を変える事によって、ドライ
バ１２０を早く駆動できるのである。ドライバ１２０の
ＰＭＯＳ Ｐ０４はノードＮ０２の電圧に応じた電流を
ノードＮ０５に供給する。分圧回路１６０は、ノードＮ
０５の電位を所定の分圧比に分圧して差動アンプ１００
の他方の入力ノードＮ０４に伝達する。例えば、一組の
分圧比設定素子群であるＰＭＯＳ Ｐ０５とＰ０６のＯ
Ｎ抵抗比が１：２の場合、ノードＮ０４の電位は“内部
電源電圧ＩＶＣ×（２／３）＝Ｖｆ”なので、内部電源
電圧ＩＶＣ＝１．５×Ｖｆとなる。ＰＭＯＳ Ｐ０４及
び差動アンプ１００は、出力ノードＮ０５に接続される
回路（以後、内部電源電圧従属回路という）が消費する
瞬時電流と定常電流に見合った駆動能力に設定される。
このように、差動アンプ１００、ドライバ１２０、及び
分圧回路１６０とで負帰還回路を構成し、基準電圧Ｖｆ
と分圧回路１６０の分圧比に応じた降圧電圧を得られ
る。なお、スピードアップコンデンサは、ノードＮ０５
の電位変動をノードＮ０４に瞬時に伝達し、帰還系の応
答速度を高める役割を担う。
【０００９】なお、スタンバイ状態では、低消費電力化
のため、信号ＶＢＡ００は“Ｌ”となり、ＮＭＯＳ Ｎ
０３はＯＦＦである。端子ＶＢＳ００には常時低電圧Ｖ
Ｂが印加されており、ＮＭＯＳ Ｎ０２は微少電流しか
流さない。差動アンプ１００には、ＮＭＯＳ Ｎ０２が
流す微少電流しか流れないので応答速度が極端に低下す
る。しかし、スタンバイ状態では内部電源電圧従属回路
の瞬時電流が無いため、内部電源電圧の電位を維持でき
る。一方、アクティブ状態の場合は、信号ＶＢＡ００は
“Ｈ”となる。差動アンプ１００を構成するＮＭＯＳ
Ｎ０３には、ノードＮ０５から流れ出す瞬時電流にＰＭ
ＯＳ Ｐ０４が瞬時に応答し、内部電源電圧を維持する
に十分な電流が流れる。 このため定常状態において内
部電源電圧従属回路の瞬時電流が変動しても、系は内部
電源電圧の電位変動を抑制できる。
のため、信号ＶＢＡ００は“Ｌ”となり、ＮＭＯＳ Ｎ
０３はＯＦＦである。端子ＶＢＳ００には常時低電圧Ｖ
Ｂが印加されており、ＮＭＯＳ Ｎ０２は微少電流しか
流さない。差動アンプ１００には、ＮＭＯＳ Ｎ０２が
流す微少電流しか流れないので応答速度が極端に低下す
る。しかし、スタンバイ状態では内部電源電圧従属回路
の瞬時電流が無いため、内部電源電圧の電位を維持でき
る。一方、アクティブ状態の場合は、信号ＶＢＡ００は
“Ｈ”となる。差動アンプ１００を構成するＮＭＯＳ
Ｎ０３には、ノードＮ０５から流れ出す瞬時電流にＰＭ
ＯＳ Ｐ０４が瞬時に応答し、内部電源電圧を維持する
に十分な電流が流れる。 このため定常状態において内
部電源電圧従属回路の瞬時電流が変動しても、系は内部
電源電圧の電位変動を抑制できる。
【００１０】以上説明したように、この発明の第１の実
施例によれば、同じ消費電流、同じ占有面積でドライバ
の駆動能力を高く出来るため、内部電源電圧従属回路の
瞬時電流による内部電源電圧の電位低下が軽減出来る。
また、ＮＭＯＳ Ｎ１１のサイズがＮＭＯＳ Ｎ０１より
も小さなるのに伴い、ノードＮ０４の寄生容量も小さく
なる。このため、スピードアップコンデンサＣ０１を従
来よりも小さくでき、かつノードＮ０５からの電圧変化
の伝達効率がアップする効果もある。
施例によれば、同じ消費電流、同じ占有面積でドライバ
の駆動能力を高く出来るため、内部電源電圧従属回路の
瞬時電流による内部電源電圧の電位低下が軽減出来る。
また、ＮＭＯＳ Ｎ１１のサイズがＮＭＯＳ Ｎ０１より
も小さなるのに伴い、ノードＮ０４の寄生容量も小さく
なる。このため、スピードアップコンデンサＣ０１を従
来よりも小さくでき、かつノードＮ０５からの電圧変化
の伝達効率がアップする効果もある。
【００１１】図２はこの発明の第２の実施例の内部降圧
電源回路を示す回路図である。なお、図２において、図
１と同一部分には同一符号を付してその説明を省略す
る。第２の実施例は、図１とは差動アンプ１０１の構成
のみが異なっているため、その部分のみを説明する。差
動アンプ１０１は、ＰＭＯＳ Ｐ１０、Ｐ１１、ＮＭＯ
ＳＮ１０、Ｎ１１、Ｎ２３−Ｎ２５および安定化容量Ｃ
２０から構成される。差動アンプ１０１において、ＮＭ
ＯＳ Ｎ１０の一方の電極はノードＮ０２、他方の電極
はノードＮ２６、ゲート電極はノードＮ０１に接続され
ている。ＮＭＯＳ Ｎ１１の一方の電極はノードＮ０
３、他方の電極はノードＮ２７、ゲート電極はノードＮ
１４に接続されている。ＮＭＯＳ Ｎ２３の一方の電極
はノードＮ２６、他方の電極は接地電位ＧＮＤに接続さ
れ、ゲート電極には信号ＶＢＡ００が与えられる。ＮＭ
ＯＳ Ｎ２２の一方の電極はノードＮ２６、他方の電極
は接地電位ＧＮＤ、ゲート電極は端子ＶＢＳ００に接続
されている。ＮＭＯＳ Ｎ２４の一方の電極はノードＮ
２７、他方の電極は接地電位ＧＮＤに接続され、ゲート
電極には信号ＶＢＡ００が与えられている。ＮＭＯＳ
Ｎ２５の一方の電極はノードＮ２７、他方の電極は接地
電位ＧＮＤ、ゲート電極は端子ＶＢＳ００に接続されて
いる。安定化容量Ｃ２０は、ノード２７とＧＮＤ間に接
続する。ＮＭＯＳ Ｎ２３とＮ２４のコンダクタンス比
は、実施例１におけるＰＭＯＳＰ１０とＰ１１のコンダ
クタンス比と等しく設定する。また、ＮＭＯＳ Ｎ２２
とＮ２５のコンダクタンス比も、ＮＭＯＳ Ｎ２３とＮ
２４のコンダクタンス比と同様に設定する。
電源回路を示す回路図である。なお、図２において、図
１と同一部分には同一符号を付してその説明を省略す
る。第２の実施例は、図１とは差動アンプ１０１の構成
のみが異なっているため、その部分のみを説明する。差
動アンプ１０１は、ＰＭＯＳ Ｐ１０、Ｐ１１、ＮＭＯ
ＳＮ１０、Ｎ１１、Ｎ２３−Ｎ２５および安定化容量Ｃ
２０から構成される。差動アンプ１０１において、ＮＭ
ＯＳ Ｎ１０の一方の電極はノードＮ０２、他方の電極
はノードＮ２６、ゲート電極はノードＮ０１に接続され
ている。ＮＭＯＳ Ｎ１１の一方の電極はノードＮ０
３、他方の電極はノードＮ２７、ゲート電極はノードＮ
１４に接続されている。ＮＭＯＳ Ｎ２３の一方の電極
はノードＮ２６、他方の電極は接地電位ＧＮＤに接続さ
れ、ゲート電極には信号ＶＢＡ００が与えられる。ＮＭ
ＯＳ Ｎ２２の一方の電極はノードＮ２６、他方の電極
は接地電位ＧＮＤ、ゲート電極は端子ＶＢＳ００に接続
されている。ＮＭＯＳ Ｎ２４の一方の電極はノードＮ
２７、他方の電極は接地電位ＧＮＤに接続され、ゲート
電極には信号ＶＢＡ００が与えられている。ＮＭＯＳ
Ｎ２５の一方の電極はノードＮ２７、他方の電極は接地
電位ＧＮＤ、ゲート電極は端子ＶＢＳ００に接続されて
いる。安定化容量Ｃ２０は、ノード２７とＧＮＤ間に接
続する。ＮＭＯＳ Ｎ２３とＮ２４のコンダクタンス比
は、実施例１におけるＰＭＯＳＰ１０とＰ１１のコンダ
クタンス比と等しく設定する。また、ＮＭＯＳ Ｎ２２
とＮ２５のコンダクタンス比も、ＮＭＯＳ Ｎ２３とＮ
２４のコンダクタンス比と同様に設定する。
【００１２】次に、図２を用いて本発明の第２の実施例
の内部降圧電源回路の動作を説明する。スタンバイ状態
では、内部電源電圧従属回路の電流は０であり、、端子
ＶＢＳ００に接続されたＮＭＯＳ Ｎ２２、Ｎ２５が微
少電流を流すのみである。差動アンプ１０１を構成する
ＰＭＯＳ Ｐ１１、Ｐ１０、ＮＭＯＳ Ｎ１０、Ｎ１１は
僅かにＯＮしている状態である。同様に、ドライバ１２
０のＰＭＯＳ Ｐ０４も分圧回路で消費する電流を供給
するだけの僅かにＯＮしている状態である。差動アンプ
１０１は、差動アンプ１００と同様のカレントミラーに
なっており、スタンバイ時は第１の実施例と同様、一方
の入力電圧Ｖｆを基準電圧とした所定の降圧電圧に向か
って他方の入力電圧が収束する。一方、アクティブ状態
では、信号ＶＢＡ００が“Ｈ”となり、この信号を入力
とするＮＭＯＳ Ｎ２３、Ｎ２４がＯＮするのでスタン
バイ状態よりも消費電流が増加する違いはあるものの、
定常状態での降圧電圧は第１の実施例と基本的に同じで
ある。次に、スタンバイ状態からアクティブ状態に変化
した場合について説明する。平衡状態でのＮＭＯＳ Ｎ
１０、Ｎ１１のゲート電圧はスタンバイ時とアクティブ
時で変らない。よって、スタンバイ時は電流抑制する
分、アクティブ時に比べてノードＮ２６、Ｎ２７がやや
高い電圧になっている。この状態からアクティブ状態に
移行した時、内部電源電圧従属回路が一斉に動作し、大
きな瞬時電流を流し出すため出力は一旦低下する。差動
アンプ１０１は、ＮＭＯＳ Ｎ２３、Ｎ２４がＯＮする
ことによりノードＮ２６が一気に電位低下する一方で、
ノードＮ２７は安定化容量Ｃ２０を放電するのに時間を
要するためゆっくりと電位低下していく。従って、ノー
ドＮ２７の電位低下が緩やかな分ノードＮ０３の電位低
下は小さく、ＰＭＯＳ Ｐ１０、Ｐ１１の電流供給は小
さいままである。よってノードＮ２６が一気に下がった
Ｎ１０は強くＯＮし、ノード１０のみが素早く低下す
る。ドライバのＰＭＯＳ Ｐ０４は瞬時に大電流を供給
できる状態となるため、内部電源電圧は電位低下を軽減
できるとともに復旧が早くなる。
の内部降圧電源回路の動作を説明する。スタンバイ状態
では、内部電源電圧従属回路の電流は０であり、、端子
ＶＢＳ００に接続されたＮＭＯＳ Ｎ２２、Ｎ２５が微
少電流を流すのみである。差動アンプ１０１を構成する
ＰＭＯＳ Ｐ１１、Ｐ１０、ＮＭＯＳ Ｎ１０、Ｎ１１は
僅かにＯＮしている状態である。同様に、ドライバ１２
０のＰＭＯＳ Ｐ０４も分圧回路で消費する電流を供給
するだけの僅かにＯＮしている状態である。差動アンプ
１０１は、差動アンプ１００と同様のカレントミラーに
なっており、スタンバイ時は第１の実施例と同様、一方
の入力電圧Ｖｆを基準電圧とした所定の降圧電圧に向か
って他方の入力電圧が収束する。一方、アクティブ状態
では、信号ＶＢＡ００が“Ｈ”となり、この信号を入力
とするＮＭＯＳ Ｎ２３、Ｎ２４がＯＮするのでスタン
バイ状態よりも消費電流が増加する違いはあるものの、
定常状態での降圧電圧は第１の実施例と基本的に同じで
ある。次に、スタンバイ状態からアクティブ状態に変化
した場合について説明する。平衡状態でのＮＭＯＳ Ｎ
１０、Ｎ１１のゲート電圧はスタンバイ時とアクティブ
時で変らない。よって、スタンバイ時は電流抑制する
分、アクティブ時に比べてノードＮ２６、Ｎ２７がやや
高い電圧になっている。この状態からアクティブ状態に
移行した時、内部電源電圧従属回路が一斉に動作し、大
きな瞬時電流を流し出すため出力は一旦低下する。差動
アンプ１０１は、ＮＭＯＳ Ｎ２３、Ｎ２４がＯＮする
ことによりノードＮ２６が一気に電位低下する一方で、
ノードＮ２７は安定化容量Ｃ２０を放電するのに時間を
要するためゆっくりと電位低下していく。従って、ノー
ドＮ２７の電位低下が緩やかな分ノードＮ０３の電位低
下は小さく、ＰＭＯＳ Ｐ１０、Ｐ１１の電流供給は小
さいままである。よってノードＮ２６が一気に下がった
Ｎ１０は強くＯＮし、ノード１０のみが素早く低下す
る。ドライバのＰＭＯＳ Ｐ０４は瞬時に大電流を供給
できる状態となるため、内部電源電圧は電位低下を軽減
できるとともに復旧が早くなる。
【００１３】以上説明したように、この発明の第２の実
施例によれば、スタンバイ状態からアクティブ状態に変
化した時ドライバが即時にＯＮの状態になるため、出力
から流れ出す瞬時電流による内部降圧電源の電位低下を
軽減し復旧を速くすることが出来る。
施例によれば、スタンバイ状態からアクティブ状態に変
化した時ドライバが即時にＯＮの状態になるため、出力
から流れ出す瞬時電流による内部降圧電源の電位低下を
軽減し復旧を速くすることが出来る。
【００１４】図３はこの発明の第３の実施例の内部降圧
電源回路を示す回路図である。なお、図３において、図
２と同一部分には同一符号を付してその説明を省略す
る。第３の実施例は、図２の信号ＶＢＡ００が入力され
るタイミングがが異なっている。すなわち、第３の実施
例は、第２の実施例における差動アンプ１０１をスタン
バイ状態にするのを遅らせる遅延回路１８０を設けたも
のであるため、それに関連する部分のみを説明する。差
動アンプ１０２において、ＮＭＯＳ Ｎ２３、Ｎ２４の
ゲート電極は，ノードＶＢＡ３０に接続されている。ノ
ードＶＢＡ３０は、信号ＶＢＡ００の立ち下がり時の
み、内部降圧電源従属回路が完全にスタンバイ状態にな
るまでの時間分だけ信号ＶＢＡ００が遅延されるよう遅
延回路１８０を介して信号ＶＢＡ００を受け取る。な
お、信号ＶＢＡ００が立上る場合、そのタイミングは同
じである。
電源回路を示す回路図である。なお、図３において、図
２と同一部分には同一符号を付してその説明を省略す
る。第３の実施例は、図２の信号ＶＢＡ００が入力され
るタイミングがが異なっている。すなわち、第３の実施
例は、第２の実施例における差動アンプ１０１をスタン
バイ状態にするのを遅らせる遅延回路１８０を設けたも
のであるため、それに関連する部分のみを説明する。差
動アンプ１０２において、ＮＭＯＳ Ｎ２３、Ｎ２４の
ゲート電極は，ノードＶＢＡ３０に接続されている。ノ
ードＶＢＡ３０は、信号ＶＢＡ００の立ち下がり時の
み、内部降圧電源従属回路が完全にスタンバイ状態にな
るまでの時間分だけ信号ＶＢＡ００が遅延されるよう遅
延回路１８０を介して信号ＶＢＡ００を受け取る。な
お、信号ＶＢＡ００が立上る場合、そのタイミングは同
じである。
【００１５】次に、図３を用いて本発明第３の実施例の
内部降圧電源回路の動作を説明する。スタンバイ状態、
アクティブ状態、及び、スタンバイ状態からアクティブ
状態に変化した場合の動作は、第２の実施例と同じであ
り説明を省略する。スタンバイ状態からアクティブ状態
に変化した場合と同様に、アクティブ状態からスタンバ
イ状態への遷移時にも、内部降圧電源従属回路が非活性
になるので大きな瞬時電流の変化がある。従って、内部
降圧電源従属回路が非活性になりきらないうちに、降圧
電源回路がすぐにスタンバイ状態になってしまうと、そ
の後の瞬時電流変化に対して降圧電源電圧は所定の電圧
を維持することができないという問題がある。そこで第
３の実施例では、アクティブ状態からスタンバイ状態へ
の遷移時に、信号ＶＢＡ００により内部降圧電源従属回
路が完全に非活性になる時間分の遅延を持った遅延回路
１８０を設けてある。これにより、内部降圧電源従属回
路が動作している間は降圧回路も活性状態、内部降圧電
源従属回路動作が止まり瞬時電流がない状態で降圧回路
はスタンバイ状態になる。
内部降圧電源回路の動作を説明する。スタンバイ状態、
アクティブ状態、及び、スタンバイ状態からアクティブ
状態に変化した場合の動作は、第２の実施例と同じであ
り説明を省略する。スタンバイ状態からアクティブ状態
に変化した場合と同様に、アクティブ状態からスタンバ
イ状態への遷移時にも、内部降圧電源従属回路が非活性
になるので大きな瞬時電流の変化がある。従って、内部
降圧電源従属回路が非活性になりきらないうちに、降圧
電源回路がすぐにスタンバイ状態になってしまうと、そ
の後の瞬時電流変化に対して降圧電源電圧は所定の電圧
を維持することができないという問題がある。そこで第
３の実施例では、アクティブ状態からスタンバイ状態へ
の遷移時に、信号ＶＢＡ００により内部降圧電源従属回
路が完全に非活性になる時間分の遅延を持った遅延回路
１８０を設けてある。これにより、内部降圧電源従属回
路が動作している間は降圧回路も活性状態、内部降圧電
源従属回路動作が止まり瞬時電流がない状態で降圧回路
はスタンバイ状態になる。
【００１６】以上説明したように、本発明の第３の実施
例によれば、信号ＶＢＡ００により内部降圧電源従属回
路が完全に非活性になる時間分の遅延させる遅延回路１
８０を設けることにより、アクティブ状態からスタンバ
イ状態への遷移時にも降圧電源電圧は所定の電圧を維持
することができる。
例によれば、信号ＶＢＡ００により内部降圧電源従属回
路が完全に非活性になる時間分の遅延させる遅延回路１
８０を設けることにより、アクティブ状態からスタンバ
イ状態への遷移時にも降圧電源電圧は所定の電圧を維持
することができる。
【００１７】図４はこの発明の第４の実施例の内部降圧
電源回路を示す回路図である。なお、図４において、図
３と同一部分には同一符号を付してその説明を省略す
る。第４の実施例は、第３の実施例の差動アンプ１０２
に対して、スタンバイ時にノードＮ２６とノードＮ２７
の電圧をイコライズするＮＭＯＳ Ｎ４６を加えた差動
アンプ１０３を変更するとともに、ＮＭＯＳ Ｎ４６を
制御する信号ＶＢＡ０Ｂを生成する回路（インバータＩ
ＮＶ４）を設けた。第３の実施例とは構成の異なるこれ
らの部分のみについて以下説明する。制御信号ＶＢＡ０
Ｂは、信号ＶＢＡ００の位相反転信号であるため、イン
バータＩＮＶ４は信号ＶＢＡを入力信号とする。差動ア
ンプ１０３において、ＮＭＯＳ Ｎ４６の一方の電極は
ノードＮ２６に、他方の電極はノードＮ２７に、ゲート
電極はインバータＩＮＶ４の出力に接続されている。Ｎ
ＭＯＳ Ｎ４６はＮＭＯＳ Ｎ２３、Ｎ２４のＯＮ抵抗に
対し無視できる程度のＯＮ抵抗を有している。
電源回路を示す回路図である。なお、図４において、図
３と同一部分には同一符号を付してその説明を省略す
る。第４の実施例は、第３の実施例の差動アンプ１０２
に対して、スタンバイ時にノードＮ２６とノードＮ２７
の電圧をイコライズするＮＭＯＳ Ｎ４６を加えた差動
アンプ１０３を変更するとともに、ＮＭＯＳ Ｎ４６を
制御する信号ＶＢＡ０Ｂを生成する回路（インバータＩ
ＮＶ４）を設けた。第３の実施例とは構成の異なるこれ
らの部分のみについて以下説明する。制御信号ＶＢＡ０
Ｂは、信号ＶＢＡ００の位相反転信号であるため、イン
バータＩＮＶ４は信号ＶＢＡを入力信号とする。差動ア
ンプ１０３において、ＮＭＯＳ Ｎ４６の一方の電極は
ノードＮ２６に、他方の電極はノードＮ２７に、ゲート
電極はインバータＩＮＶ４の出力に接続されている。Ｎ
ＭＯＳ Ｎ４６はＮＭＯＳ Ｎ２３、Ｎ２４のＯＮ抵抗に
対し無視できる程度のＯＮ抵抗を有している。
【００１８】次に、図４を用いてこの発明の第４の実施
例の動作を、追加した回路部分のみ説明する。アクティ
ブ状態では、信号ＶＢＡ０Ｂは“Ｌ”でありＮＭＯＳ
Ｎ４６はＯＦＦなので、動作は第３の実施例と同じであ
る。スタンバイ状態において、信号ＶＢＡ０Ｂは信号Ｖ
ＢＡ００信号の“Ｌ”を受け、“Ｈ”となるため、ＮＭ
ＯＳ Ｎ４６はＯＮとなる。つまり、ノードＮ２６とノ
ードＮ２７の電位がイコライズされる。
例の動作を、追加した回路部分のみ説明する。アクティ
ブ状態では、信号ＶＢＡ０Ｂは“Ｌ”でありＮＭＯＳ
Ｎ４６はＯＦＦなので、動作は第３の実施例と同じであ
る。スタンバイ状態において、信号ＶＢＡ０Ｂは信号Ｖ
ＢＡ００信号の“Ｌ”を受け、“Ｈ”となるため、ＮＭ
ＯＳ Ｎ４６はＯＮとなる。つまり、ノードＮ２６とノ
ードＮ２７の電位がイコライズされる。
【００１９】以上説明したように、この発明の第４の実
施例によれば、ノードＮ２６とノードＮ２７をイコライ
ズすることにより、スタンバイ時の降圧電源電圧をトラ
ンジスタ製造バラツキをあまり受ける事なく設定電圧と
することが可能になる。スタンバイ時の消費電流は、極
力小さくする必要があるのでＮＭＯＳ Ｎ２３、Ｎ２４
で消費する電流は極端に小さい。これらの電流をサブス
レッショルド電流まで落とした場合、差動アンプを構成
するＮＭＯＳ Ｎ２３、Ｎ２４の製造バラツキにより、
スタンバイ時の降圧電源電圧が設定電圧からずれてしま
う危険がある。第４の実施例によれば、ノードＮ２６と
ノードＮ２７をイコライズしたので、ＮＭＯＳ Ｎ２
３、Ｎ２４の製造バラツキを受けずに低消費電流化が可
能になる。
施例によれば、ノードＮ２６とノードＮ２７をイコライ
ズすることにより、スタンバイ時の降圧電源電圧をトラ
ンジスタ製造バラツキをあまり受ける事なく設定電圧と
することが可能になる。スタンバイ時の消費電流は、極
力小さくする必要があるのでＮＭＯＳ Ｎ２３、Ｎ２４
で消費する電流は極端に小さい。これらの電流をサブス
レッショルド電流まで落とした場合、差動アンプを構成
するＮＭＯＳ Ｎ２３、Ｎ２４の製造バラツキにより、
スタンバイ時の降圧電源電圧が設定電圧からずれてしま
う危険がある。第４の実施例によれば、ノードＮ２６と
ノードＮ２７をイコライズしたので、ＮＭＯＳ Ｎ２
３、Ｎ２４の製造バラツキを受けずに低消費電流化が可
能になる。
【００２０】図５はこの発明の第５の実施例の内部降圧
電源回路を示す回路図である。なお、図５において、図
４と同一部分には同一符号を付してその説明を省略す
る。第５の実施例では、第４の実施例の差動アンプ１０
６にあったＮＭＯＳ Ｎ２３を削除した差動アンプ１０
７を用いている。次に、図５を用いてこの発明第５の実
施例の動作を、第４の実施例と異なる部分のみ説明す
る。アクティブ状態では、信号ＶＢＡ０Ｂは“Ｌ”であ
りＮＭＯＳ Ｎ４６はＯＦＦである。ＮＭＯＳ Ｎ２３を
削除したものの、ＮＭＯＳ Ｎ２３の電流はＮＭＯＳ Ｎ
２２の電流よりも２〜３桁少ないため無視できる。この
ため、アクティブ時の動作は第３、第４の実施例と同じ
と考えて良い。スタンバイ状態において、信号ＶＢＡ０
Ｂは信号ＶＢＡ００の“Ｌ”を受け“Ｈ”となるため、
ＮＭＯＳ Ｎ４６はＯＮとなる。従って、ＮＭＯＳ Ｎ４
６のＯＮ抵抗は、ＮＭＯＳ Ｎ２３のそれに対して無視
できるほど小さいため、ノードＮ２６とノードＮ２７の
電位は第４の実施例と同様にイコライズされる。
電源回路を示す回路図である。なお、図５において、図
４と同一部分には同一符号を付してその説明を省略す
る。第５の実施例では、第４の実施例の差動アンプ１０
６にあったＮＭＯＳ Ｎ２３を削除した差動アンプ１０
７を用いている。次に、図５を用いてこの発明第５の実
施例の動作を、第４の実施例と異なる部分のみ説明す
る。アクティブ状態では、信号ＶＢＡ０Ｂは“Ｌ”であ
りＮＭＯＳ Ｎ４６はＯＦＦである。ＮＭＯＳ Ｎ２３を
削除したものの、ＮＭＯＳ Ｎ２３の電流はＮＭＯＳ Ｎ
２２の電流よりも２〜３桁少ないため無視できる。この
ため、アクティブ時の動作は第３、第４の実施例と同じ
と考えて良い。スタンバイ状態において、信号ＶＢＡ０
Ｂは信号ＶＢＡ００の“Ｌ”を受け“Ｈ”となるため、
ＮＭＯＳ Ｎ４６はＯＮとなる。従って、ＮＭＯＳ Ｎ４
６のＯＮ抵抗は、ＮＭＯＳ Ｎ２３のそれに対して無視
できるほど小さいため、ノードＮ２６とノードＮ２７の
電位は第４の実施例と同様にイコライズされる。
【００２１】以上の様に、この発明の第５の実施例によ
れば、第４の実施例と同じくノードＮ２６とノードＮ２
７をイコライズすることにより、スタンバイ時の降圧電
源電圧を設定電圧とすることが可能になる。第４の実施
例に比べて、第５の実施例ではＮＭＯＳ Ｎ２３を削除
した分のチップ面積を小さくする事ができ、消費電流も
ちいさくすることができる。なお、第５の実施例ではＮ
ＭＯＳ Ｎ２３を削除してＮＭＯＳ Ｎ２４を残したが、
その逆も可能である。
れば、第４の実施例と同じくノードＮ２６とノードＮ２
７をイコライズすることにより、スタンバイ時の降圧電
源電圧を設定電圧とすることが可能になる。第４の実施
例に比べて、第５の実施例ではＮＭＯＳ Ｎ２３を削除
した分のチップ面積を小さくする事ができ、消費電流も
ちいさくすることができる。なお、第５の実施例ではＮ
ＭＯＳ Ｎ２３を削除してＮＭＯＳ Ｎ２４を残したが、
その逆も可能である。
【００２２】図６はこの発明の第６の実施例の内部降圧
電源回路を示す回路図である。なお、図６において、図
５と同一部分には同一符号を付してその説明を省略す
る。第６の実施例は、第５の実施例の差動アンプ１０４
に対して、スタンバイ時にノードＮ２６とノードＮ２７
の電圧をイコライズするＮＭＯＳ Ｎ４６が２つの直列
接続されたＮＭＯＳ Ｎ６６及びＮ６７に変更され、Ｎ
ＭＯＳ Ｎ２４の代わりに、上記２つのＮＭＯＳ Ｎ６７
とＮ６８の中間ノードＮ６８を接地電位に落とすＮＭＯ
ＳＮ６４が設けられた差動アンプ１０５が用いられてい
る。第５の実施例とは構成の異なるこれらの部分のみに
ついて以下説明する。ＮＭＯＳ Ｎ６６の一方の電極は
ノードＮ２６に、他方の電極はノードＮ６８に接続さ
れ、ゲート電極には信号ＶＢＡ０Ｂがあたえられる。Ｎ
ＭＯＳ Ｎ６７の一方の電極はノードＮ２７に、他方の
電極はノードＮ６８に接続され、ゲート電極には信号Ｖ
ＢＡ０Ｂがあたえられる。ＮＭＯＳ Ｎ６４の一方の電
極はノードＮ６８に、他方の電極は接地電位ＧＮＤに、
ゲート電極はノードＶＢＡ３０（インバータ１８０の出
力）に接続される。なお、ＮＭＯＳ Ｎ６６、Ｎ６７の
ＯＮ抵抗は、ＮＭＯＳ Ｎ６４のＯＮ抵抗に対して無視
できるほど小さくする。電圧の極度の厳密性を追求する
場合は、ＮＭＯＳ Ｎ６６、Ｎ６７のコンダクタンス比
はＰＭＯＳ Ｐ１０とＰ１１のコンダクタンス比に合せ
る。
電源回路を示す回路図である。なお、図６において、図
５と同一部分には同一符号を付してその説明を省略す
る。第６の実施例は、第５の実施例の差動アンプ１０４
に対して、スタンバイ時にノードＮ２６とノードＮ２７
の電圧をイコライズするＮＭＯＳ Ｎ４６が２つの直列
接続されたＮＭＯＳ Ｎ６６及びＮ６７に変更され、Ｎ
ＭＯＳ Ｎ２４の代わりに、上記２つのＮＭＯＳ Ｎ６７
とＮ６８の中間ノードＮ６８を接地電位に落とすＮＭＯ
ＳＮ６４が設けられた差動アンプ１０５が用いられてい
る。第５の実施例とは構成の異なるこれらの部分のみに
ついて以下説明する。ＮＭＯＳ Ｎ６６の一方の電極は
ノードＮ２６に、他方の電極はノードＮ６８に接続さ
れ、ゲート電極には信号ＶＢＡ０Ｂがあたえられる。Ｎ
ＭＯＳ Ｎ６７の一方の電極はノードＮ２７に、他方の
電極はノードＮ６８に接続され、ゲート電極には信号Ｖ
ＢＡ０Ｂがあたえられる。ＮＭＯＳ Ｎ６４の一方の電
極はノードＮ６８に、他方の電極は接地電位ＧＮＤに、
ゲート電極はノードＶＢＡ３０（インバータ１８０の出
力）に接続される。なお、ＮＭＯＳ Ｎ６６、Ｎ６７の
ＯＮ抵抗は、ＮＭＯＳ Ｎ６４のＯＮ抵抗に対して無視
できるほど小さくする。電圧の極度の厳密性を追求する
場合は、ＮＭＯＳ Ｎ６６、Ｎ６７のコンダクタンス比
はＰＭＯＳ Ｐ１０とＰ１１のコンダクタンス比に合せ
る。
【００２３】図６を用いてこの発明第６の実施例の動作
を、第５の実施例と異なる部分のみ説明する。アクティ
ブ状態では、信号ＶＢＡ０Ｂは“Ｌ”であり、ＮＭＯＳ
Ｎ６６、Ｎ６７はＯＦＦである。ＮＭＯＳ Ｎ２４を削
除したので、差動アンプ１０５のアクティブ電流はＮＭ
ＯＳ Ｎ２２、Ｎ２５のみ流れるものとなる。第５の実
施例から削除されたＮ２３を流れる電流は、ＮＭＯＳ
Ｎ２２、Ｎ２５の電流よりも２〜３桁少ないため無視で
きる。このため、アクティブ時の動作は第３〜第５の実
施例と同じと考えて良い。ＮＭＯＳ Ｎ６４はゲート電
圧が低電圧なので常時ＯＮである。スタンバイ状態にお
いて、信号ＶＢＡ０Ｂは信号ＶＢＡ００の“Ｌ”を受け
“Ｈ”となるため、ＮＭＯＳ Ｎ６６、Ｎ６７はＯＮで
ある。ＮＭＯＳ Ｎ６６、Ｎ６７のＯＮ抵抗はＮＭＯＳ
Ｎ６４のＯＮ抵抗に対して無視できるほど小さい（また
は、差動アンプ１０５を構成する左右のトランジスタの
コンダクタンス比に合せてある）ため、ノードＮ２６と
ノードＮ２７の電位は完全にイコライズされる。
を、第５の実施例と異なる部分のみ説明する。アクティ
ブ状態では、信号ＶＢＡ０Ｂは“Ｌ”であり、ＮＭＯＳ
Ｎ６６、Ｎ６７はＯＦＦである。ＮＭＯＳ Ｎ２４を削
除したので、差動アンプ１０５のアクティブ電流はＮＭ
ＯＳ Ｎ２２、Ｎ２５のみ流れるものとなる。第５の実
施例から削除されたＮ２３を流れる電流は、ＮＭＯＳ
Ｎ２２、Ｎ２５の電流よりも２〜３桁少ないため無視で
きる。このため、アクティブ時の動作は第３〜第５の実
施例と同じと考えて良い。ＮＭＯＳ Ｎ６４はゲート電
圧が低電圧なので常時ＯＮである。スタンバイ状態にお
いて、信号ＶＢＡ０Ｂは信号ＶＢＡ００の“Ｌ”を受け
“Ｈ”となるため、ＮＭＯＳ Ｎ６６、Ｎ６７はＯＮで
ある。ＮＭＯＳ Ｎ６６、Ｎ６７のＯＮ抵抗はＮＭＯＳ
Ｎ６４のＯＮ抵抗に対して無視できるほど小さい（また
は、差動アンプ１０５を構成する左右のトランジスタの
コンダクタンス比に合せてある）ため、ノードＮ２６と
ノードＮ２７の電位は完全にイコライズされる。
【００２４】以上の様に、この発明の第６の実施例によ
れば、ノードＮ２６とノードＮ２７を完全にイコライズ
することにより、省消費電流とスタンバイ時の降圧電源
電圧を設定電圧として広い電源電位の範囲で両立でき
る。
れば、ノードＮ２６とノードＮ２７を完全にイコライズ
することにより、省消費電流とスタンバイ時の降圧電源
電圧を設定電圧として広い電源電位の範囲で両立でき
る。
【００２５】図７はこの発明の第７の実施例の内部降圧
電源回路を示す回路図である。なお、図７において、図
５と同一部分には同一符号を付してその説明を省略す
る。第７の実施例は、第５の実施例の分圧回路１６０を
分圧回路１６１に変形した例である。分圧回路１６１以
外は図５と同じであるので、分圧回路１６１の構成を説
明する。信号ＡＶＭ７０は、降圧電源電圧をデバイスの
動作モードによって切換えるための制御信号である。イ
ンバータＩＮＶ７は、信号ＡＶＭ７０を入力とし位相反
転信号ＡＶＭ７Ｂを出力する。分圧回路１６１におい
て、ＰＭＯＳ Ｐ０５の一方の電極はノード１５に、他
方の電極はノードＮ１４に接続され、ゲート電極には制
御信号ＡＶＭ７０があたえられる。ＰＭＯＳ Ｐ０６の
一方の電極はノードＮ１４に、他方の電極は接地電位Ｇ
ＮＤに接続され、ゲート電極には制御信号ＡＶＭ７０が
あたえられる。ＰＭＯＳ Ｐ７５の一方の電極はノード
Ｎ１５に、他方の電極はノードＮ１４に接続され、ゲー
ト電極には制御信号ＡＶＭ７Ｂがあたえられる。ＰＭＰ
Ｓ Ｐ７６の一方の電極はノードＮ１４に、他方の電極
は接地電位ＧＮＤに接続され、ゲート電極には制御信号
ＡＶＭ７Ｂがあたえられる。ＰＭＰＳ Ｐ７５、Ｐ７６
のＯＮ抵抗比は、Ｐ０５、Ｐ０６のＯＮ抵抗比とは異な
る比に設定されている。
電源回路を示す回路図である。なお、図７において、図
５と同一部分には同一符号を付してその説明を省略す
る。第７の実施例は、第５の実施例の分圧回路１６０を
分圧回路１６１に変形した例である。分圧回路１６１以
外は図５と同じであるので、分圧回路１６１の構成を説
明する。信号ＡＶＭ７０は、降圧電源電圧をデバイスの
動作モードによって切換えるための制御信号である。イ
ンバータＩＮＶ７は、信号ＡＶＭ７０を入力とし位相反
転信号ＡＶＭ７Ｂを出力する。分圧回路１６１におい
て、ＰＭＯＳ Ｐ０５の一方の電極はノード１５に、他
方の電極はノードＮ１４に接続され、ゲート電極には制
御信号ＡＶＭ７０があたえられる。ＰＭＯＳ Ｐ０６の
一方の電極はノードＮ１４に、他方の電極は接地電位Ｇ
ＮＤに接続され、ゲート電極には制御信号ＡＶＭ７０が
あたえられる。ＰＭＯＳ Ｐ７５の一方の電極はノード
Ｎ１５に、他方の電極はノードＮ１４に接続され、ゲー
ト電極には制御信号ＡＶＭ７Ｂがあたえられる。ＰＭＰ
Ｓ Ｐ７６の一方の電極はノードＮ１４に、他方の電極
は接地電位ＧＮＤに接続され、ゲート電極には制御信号
ＡＶＭ７Ｂがあたえられる。ＰＭＰＳ Ｐ７５、Ｐ７６
のＯＮ抵抗比は、Ｐ０５、Ｐ０６のＯＮ抵抗比とは異な
る比に設定されている。
【００２６】図７を用いてこの発明第７の実施例の動作
を、第５の実施例と異なる動作モード切替時のみ説明す
る。信号ＡＶＭ７０が“Ｌ”の時は、分圧回路１６１に
おいてＰＭＯＳ Ｐ０５、Ｐ０６が動作し、ＰＭＯＳ Ｐ
７５、Ｐ７６は動作しない。したがって、これまで説明
してきた動作と全く同じであり、これを通常動作とす
る。通常動作時は前に説明したように降圧電源電圧は
１．５×Ｖｆである。一方、信号ＡＶＭ７０が“Ｈ”に
なると、信号ＡＶＭ７Ｂは“Ｌ”になる。従って、分圧
回路１６１においてＰＭＯＳ Ｐ０５、Ｐ０６がＯＦＦ
し、ＰＭＯＳＰ７５、Ｐ７６がＯＮする。したがって、
ＰＭＯＳ Ｐ７５、Ｐ７６の分圧設定素子群で決まる分
圧がノード１４Ｎに出力される。例えば、ＰＭＯＳ Ｐ
７５、Ｐ７６のＯＮ抵抗比を１：１とした場合、降圧電
源電圧は２×Ｖｆとなる。
を、第５の実施例と異なる動作モード切替時のみ説明す
る。信号ＡＶＭ７０が“Ｌ”の時は、分圧回路１６１に
おいてＰＭＯＳ Ｐ０５、Ｐ０６が動作し、ＰＭＯＳ Ｐ
７５、Ｐ７６は動作しない。したがって、これまで説明
してきた動作と全く同じであり、これを通常動作とす
る。通常動作時は前に説明したように降圧電源電圧は
１．５×Ｖｆである。一方、信号ＡＶＭ７０が“Ｈ”に
なると、信号ＡＶＭ７Ｂは“Ｌ”になる。従って、分圧
回路１６１においてＰＭＯＳ Ｐ０５、Ｐ０６がＯＦＦ
し、ＰＭＯＳＰ７５、Ｐ７６がＯＮする。したがって、
ＰＭＯＳ Ｐ７５、Ｐ７６の分圧設定素子群で決まる分
圧がノード１４Ｎに出力される。例えば、ＰＭＯＳ Ｐ
７５、Ｐ７６のＯＮ抵抗比を１：１とした場合、降圧電
源電圧は２×Ｖｆとなる。
【００２７】以上の様に、この発明の第７の実施例によ
れば、動作モードによって降圧電源電圧を切換えること
が可能である。この実施例によれば、例えば低周波数動
作モードでは降圧電源電圧を低くして、より低消費電流
を実現することも可能である。
れば、動作モードによって降圧電源電圧を切換えること
が可能である。この実施例によれば、例えば低周波数動
作モードでは降圧電源電圧を低くして、より低消費電流
を実現することも可能である。
【００２８】図８は、この発明の第８の実施例の内部降
圧電源回路を示す回路図である。なお、図８において、
図７と同一部分には同一符号を付してその説明を省略す
る。第８の実施例は、テスト時に降圧電源電圧を外部電
源電圧ＶＤＤにしたい場合、例えば初期不良をスクリー
ニングするバーンイン時の電圧切換を想定している。第
８の実施例は、第７の実施例の分圧回路１６１を分圧回
路１６２に変形した例である。分圧回路１６２以外は図
７と同じであるので、分圧回路１６２の構成を説明す
る。信号ＴＳＴ８０は、降圧電源電圧を外部電源電圧Ｖ
ＤＤに切換えるための制御信号であり、通常動作時は
“Ｌ”、テスト時“Ｈ”である。分圧回路１６２におい
て、ＮＭＯＳ Ｎ８８の一方の電極はノードＮ１４に、
他方の電極は接地電位ＧＮＤに接続され、ゲート電極に
は制御信号ＴＳＴ８０があたえられる。図８を用いてこ
の発明の第８の実施例の動作を、第７の実施例と異なる
テストモード切替時のみ説明する。信号ＴＳＴ８０が
“Ｌ”の時は、第７の実施例までで説明してきた動作と
同じである。通常動作時は前に説明したように降圧電源
電圧は１．５×Ｖｆまたは２×Ｖｆなど、選択した分圧
比設定素子群によって決まる電圧である。テストモード
に入る場合は、信号ＴＳＴ８０を“Ｈ”とする。これに
より、分圧回路１６２のＮＭＯＳ Ｎ８８がＯＮにな
る。分圧比設定素子群のＯＮ抵抗に対し、ＮＭＯＳ Ｎ
８８のＯＮ抵抗を無視できる大きさにすれば、ノードＮ
１４は接地電位ＧＮＤになる。その場合、ＮＭＯＳ Ｎ
１１、ＰＭＯＳ Ｐ１０、Ｐ１１がＯＦＦ、ＮＭＯＳ Ｎ
１０、Ｎ２２はＯＮのため、ＰＭＯＳ Ｐ０４のゲート
も接地電位ＧＮＤがあたえられ、降圧電源電圧はＰＭＯ
Ｓ Ｐ０４によって低インピーダンスで外部電源電圧Ｖ
ＤＤと接続される。
圧電源回路を示す回路図である。なお、図８において、
図７と同一部分には同一符号を付してその説明を省略す
る。第８の実施例は、テスト時に降圧電源電圧を外部電
源電圧ＶＤＤにしたい場合、例えば初期不良をスクリー
ニングするバーンイン時の電圧切換を想定している。第
８の実施例は、第７の実施例の分圧回路１６１を分圧回
路１６２に変形した例である。分圧回路１６２以外は図
７と同じであるので、分圧回路１６２の構成を説明す
る。信号ＴＳＴ８０は、降圧電源電圧を外部電源電圧Ｖ
ＤＤに切換えるための制御信号であり、通常動作時は
“Ｌ”、テスト時“Ｈ”である。分圧回路１６２におい
て、ＮＭＯＳ Ｎ８８の一方の電極はノードＮ１４に、
他方の電極は接地電位ＧＮＤに接続され、ゲート電極に
は制御信号ＴＳＴ８０があたえられる。図８を用いてこ
の発明の第８の実施例の動作を、第７の実施例と異なる
テストモード切替時のみ説明する。信号ＴＳＴ８０が
“Ｌ”の時は、第７の実施例までで説明してきた動作と
同じである。通常動作時は前に説明したように降圧電源
電圧は１．５×Ｖｆまたは２×Ｖｆなど、選択した分圧
比設定素子群によって決まる電圧である。テストモード
に入る場合は、信号ＴＳＴ８０を“Ｈ”とする。これに
より、分圧回路１６２のＮＭＯＳ Ｎ８８がＯＮにな
る。分圧比設定素子群のＯＮ抵抗に対し、ＮＭＯＳ Ｎ
８８のＯＮ抵抗を無視できる大きさにすれば、ノードＮ
１４は接地電位ＧＮＤになる。その場合、ＮＭＯＳ Ｎ
１１、ＰＭＯＳ Ｐ１０、Ｐ１１がＯＦＦ、ＮＭＯＳ Ｎ
１０、Ｎ２２はＯＮのため、ＰＭＯＳ Ｐ０４のゲート
も接地電位ＧＮＤがあたえられ、降圧電源電圧はＰＭＯ
Ｓ Ｐ０４によって低インピーダンスで外部電源電圧Ｖ
ＤＤと接続される。
【００２９】以上の様に、この発明の第８の実施例によ
れば、テストモードを使って降圧電源電圧を容易に外部
電源電圧ＶＤＤに切換えることが可能であるため、１つ
の信号の追加と分圧回路に１つトランジスタを追加する
だけで容易に降圧電源電圧として外部電源電圧ＶＤＤを
供給することが可能である。しかも外部電源電圧ＶＤＤ
と降圧電源電圧出力ノードとは低インピーダンスで接続
されるので、確実に外部電源電圧ＶＤＤを供給できる。
れば、テストモードを使って降圧電源電圧を容易に外部
電源電圧ＶＤＤに切換えることが可能であるため、１つ
の信号の追加と分圧回路に１つトランジスタを追加する
だけで容易に降圧電源電圧として外部電源電圧ＶＤＤを
供給することが可能である。しかも外部電源電圧ＶＤＤ
と降圧電源電圧出力ノードとは低インピーダンスで接続
されるので、確実に外部電源電圧ＶＤＤを供給できる。
【００３０】図９は、この発明の第９の実施例の内部降
圧電源回路を示す回路図である。この実施例は、降圧電
源電圧に比較的高い電圧を得たい時を想定し、第４の実
施例をベースに基準電圧ＶｆをＰＭＯＳのゲート電圧で
受けた実施例となっている。従って、図４から変更した
差動アンプ１０７の構成と分圧回路１６３のみを説明す
る。コントロール信号はＮＭＯＳのゲート制御からＰＭ
ＯＳのゲート制御に変る関係で、目的は同じであっても
状態の異なる信号には別の信号名を付与した。インバー
タＩＮＶ９はスタンバイ時は“Ｈ”、アクティブ時
“Ｌ”の信号ＶＢＡ０Ｂを入力とし、その位相反転信号
ＶＢＡ００を出力する。信号ＶＢＡ９Ｂは、アクティブ
状態からスタンバイ状態への遷移時に信号ＶＢＡ０Ｂが
“Ｌ”から“Ｈ”に変るのを受け、降圧電源電圧に繋が
る回路が完全に非活性になる時間分の遅延をもって
“Ｈ”となる信号である。この逆の場合は遅延はない。
信号ＶＢＳ９０は、常時ＶＤＤ−Ｖｔｐ（ＰＭＯＳの閾
値）近傍の一定電圧を有している。差動アンプ１６３に
おいて、ＰＭＯＳ Ｐ９３の一方の電極は外部電源ＶＤ
Ｄ、他方の電極はノードＮ９６に接続され、ゲート電極
には信号ＶＢＡ９Ｂがあたえられる。ＰＭＰＳ Ｐ９２
の一方の電極は外部電源ＶＤＤ、他方の電極はノードＮ
９６、ゲート電極はＶＢＳ９０である。Ｐ９４の一方の
電極は外部電源ＶＤＤ、他方の電極はノード９７に接続
され、ゲート電極には信号ＶＢＡ９Ｂがあたえられる。
ＰＭＯＳ Ｐ９５の一方の電極は外部電源ＶＤＤ、他方
の電極はノードＮ９７に接続され、ゲート電極には信号
ＶＢＳ９０があたえられる。ＰＭＯＳＰ９６の一方の電
極は外部電源ＶＤＤ、他方の電極はノードＮ９７に接続
され、ゲート電極にはＶＢＡ００があたえられる。ＰＭ
ＯＳ Ｐ９０の一方の電極はノードＮ９６、他方の電極
はノードＮ９２、ゲート電極はノードＮ０１（基準電圧
Ｖｆ）に接続される。ＰＭＯＳ Ｐ９１の一方の電極は
ノードＮ９７、他方の電極はノードＮ９３、ゲート電極
はノードＮ１４（内部降圧電源出力ノード）に接続され
る。ＮＭＯＳ Ｎ９０の一方の電極はノードＮ９２、他
方の電極は接地電位ＧＮＤ、ゲート電極はノードＮ９３
に接続される。ＮＭＯＳ Ｎ９１の一方の電極はノード
Ｎ９３、他方の電極は接地電位ＧＮＤ、ゲート電極はノ
ードＮ９３に接続される。安定化容量Ｃ９０は、外部電
源ＶＤＤとノードＮ９７の間に接続される。分圧回路１
６３において、ＰＭＯＳ Ｐ９５は一方の電極がノード
Ｎ１５に、他方の電極およびゲート電極がノードＮ１４
に接続されている。ＰＭＯＳ Ｐ０６は一方の電極がノ
ード１４に、他方の電極およびゲート電極は接地電位Ｇ
ＮＤに接続されている。
圧電源回路を示す回路図である。この実施例は、降圧電
源電圧に比較的高い電圧を得たい時を想定し、第４の実
施例をベースに基準電圧ＶｆをＰＭＯＳのゲート電圧で
受けた実施例となっている。従って、図４から変更した
差動アンプ１０７の構成と分圧回路１６３のみを説明す
る。コントロール信号はＮＭＯＳのゲート制御からＰＭ
ＯＳのゲート制御に変る関係で、目的は同じであっても
状態の異なる信号には別の信号名を付与した。インバー
タＩＮＶ９はスタンバイ時は“Ｈ”、アクティブ時
“Ｌ”の信号ＶＢＡ０Ｂを入力とし、その位相反転信号
ＶＢＡ００を出力する。信号ＶＢＡ９Ｂは、アクティブ
状態からスタンバイ状態への遷移時に信号ＶＢＡ０Ｂが
“Ｌ”から“Ｈ”に変るのを受け、降圧電源電圧に繋が
る回路が完全に非活性になる時間分の遅延をもって
“Ｈ”となる信号である。この逆の場合は遅延はない。
信号ＶＢＳ９０は、常時ＶＤＤ−Ｖｔｐ（ＰＭＯＳの閾
値）近傍の一定電圧を有している。差動アンプ１６３に
おいて、ＰＭＯＳ Ｐ９３の一方の電極は外部電源ＶＤ
Ｄ、他方の電極はノードＮ９６に接続され、ゲート電極
には信号ＶＢＡ９Ｂがあたえられる。ＰＭＰＳ Ｐ９２
の一方の電極は外部電源ＶＤＤ、他方の電極はノードＮ
９６、ゲート電極はＶＢＳ９０である。Ｐ９４の一方の
電極は外部電源ＶＤＤ、他方の電極はノード９７に接続
され、ゲート電極には信号ＶＢＡ９Ｂがあたえられる。
ＰＭＯＳ Ｐ９５の一方の電極は外部電源ＶＤＤ、他方
の電極はノードＮ９７に接続され、ゲート電極には信号
ＶＢＳ９０があたえられる。ＰＭＯＳＰ９６の一方の電
極は外部電源ＶＤＤ、他方の電極はノードＮ９７に接続
され、ゲート電極にはＶＢＡ００があたえられる。ＰＭ
ＯＳ Ｐ９０の一方の電極はノードＮ９６、他方の電極
はノードＮ９２、ゲート電極はノードＮ０１（基準電圧
Ｖｆ）に接続される。ＰＭＯＳ Ｐ９１の一方の電極は
ノードＮ９７、他方の電極はノードＮ９３、ゲート電極
はノードＮ１４（内部降圧電源出力ノード）に接続され
る。ＮＭＯＳ Ｎ９０の一方の電極はノードＮ９２、他
方の電極は接地電位ＧＮＤ、ゲート電極はノードＮ９３
に接続される。ＮＭＯＳ Ｎ９１の一方の電極はノード
Ｎ９３、他方の電極は接地電位ＧＮＤ、ゲート電極はノ
ードＮ９３に接続される。安定化容量Ｃ９０は、外部電
源ＶＤＤとノードＮ９７の間に接続される。分圧回路１
６３において、ＰＭＯＳ Ｐ９５は一方の電極がノード
Ｎ１５に、他方の電極およびゲート電極がノードＮ１４
に接続されている。ＰＭＯＳ Ｐ０６は一方の電極がノ
ード１４に、他方の電極およびゲート電極は接地電位Ｇ
ＮＤに接続されている。
【００３１】図９の実施例の動作は、第４の実施例の動
作と全く同じであるため説明を省略する。分圧回路１６
３のＰＭＯＳ Ｐ９５がダイオード接続されているの
は、ノードＮ１４の電位を確実にＶＤＤ−Ｖｔｐ以下と
し、差動アンプ１０７が広いＶＤＤ電圧範囲での動作保
証を意味する。以上の様に、この発明の第９の実施例に
よれば、ノードＮ０１およびノードＮ１４の両入力電圧
をＰＭＯＳゲートで受けるため、降圧電源電圧への比較
的高い電圧供給が可能である。
作と全く同じであるため説明を省略する。分圧回路１６
３のＰＭＯＳ Ｐ９５がダイオード接続されているの
は、ノードＮ１４の電位を確実にＶＤＤ−Ｖｔｐ以下と
し、差動アンプ１０７が広いＶＤＤ電圧範囲での動作保
証を意味する。以上の様に、この発明の第９の実施例に
よれば、ノードＮ０１およびノードＮ１４の両入力電圧
をＰＭＯＳゲートで受けるため、降圧電源電圧への比較
的高い電圧供給が可能である。
【００３２】第１〜第９の実施例を通して用いたキャパ
シタは、ＮＤＭＯＳやＰＭＯＳ等のＭＯＳ容量、Ｐｏｌ
ｙ−Ｐｏｌｙ容量など、いかなる容量を用いて実現して
も良い。またトランジスタは、ＭＯＳを例にして説明し
たが、バイポーラトランジスタで回路を構成することも
可能である。遅延回路は、実施例中に記載したことを除
き、その遅延時間に特に制約はない。差動アンプの制御
信号、分圧回路の生成方法も実施例に記載されたものに
限定されない。実施例では抵抗素子としてＰＭＯＳを用
いたが、例えば拡散層やＰｏｌｙで作った抵抗素子を用
いることも可能である。差動アンプの負荷ＭＯＳはＰＭ
ＯＳを使用しているが、例えば定電流を実現する手段で
あれば何でも構わない。イコライズトランジスタはＮＭ
ＯＳまたはＰＭＯＳを用いたが、ＰＭＯＳまたはＮＭＯ
Ｓ単独、またはＰＭＯＳとＮＭＯＳとの抱き合わせ使用
も可能である。最後に信号ＶＢＳ００は一定の低電圧を
有するとしたが、外部電源電位ＶＤＤを使うことも可能
である。
シタは、ＮＤＭＯＳやＰＭＯＳ等のＭＯＳ容量、Ｐｏｌ
ｙ−Ｐｏｌｙ容量など、いかなる容量を用いて実現して
も良い。またトランジスタは、ＭＯＳを例にして説明し
たが、バイポーラトランジスタで回路を構成することも
可能である。遅延回路は、実施例中に記載したことを除
き、その遅延時間に特に制約はない。差動アンプの制御
信号、分圧回路の生成方法も実施例に記載されたものに
限定されない。実施例では抵抗素子としてＰＭＯＳを用
いたが、例えば拡散層やＰｏｌｙで作った抵抗素子を用
いることも可能である。差動アンプの負荷ＭＯＳはＰＭ
ＯＳを使用しているが、例えば定電流を実現する手段で
あれば何でも構わない。イコライズトランジスタはＮＭ
ＯＳまたはＰＭＯＳを用いたが、ＰＭＯＳまたはＮＭＯ
Ｓ単独、またはＰＭＯＳとＮＭＯＳとの抱き合わせ使用
も可能である。最後に信号ＶＢＳ００は一定の低電圧を
有するとしたが、外部電源電位ＶＤＤを使うことも可能
である。
【００３３】
【発明の効果】以上詳細に説明したように、本願発明に
よれば同じ消費電流、同じ占有面積でドライバの駆動能
力を高く出来るため、内部電源電圧従属回路の瞬時電流
による内部電源電圧の電位低下が軽減出来る。
よれば同じ消費電流、同じ占有面積でドライバの駆動能
力を高く出来るため、内部電源電圧従属回路の瞬時電流
による内部電源電圧の電位低下が軽減出来る。
【図１】この発明の内部降圧電源回路の第１の実施例の
回路図である。
回路図である。
【図２】この発明の内部降圧電源回路の第２の実施例の
回路図である。
回路図である。
【図３】この発明の内部降圧電源回路の第３の実施例の
回路図である。
回路図である。
【図４】この発明の内部降圧電源回路の第４の実施例の
回路図である。
回路図である。
【図５】この発明の内部降圧電源回路の第５の実施例の
回路図である。
回路図である。
【図６】この発明の内部降圧電源回路の第６の実施例の
回路図である。
回路図である。
【図７】この発明の内部降圧電源回路の第７の実施例の
回路図である。
回路図である。
【図８】この発明の内部降圧電源回路の第８の実施例の
回路図である。
回路図である。
【図９】この発明の内部降圧電源回路の第９の実施例の
回路図である。
回路図である。
１００、１０１、１０２、１０３、１０４、１０５、１
０６、１０７ 差動アンプ １２０ ドライバ １４０ スピードアップコンデンサ １６０、１６１、１６２、１６３ 分圧回路 １８０ 遅延回路
０６、１０７ 差動アンプ １２０ ドライバ １４０ スピードアップコンデンサ １６０、１６１、１６２、１６３ 分圧回路 １８０ 遅延回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開2001−117650（ＪＰ，Ａ)
特開 平７−271455（ＪＰ，Ａ)
特開 平４−67214（ＪＰ，Ａ)
特開 平９−307368（ＪＰ，Ａ)
特開 平２−59911（ＪＰ，Ａ)
特開 平９−172334（ＪＰ，Ａ)
特開 平２−242309（ＪＰ，Ａ)
特開 平11−119845（ＪＰ，Ａ)
実開 昭48−57629（ＪＰ，Ｕ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G05F 1/445,1/56,1/613,1/618
H03F 1/00 - 3/45
H03F 3/50 - 3/52
H03F 3/62 - 3/64
H03F 3/68 - 3/72
G11C 11/34,11/36 - 11/40
H01L 27/04,27/06
Claims (11)
- 【請求項１】 内部降圧電源電位を出力する内部降圧電
源出力ノードと、 外部電源電位を前記内部降圧電源出力ノードに調整して
供給するドライバと、 前記内部降圧電源出力ノードに現れる電圧を分圧して出
力する分圧回路と、 前記分圧回路から出力された電圧と基準電圧とを比較
し、所定のゲイン倍の電圧を出力する差動アンプであっ
て、前記基準電圧に応答して電流を流す第１のトランジ
スタおよびこの第１のトランジスタに電流を供給する第
２のトランジスタのコンダクタンスを前記分圧回路から
出力された電圧に応答して電流を流す第３のトランジス
タおよびこの第３のトランジスタに電流を供給する第４
のトランジスタのそれぞれのコンダクタンスに対して２
倍以上に設定した作動アンプとを備えた内部降圧電源回
路。 - 【請求項２】 前記ドライバは、外部電源に接続された
ソースと、前記内部降圧電源出力ノードに接続されたド
レインと、前記差動アンプの出力に接続されたゲートと
を有するＰＭＯＳトランジスタから構成される請求項１
記載の内部降圧電源回路。 - 【請求項３】 前記内部降圧電源出力ノードと前記分圧
回路の出力との間にスピードアップコンデンサを接続し
た請求項１記載の内部降圧電源回路。 - 【請求項４】 前記差動アンプは、ＰＭＯＳトランジス
タで構成されるカレントミラー回路と、このカレントミ
ラー回路に接続され、それぞれ前記分圧回路から出力さ
れた電圧と基準電圧とによって制御されるＮＭＯＳトラ
ンジスタと、これらＮＭＯＳトランジスタを接地電位に
接続する回路とを有する請求項１記載の内部降圧電源回
路。 - 【請求項５】 前記差動アンプの前記基準電圧に応答し
て電流を流すトランジスタと前記分圧回路から出力され
た電圧に応答して電流を流すトランジスタは独立して接
地電位に接続される請求項１記載の内部降圧電源回路。 - 【請求項６】 前記分圧回路から出力された電圧に応答
して電流を流すトランジスタとは接地電位との間に接続
される安定化容量に接続される請求項５記載の内部降圧
電源回路。 - 【請求項７】 前記分圧回路から出力された電圧に応答
して電流を流すトランジスタと前記基準電圧に応答して
電流を流すトランジスタとはイコライズトランジスタに
よって接続される請求項５記載の内部降圧電源回路。 - 【請求項８】 前記イコライズトランジスタはスタンバ
イ状態時のみＯＮ状態になる請求項７記載の内部降圧電
源回路。 - 【請求項９】 前記分圧回路は制御信号によって分圧比
が変更される請求項１記載の内部降圧電源回路。 - 【請求項１０】 前記接地電位に接続する回路は、スタ
ンバイ時には微少な電流のみを流し、アクティブ時には
十分な電流を流し得る状態になる請求項４記載の内部降
圧電源回路。 - 【請求項１１】 前記接地電位に接続する回路は、アク
ティブ状態からスタンバイ状態になるとき遅延して微少
な電流のみを流すようになる請求項４記載の内部降圧電
源回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001285372A JP3494635B2 (ja) | 2001-09-19 | 2001-09-19 | 内部降圧電源回路 |
| US10/243,644 US6753721B2 (en) | 2001-09-19 | 2002-09-16 | Internal step-down power supply circuit |
| US10/845,215 US6885237B2 (en) | 2001-09-19 | 2004-05-14 | Internal step-down power supply circuit |
| US11/028,065 US7034605B2 (en) | 2001-09-19 | 2005-01-04 | Internal step-down power supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001285372A JP3494635B2 (ja) | 2001-09-19 | 2001-09-19 | 内部降圧電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| JP3494635B2 true JP3494635B2 (ja) | 2004-02-09 |
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ID=19108532
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001285372A Expired - Fee Related JP3494635B2 (ja) | 2001-09-19 | 2001-09-19 | 内部降圧電源回路 |
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| US (3) | US6753721B2 (ja) |
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|---|---|---|---|---|
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