JPH09172334A - センスアンプ - Google Patents
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- JPH09172334A JPH09172334A JP7332202A JP33220295A JPH09172334A JP H09172334 A JPH09172334 A JP H09172334A JP 7332202 A JP7332202 A JP 7332202A JP 33220295 A JP33220295 A JP 33220295A JP H09172334 A JPH09172334 A JP H09172334A
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Abstract
(57)【要約】
【課題】半導体記憶装置に関し、データ読み出し時に生
じるノイズによりセンスアンプの制御信号の電位低下を
抑制し、データ読み出し不良の防止を図る。 【解決手段】カレントミラー型差動増幅回路１とカレン
トミラー型差動増幅回路１の２出力各々を電源電位にプ
リチャージするプリチャージ回路２とカレントミラー型
差動増幅回路１の２出力を同電位にするイコライズ回路
３とカレントミラー型差動増幅回路１とプリチャージ回
路２およびイコライズ回路３を活性または非活性状態に
制御する制御信号ＳＡ１と制御信号ＳＡ１の電位を保持
するラッチ回路４とで構成されるセンスアンプ。データ
読み出し時にカレントミラー型差動増幅回路１を活性状
態に、プリチャージ回路２およびイコライズ回路３を非
活性状態にする制御信号ＳＡ１の電位をラッチ回路４に
よって保持する。
じるノイズによりセンスアンプの制御信号の電位低下を
抑制し、データ読み出し不良の防止を図る。 【解決手段】カレントミラー型差動増幅回路１とカレン
トミラー型差動増幅回路１の２出力各々を電源電位にプ
リチャージするプリチャージ回路２とカレントミラー型
差動増幅回路１の２出力を同電位にするイコライズ回路
３とカレントミラー型差動増幅回路１とプリチャージ回
路２およびイコライズ回路３を活性または非活性状態に
制御する制御信号ＳＡ１と制御信号ＳＡ１の電位を保持
するラッチ回路４とで構成されるセンスアンプ。データ
読み出し時にカレントミラー型差動増幅回路１を活性状
態に、プリチャージ回路２およびイコライズ回路３を非
活性状態にする制御信号ＳＡ１の電位をラッチ回路４に
よって保持する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にデータ読み出し時に生ずるノイズの影響を受け
ない好適なセンスアンプに関する。
し、特にデータ読み出し時に生ずるノイズの影響を受け
ない好適なセンスアンプに関する。
【０００２】
【従来の技術】図３に従来のセンスアンプを、図４にセ
ンスアンプのタイミング図を示す。図３においてＱ１，
Ｑ２，Ｑ６，Ｑ７，Ｑ８はＰチャネルＭＯＳトランジス
タ（以下ＰＭＯＳＴ），Ｑ３，Ｑ４，Ｑ５はＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳＴ），ＶＤＤは電源
電位、ＧＮＤは接地電位である。また１は上記ＰＭＯＳ
ＴＱ１，Ｑ２とＮＭＯＳＴＱ３，Ｑ４，Ｑ５により構成
されたカレントミラー型差動増幅回路であり、２入力を
ＮＭＯＳＴＱ３，Ｑ４で受け、その差を検知増幅して二
つの出力を出力する。また２はＰＭＯＳＴＱ６，Ｑ７に
より構成されカレントミラー型差動増幅回路１の２出力
各々を電源電位ＶＤＤにプリチャージするプリチャージ
回路である。３はＰＭＯＳＴＱ８により構成されカレン
トミラー型差動増幅回路１の２出力の電位を同電位にす
るイコライズ回路である。なおＤＢおよびＸＤＢはカレ
ントミラー型差動増幅回路１の入力、ＳＯＵＴおよびＸ
ＳＯＵＴはカレントミラー型差動増幅回路１の出力、Ｓ
Ａ１は半導体記憶装置外部より入力されるアドレス信号
とライトイネーブル信号によって半導体記憶装置内部で
論理生成される制御信号であり、カレントミラー型差動
増幅回路１を構成するＮＭＯＳＴＱ５の入力，プリチャ
ージ回路２を構成するＰＭＯＳＴＱ６，Ｑ７およびイコ
ライズ回路３を構成するＰＭＯＳＴＱ８の入力であり、
ハイでカレントミラー型差動増幅回路１が活性化され，
プリチャージ回路２およびイコライズ回路３が非活性化
され、ロウでカレントミラー型差動増幅回路１が非活性
化され，プリチャージ回路２およびイコライズ回路３が
活性化される。図４においてＳＡ１，ＤＢ，ＸＤＢ，Ｓ
ＯＵＴ，ＸＳＯＵＴの波形は、図３で示した同符号に対
応した波形である。Ｉ／Ｏはメモリセルのデータを半導
体記憶装置の外部へ出力する端子Ｉ／Ｏの波形であり、
動作説明上併せて付記している。
ンスアンプのタイミング図を示す。図３においてＱ１，
Ｑ２，Ｑ６，Ｑ７，Ｑ８はＰチャネルＭＯＳトランジス
タ（以下ＰＭＯＳＴ），Ｑ３，Ｑ４，Ｑ５はＮチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳＴ），ＶＤＤは電源
電位、ＧＮＤは接地電位である。また１は上記ＰＭＯＳ
ＴＱ１，Ｑ２とＮＭＯＳＴＱ３，Ｑ４，Ｑ５により構成
されたカレントミラー型差動増幅回路であり、２入力を
ＮＭＯＳＴＱ３，Ｑ４で受け、その差を検知増幅して二
つの出力を出力する。また２はＰＭＯＳＴＱ６，Ｑ７に
より構成されカレントミラー型差動増幅回路１の２出力
各々を電源電位ＶＤＤにプリチャージするプリチャージ
回路である。３はＰＭＯＳＴＱ８により構成されカレン
トミラー型差動増幅回路１の２出力の電位を同電位にす
るイコライズ回路である。なおＤＢおよびＸＤＢはカレ
ントミラー型差動増幅回路１の入力、ＳＯＵＴおよびＸ
ＳＯＵＴはカレントミラー型差動増幅回路１の出力、Ｓ
Ａ１は半導体記憶装置外部より入力されるアドレス信号
とライトイネーブル信号によって半導体記憶装置内部で
論理生成される制御信号であり、カレントミラー型差動
増幅回路１を構成するＮＭＯＳＴＱ５の入力，プリチャ
ージ回路２を構成するＰＭＯＳＴＱ６，Ｑ７およびイコ
ライズ回路３を構成するＰＭＯＳＴＱ８の入力であり、
ハイでカレントミラー型差動増幅回路１が活性化され，
プリチャージ回路２およびイコライズ回路３が非活性化
され、ロウでカレントミラー型差動増幅回路１が非活性
化され，プリチャージ回路２およびイコライズ回路３が
活性化される。図４においてＳＡ１，ＤＢ，ＸＤＢ，Ｓ
ＯＵＴ，ＸＳＯＵＴの波形は、図３で示した同符号に対
応した波形である。Ｉ／Ｏはメモリセルのデータを半導
体記憶装置の外部へ出力する端子Ｉ／Ｏの波形であり、
動作説明上併せて付記している。
【０００３】次に従来のセンスアンプを使った半導体記
憶装置のデータ読み出し動作（一部図示を略）を、図３
および図４を参照しながら説明する。ここではロウデー
タの読み出し動作の例である。データ読み出し開始前
（図４のｔ１の期間）は制御信号ＳＡ１はロウとなる。
これを受けるカレントミラー型差動増幅回路１は非活性
となり、同時にカレントミラー型差動増幅回路１の出力
ＳＯＵＴおよびＸＳＯＵＴの電位はプリチャージ回路２
およびイコライズ回路３が活性化されるため電源電位Ｖ
ＤＤに設定される。そしてデータ読み出しが開始される
（図４のｔ２の期間）と制御信号ＳＡ１はハイとなる。
これを受けるカレントミラー型差動増幅回路１は活性化
され入力ＤＢおよびＸＤＢへの入力信号待ち状態にな
り、同時にプリチャージ回路２およびイコライズ回路３
が非活性化される。ここでメモリセルのデータがビット
線対およびカラムゲートを介してデータ線対に伝達さ
れ、カレントミラー型差動増幅回路１の入力ＤＢおよび
ＸＤＢに入力される。入力されたＤＢおよびＸＤＢの電
位差を検知増幅しカレントミラー型差動増幅回路１の出
力ＳＯＵＴおよびＸＳＯＵＴに出力される。この出力信
号はバッファ回路を経て出力回路に入力され、出力回路
はその入力信号に応じた出力（ここではロウデータ）を
Ｉ／Ｏ端子に出力し、データ読み出しは完了する。この
データ読み出し動作時に生じるノイズによって読み出し
不良が発生する。ここで読み出し不良の発生する動作の
説明をする。データ読み出し動作時に生じるノイズは、
電源配線および接地配線に重畳し半導体記憶装置の入力
端子を介して内部入力信号にノイズが重畳される。一般
的にこのノイズの影響を最も受け易い入力端子は端子数
の多いアドレス入力端子である。制御信号ＳＡ１を論理
生成するアドレスおよびライトイネーブル信号入力端子
にノイズが重畳しそのノイズが伝達され制御信号ＳＡ１
が図４の４１に示すように電源電位ＶＤＤよりＰＭＯＳ
ＴのＶｔｈ以上の電位降下ΔＶを生じる。これを受ける
プリチャージ回路２を構成するＰＭＯＳＴＱ６，Ｑ７お
よびイコライズ回路３を構成するＰＭＯＳＴＱ８がオン
し、確定していたカレントミラー型差動増幅回路１の出
力ＸＳＯＵＴのロウ電位が図４の４２に示すように電位
上昇を生じ、結果としてＩ／Ｏ端子にも図４の４３に示
すようなロウ電位が盛り上がった波形が現れていた。
憶装置のデータ読み出し動作（一部図示を略）を、図３
および図４を参照しながら説明する。ここではロウデー
タの読み出し動作の例である。データ読み出し開始前
（図４のｔ１の期間）は制御信号ＳＡ１はロウとなる。
これを受けるカレントミラー型差動増幅回路１は非活性
となり、同時にカレントミラー型差動増幅回路１の出力
ＳＯＵＴおよびＸＳＯＵＴの電位はプリチャージ回路２
およびイコライズ回路３が活性化されるため電源電位Ｖ
ＤＤに設定される。そしてデータ読み出しが開始される
（図４のｔ２の期間）と制御信号ＳＡ１はハイとなる。
これを受けるカレントミラー型差動増幅回路１は活性化
され入力ＤＢおよびＸＤＢへの入力信号待ち状態にな
り、同時にプリチャージ回路２およびイコライズ回路３
が非活性化される。ここでメモリセルのデータがビット
線対およびカラムゲートを介してデータ線対に伝達さ
れ、カレントミラー型差動増幅回路１の入力ＤＢおよび
ＸＤＢに入力される。入力されたＤＢおよびＸＤＢの電
位差を検知増幅しカレントミラー型差動増幅回路１の出
力ＳＯＵＴおよびＸＳＯＵＴに出力される。この出力信
号はバッファ回路を経て出力回路に入力され、出力回路
はその入力信号に応じた出力（ここではロウデータ）を
Ｉ／Ｏ端子に出力し、データ読み出しは完了する。この
データ読み出し動作時に生じるノイズによって読み出し
不良が発生する。ここで読み出し不良の発生する動作の
説明をする。データ読み出し動作時に生じるノイズは、
電源配線および接地配線に重畳し半導体記憶装置の入力
端子を介して内部入力信号にノイズが重畳される。一般
的にこのノイズの影響を最も受け易い入力端子は端子数
の多いアドレス入力端子である。制御信号ＳＡ１を論理
生成するアドレスおよびライトイネーブル信号入力端子
にノイズが重畳しそのノイズが伝達され制御信号ＳＡ１
が図４の４１に示すように電源電位ＶＤＤよりＰＭＯＳ
ＴのＶｔｈ以上の電位降下ΔＶを生じる。これを受ける
プリチャージ回路２を構成するＰＭＯＳＴＱ６，Ｑ７お
よびイコライズ回路３を構成するＰＭＯＳＴＱ８がオン
し、確定していたカレントミラー型差動増幅回路１の出
力ＸＳＯＵＴのロウ電位が図４の４２に示すように電位
上昇を生じ、結果としてＩ／Ｏ端子にも図４の４３に示
すようなロウ電位が盛り上がった波形が現れていた。
【０００４】
【発明が解決しようとする課題】上記従来技術では、デ
ータの読み出し時に生ずるノイズにより、カレントミラ
ー型差動増幅回路１の制御信号ＳＡ１の電位が、カレン
トミラー型差動増幅回路１の出力を電源電位にプリチャ
ージするＰＭＯＳＴＱ６，Ｑ７およびイコライズするＰ
ＭＯＳＴＱ８のＶｔｈ以上の電位降下を生じ、プリチャ
ージおよびイコライズ動作がおこり、確定されたカレン
トミラー型差動増幅回路１の出力のローレベルの電位が
上昇し、読み出し不良となっていた。本発明はこの様な
問題を解決するもので、その目的とするところは読み出
し時のカレントミラー型差動増幅回路１の制御信号の電
位をより強く保持するラッチ手段により、読み出し時に
生じるノイズによる制御信号の電位降下を抑制しデータ
読み出し不良の防止を図ることである。
ータの読み出し時に生ずるノイズにより、カレントミラ
ー型差動増幅回路１の制御信号ＳＡ１の電位が、カレン
トミラー型差動増幅回路１の出力を電源電位にプリチャ
ージするＰＭＯＳＴＱ６，Ｑ７およびイコライズするＰ
ＭＯＳＴＱ８のＶｔｈ以上の電位降下を生じ、プリチャ
ージおよびイコライズ動作がおこり、確定されたカレン
トミラー型差動増幅回路１の出力のローレベルの電位が
上昇し、読み出し不良となっていた。本発明はこの様な
問題を解決するもので、その目的とするところは読み出
し時のカレントミラー型差動増幅回路１の制御信号の電
位をより強く保持するラッチ手段により、読み出し時に
生じるノイズによる制御信号の電位降下を抑制しデータ
読み出し不良の防止を図ることである。
【０００５】
【課題を解決するための手段】本発明のセンスアンプ
は、増幅手段と前記増幅手段の出力を電源電位にプリチ
ャージする手段および同電位にイコライズする手段と前
記増幅手段を活性および非活性状態に制御する制御信号
と前記制御信号が前記プリチャージ手段および前記イコ
ライズ手段に入力され、前記増幅手段が非活性時は前記
プリチャージ手段およびイコライズ手段が活性化され、
前記増幅手段が活性時は前記プリチャージ手段およびイ
コライズ手段が非活性化されるセンスアンプにおいて、
前記増幅手段が活性時に前記制御信号の電位をより強く
保持するラッチ手段を備えたことを特徴とする。
は、増幅手段と前記増幅手段の出力を電源電位にプリチ
ャージする手段および同電位にイコライズする手段と前
記増幅手段を活性および非活性状態に制御する制御信号
と前記制御信号が前記プリチャージ手段および前記イコ
ライズ手段に入力され、前記増幅手段が非活性時は前記
プリチャージ手段およびイコライズ手段が活性化され、
前記増幅手段が活性時は前記プリチャージ手段およびイ
コライズ手段が非活性化されるセンスアンプにおいて、
前記増幅手段が活性時に前記制御信号の電位をより強く
保持するラッチ手段を備えたことを特徴とする。
【０００６】
【作用】上記手段によれば、増幅手段を活性化する制御
信号の電位をより強く保持するラッチ手段により制御信
号の電位降下を抑制できるため半導体記憶装置のデータ
読み出し不良の防止が可能となる。
信号の電位をより強く保持するラッチ手段により制御信
号の電位降下を抑制できるため半導体記憶装置のデータ
読み出し不良の防止が可能となる。
【０００７】
【発明の実施の形態】図１に本発明のセンスアンプの一
実施例を、図２に本発明のセンスアンプのタイミング図
を示す。図１は図３に示した従来のセンスアンプにイン
バータ５，ＰチャネルＭＯＳトランジスタＱ９により構
成されるラッチ回路４を付加したものである。すなわち
Ｑ１，Ｑ２，Ｑ６，Ｑ７，Ｑ８，Ｑ９はＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳＴ），Ｑ３，Ｑ４，Ｑ５
はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳＴ），
５はインバータ，ＶＤＤは電源電位、ＧＮＤは接地電位
である。また１は上記ＰＭＯＳＴＱ１，Ｑ２とＮＭＯＳ
ＴＱ３，Ｑ４，Ｑ５により構成されたカレントミラー型
差動増幅回路であり、２入力をＮＭＯＳＴＱ３，Ｑ４で
受け、その差を検知増幅して二つの出力を出力する。ま
た２はＰＭＯＳＴＱ６，Ｑ７により構成されカレントミ
ラー型差動増幅回路１の２出力各々を電源電位ＶＤＤに
プリチャージするプリチャージ回路である。３はＰＭＯ
ＳＴＱ８により構成されカレントミラー型差動増幅回路
１の２出力の電位を同電位にするイコライズ回路であ
る。４はインバータ５とＰＭＯＳＴＱ９により構成され
るラッチ回路であり、制御信号ＳＡ１の入力をインバー
タ５で反転しその出力を電源電位ＶＤＤと制御信号ＳＡ
１の配線間に配置したＰＭＯＳＴＱ９のゲートに入力し
ている。なおＤＢおよびＸＤＢはカレントミラー型差動
増幅回路１の入力、ＳＯＵＴおよびＸＳＯＵＴはカレン
トミラー型差動増幅回路１の出力、ＳＡ１は半導体記憶
装置外部より入力されるアドレス信号とライトイネーブ
ル信号によって半導体記憶装置内部で論理生成される制
御信号であり、カレントミラー型差動増幅回路１を構成
するＮＭＯＳＴＱ５の入力、プリチャージ回路２を構成
するＰＭＯＳＴＱ６，Ｑ７およびイコライズ回路３を構
成するＰＭＯＳＴＱ８の入力、ラッチ回路４を構成する
インバータ５の入力およびＰＭＯＳＴＱ９のドレインに
接続される。制御信号ＳＡ１がハイの時は、カレントミ
ラー型差動増幅回路１が活性化され、プリチャージ回路
２をおよびイコライズ回路３が非活性化され、ラッチ回
路４のインバータ５の出力はロウになりそれを入力する
ＰＭＯＳＴＱ９はオンされ制御信号ＳＡ１のハイレベル
の電位をより強く保持する。また制御信号ＳＡ１がロウ
の時は、カレントミラー型差動増幅回路１が非活性化さ
れ、プリチャージ回路２およびイコライズ回路３が活性
化され、ラッチ回路４のインバータ５の出力はハイにな
りそれを入力するＰＭＯＳＴＱ９はオフされる。図２に
おいてＳＡ１，ＤＢ，ＸＤＢ，ＳＯＵＴ，ＸＳＯＵＴの
波形は、図１で示した同符号に対応した波形である。Ｉ
／Ｏはメモリセルのデータを半導体記憶装置の外部へ出
力する端子Ｉ／Ｏの波形であり、動作説明上併せて付記
している。
実施例を、図２に本発明のセンスアンプのタイミング図
を示す。図１は図３に示した従来のセンスアンプにイン
バータ５，ＰチャネルＭＯＳトランジスタＱ９により構
成されるラッチ回路４を付加したものである。すなわち
Ｑ１，Ｑ２，Ｑ６，Ｑ７，Ｑ８，Ｑ９はＰチャネルＭＯ
Ｓトランジスタ（以下ＰＭＯＳＴ），Ｑ３，Ｑ４，Ｑ５
はＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳＴ），
５はインバータ，ＶＤＤは電源電位、ＧＮＤは接地電位
である。また１は上記ＰＭＯＳＴＱ１，Ｑ２とＮＭＯＳ
ＴＱ３，Ｑ４，Ｑ５により構成されたカレントミラー型
差動増幅回路であり、２入力をＮＭＯＳＴＱ３，Ｑ４で
受け、その差を検知増幅して二つの出力を出力する。ま
た２はＰＭＯＳＴＱ６，Ｑ７により構成されカレントミ
ラー型差動増幅回路１の２出力各々を電源電位ＶＤＤに
プリチャージするプリチャージ回路である。３はＰＭＯ
ＳＴＱ８により構成されカレントミラー型差動増幅回路
１の２出力の電位を同電位にするイコライズ回路であ
る。４はインバータ５とＰＭＯＳＴＱ９により構成され
るラッチ回路であり、制御信号ＳＡ１の入力をインバー
タ５で反転しその出力を電源電位ＶＤＤと制御信号ＳＡ
１の配線間に配置したＰＭＯＳＴＱ９のゲートに入力し
ている。なおＤＢおよびＸＤＢはカレントミラー型差動
増幅回路１の入力、ＳＯＵＴおよびＸＳＯＵＴはカレン
トミラー型差動増幅回路１の出力、ＳＡ１は半導体記憶
装置外部より入力されるアドレス信号とライトイネーブ
ル信号によって半導体記憶装置内部で論理生成される制
御信号であり、カレントミラー型差動増幅回路１を構成
するＮＭＯＳＴＱ５の入力、プリチャージ回路２を構成
するＰＭＯＳＴＱ６，Ｑ７およびイコライズ回路３を構
成するＰＭＯＳＴＱ８の入力、ラッチ回路４を構成する
インバータ５の入力およびＰＭＯＳＴＱ９のドレインに
接続される。制御信号ＳＡ１がハイの時は、カレントミ
ラー型差動増幅回路１が活性化され、プリチャージ回路
２をおよびイコライズ回路３が非活性化され、ラッチ回
路４のインバータ５の出力はロウになりそれを入力する
ＰＭＯＳＴＱ９はオンされ制御信号ＳＡ１のハイレベル
の電位をより強く保持する。また制御信号ＳＡ１がロウ
の時は、カレントミラー型差動増幅回路１が非活性化さ
れ、プリチャージ回路２およびイコライズ回路３が活性
化され、ラッチ回路４のインバータ５の出力はハイにな
りそれを入力するＰＭＯＳＴＱ９はオフされる。図２に
おいてＳＡ１，ＤＢ，ＸＤＢ，ＳＯＵＴ，ＸＳＯＵＴの
波形は、図１で示した同符号に対応した波形である。Ｉ
／Ｏはメモリセルのデータを半導体記憶装置の外部へ出
力する端子Ｉ／Ｏの波形であり、動作説明上併せて付記
している。
【０００８】次に本発明のセンスアンプを使った半導体
記憶装置のデータ読み出し動作（一部図示を略）を図１
および図２を参照しながら説明する。ここではロウデー
タの読み出し動作の例である。データ読み出し開始前
（図２のｔ１の期間）は制御信号ＳＡ１はロウとなる。
これを受けるカレントミラー型差動増幅回路１は非活性
となり、同時にカレントミラー型差動増幅回路１の出力
ＳＯＵＴおよびＸＳＯＵＴの電位は、プリチャージ回路
２を構成するＰＭＯＳＴＱ６，Ｑ７およびイコライズ回
路３を構成するＰＭＯＳＴＱ８がオンされるため電源電
位ＶＤＤに設定される。またラッチ回路２のインバータ
５の出力はハイに、その出力をゲート入力するＰＭＯＳ
ＴＱ９はオフになる。そしてデータ読み出しが開始され
る（図２のｔ２の期間）と制御信号ＳＡ１はハイとな
る。これを受けるカレントミラー型差動増幅回路１は活
性化され入力ＤＢおよびＸＤＢへの入力信号待ち状態に
なり、同時にプリチャージ回路２を構成するＰＭＯＳＴ
Ｑ６，Ｑ７およびイコライズ回路３を構成するＰＭＯＳ
ＴＱ８がオフされる。またラッチ回路２を構成するイン
バータ５の出力はロウに、その出力をゲート入力するＰ
ＭＯＳＴＱ９はオンされ、制御信号ＳＡ１の電位はより
強くハイレベルに保持される。ここでメモリセルのデー
タがビット線対およびカラムゲートを介してデータ線対
に伝達され、カレントミラー型差動増幅回路１の入力Ｄ
ＢおよびＸＤＢに入力される。入力されたＤＢおよびＸ
ＤＢの電位差を検知増幅しカレントミラー型差動増幅回
路１の出力ＳＯＵＴおよびＸＳＯＵＴに出力される。こ
の出力信号はバッファ回路を経て出力回路に入力され、
出力回路はその入力信号に応じた出力（ここではロウデ
ータ）をＩ／Ｏ端子に出力しデータ読み出しは完了す
る。このデータ読み出し動作時に生じるノイズが、制御
信号ＳＡ１に伝達されても、ラッチ回路４により制御信
号ＳＡ１の電位をより強くハイレベルに保持されるため
図２の２１に示すように電位降下は生ぜず、ＰＭＯＳＴ
で構成されるプリチャージ回路２およびイコライズ回路
３はオフ状態を維持でき、カレントミラー型差動増幅回
路１の出力ＸＳＯＵＴのロウ電位は図２の２２に示すよ
うに電位上昇は生ぜず、結果としてＩ／Ｏ端子は図２の
２３に示すようにロウ電位を維持した波形となる。従っ
て、データ読み出し時に生ずるノイズによるデータ読み
出し不良を防止できる。
記憶装置のデータ読み出し動作（一部図示を略）を図１
および図２を参照しながら説明する。ここではロウデー
タの読み出し動作の例である。データ読み出し開始前
（図２のｔ１の期間）は制御信号ＳＡ１はロウとなる。
これを受けるカレントミラー型差動増幅回路１は非活性
となり、同時にカレントミラー型差動増幅回路１の出力
ＳＯＵＴおよびＸＳＯＵＴの電位は、プリチャージ回路
２を構成するＰＭＯＳＴＱ６，Ｑ７およびイコライズ回
路３を構成するＰＭＯＳＴＱ８がオンされるため電源電
位ＶＤＤに設定される。またラッチ回路２のインバータ
５の出力はハイに、その出力をゲート入力するＰＭＯＳ
ＴＱ９はオフになる。そしてデータ読み出しが開始され
る（図２のｔ２の期間）と制御信号ＳＡ１はハイとな
る。これを受けるカレントミラー型差動増幅回路１は活
性化され入力ＤＢおよびＸＤＢへの入力信号待ち状態に
なり、同時にプリチャージ回路２を構成するＰＭＯＳＴ
Ｑ６，Ｑ７およびイコライズ回路３を構成するＰＭＯＳ
ＴＱ８がオフされる。またラッチ回路２を構成するイン
バータ５の出力はロウに、その出力をゲート入力するＰ
ＭＯＳＴＱ９はオンされ、制御信号ＳＡ１の電位はより
強くハイレベルに保持される。ここでメモリセルのデー
タがビット線対およびカラムゲートを介してデータ線対
に伝達され、カレントミラー型差動増幅回路１の入力Ｄ
ＢおよびＸＤＢに入力される。入力されたＤＢおよびＸ
ＤＢの電位差を検知増幅しカレントミラー型差動増幅回
路１の出力ＳＯＵＴおよびＸＳＯＵＴに出力される。こ
の出力信号はバッファ回路を経て出力回路に入力され、
出力回路はその入力信号に応じた出力（ここではロウデ
ータ）をＩ／Ｏ端子に出力しデータ読み出しは完了す
る。このデータ読み出し動作時に生じるノイズが、制御
信号ＳＡ１に伝達されても、ラッチ回路４により制御信
号ＳＡ１の電位をより強くハイレベルに保持されるため
図２の２１に示すように電位降下は生ぜず、ＰＭＯＳＴ
で構成されるプリチャージ回路２およびイコライズ回路
３はオフ状態を維持でき、カレントミラー型差動増幅回
路１の出力ＸＳＯＵＴのロウ電位は図２の２２に示すよ
うに電位上昇は生ぜず、結果としてＩ／Ｏ端子は図２の
２３に示すようにロウ電位を維持した波形となる。従っ
て、データ読み出し時に生ずるノイズによるデータ読み
出し不良を防止できる。
【０００９】
【発明の効果】以上述べたように本発明によれば、デー
タ読み出し時のカレントミラー型差動増幅回路の制御信
号の電位をより強く保持するラッチ回路により、データ
読み出し時に生じるノイズによるカレントミラー型差動
増幅回路の制御信号の電位降下を抑制でき、半導体記憶
装置のデータ読み出し不良を防止できる。
タ読み出し時のカレントミラー型差動増幅回路の制御信
号の電位をより強く保持するラッチ回路により、データ
読み出し時に生じるノイズによるカレントミラー型差動
増幅回路の制御信号の電位降下を抑制でき、半導体記憶
装置のデータ読み出し不良を防止できる。
【図１】本発明の一実施例によるセンスアンプの回路
図。
図。
【図２】図１のセンスアンプの動作タイミング図。
【図３】従来のセンスアンプの回路図。
【図４】図３のセンスアンプの動作タイミング図。
１・・・カレントミラー型差動増幅回路 ２・・・プリチャージ回路 ３・・・イコライズ回路 ４・・・ラッチ回路 ５・・・インバータ Ｑ１，Ｑ２，Ｑ６，Ｑ７，Ｑ８，Ｑ９・・・Ｐチャネル
ＭＯＳトランジスタ Ｑ３，Ｑ４，Ｑ５・・・ＮチャネルＭＯＳトランジスタ ＤＢ，ＸＤＢ・・・カレントミラー型差動増幅回路の入
力 ＳＯＵＴ，ＸＳＯＵＴ・・・カレントミラー型差動増幅
回路の出力 ＳＡ１・・・制御信号 ＶＤＤ・・・電源電位 ＧＮＤ・・・接地電位 ２１・・・本発明のＳＡ１の波形 ２２・・・本発明のＸＳＯＵＴの波形 ２３・・・本発明のＩ／Ｏの波形 ４１・・・従来のＳＡ１の波形 ４２・・・従来のＸＳＯＵＴの波形 ４３・・・従来のＩ／Ｏの波形
ＭＯＳトランジスタ Ｑ３，Ｑ４，Ｑ５・・・ＮチャネルＭＯＳトランジスタ ＤＢ，ＸＤＢ・・・カレントミラー型差動増幅回路の入
力 ＳＯＵＴ，ＸＳＯＵＴ・・・カレントミラー型差動増幅
回路の出力 ＳＡ１・・・制御信号 ＶＤＤ・・・電源電位 ＧＮＤ・・・接地電位 ２１・・・本発明のＳＡ１の波形 ２２・・・本発明のＸＳＯＵＴの波形 ２３・・・本発明のＩ／Ｏの波形 ４１・・・従来のＳＡ１の波形 ４２・・・従来のＸＳＯＵＴの波形 ４３・・・従来のＩ／Ｏの波形
Claims (1)
- 【請求項１】増幅手段と前記増幅手段の出力を電源電位
にプリチャージする手段および同電位にイコライズする
手段と前記増幅手段を活性および非活性状態に制御する
制御信号と前記制御信号が前記プリチャージ手段および
前記イコライズ手段に入力され、前記増幅手段が非活性
時は前記プリチャージ手段およびイコライズ手段が活性
化され、前記増幅手段が活性時は前記プリチャージ手段
およびイコライズ手段が非活性化されるセンスアンプに
おいて、前記増幅手段が活性時に前記制御信号の電位を
より強く保持するラッチ手段を備えたことを特徴とする
センスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332202A JPH09172334A (ja) | 1995-12-20 | 1995-12-20 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7332202A JPH09172334A (ja) | 1995-12-20 | 1995-12-20 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172334A true JPH09172334A (ja) | 1997-06-30 |
Family
ID=18252325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332202A Pending JPH09172334A (ja) | 1995-12-20 | 1995-12-20 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172334A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753721B2 (en) | 2001-09-19 | 2004-06-22 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| JP2011119798A (ja) * | 2009-11-30 | 2011-06-16 | Toshiba Corp | 半導体集積回路 |
-
1995
- 1995-12-20 JP JP7332202A patent/JPH09172334A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6753721B2 (en) | 2001-09-19 | 2004-06-22 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| US6885237B2 (en) | 2001-09-19 | 2005-04-26 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| US7034605B2 (en) | 2001-09-19 | 2006-04-25 | Oki Electric Industry Co., Ltd. | Internal step-down power supply circuit |
| JP2011119798A (ja) * | 2009-11-30 | 2011-06-16 | Toshiba Corp | 半導体集積回路 |
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