JP2006074993A - リップル−フリー内部電圧を発生する半導体装置 - Google Patents

Abstract

【課題】本発明は、リップル−フリー内部電圧を発生する半導体装置に関するものである。
【解決手段】本発明の半導体装置は、第１の電源ラインと第２の電源ラインとの間に連結されたＰＭＯＳトランジスタと、第１の電源ラインに高電圧を供給する高電圧発生回路と、第１の電源ラインから第２の電源ラインに電流を供給する電流バイパス回路と、そして第２の電源ラインの電圧に応答してＰＭＯＳトランジスタの電流駆動能力を制御する制御器と、を含む。これにより、電圧レギュレータ回路を用いて充電電流を段階的に制御することによって安定された調整電圧を得ることができる。
【選択図】図４

Description

本発明は、半導体集積回路装置に関するものであり、より詳しくは、高電圧を発生する高電圧発生回路を含む半導体集積回路装置に関するものである。

半導体メモリは、一般に衛星から消費者電子技術までの範囲に属するマイクロプロセッサを基盤とした応用及びコンピュータのようなディジタルロジック設計の最も必須的なマイクロ電子素子である。従って、高い集積度及び早い速度のための拡大縮小（ｓｃａｌｉｎｇ）を通じて得られるプロセス向上及び技術開発を含んだ半導体メモリの製造技術の進歩は、異なるディジタルロジック系列の性能基準を確立することに役に立つ。

半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性半導体メモリ装置に分けられる。揮発性半導体メモリ装置において、ロジック情報は、スタティックランダムアクセスメモリの場合、双安定フリップフロップのロジック状態を設定することによって、又はダイナミックランダムアクセスメモリの場合、キャパシタの充電を通じて貯蔵される。揮発性半導体メモリ装置の場合、電源が印加される間データが貯蔵されて読み取られ、電源が遮断されるときデータは消失される。

ＭＲＯＭ，ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭなどのような不揮発性半導体メモリ装置は、電源が遮断されてもデータを貯蔵できる。不揮発性メモリデータ貯蔵状態は、使用される製造技術によって永久的であるか、或いは再プログラム可能である。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、そして消費者電子技術産業のような広い範囲の応用でプログラム及びマイクロコードの貯蔵のために使用される。単一チップで揮発性及び不揮発性メモリ貯蔵モードを組み合わせた不揮発性ＳＲＡＭ（ｎｖＳＲＡＭ）のような装置は、動作速度と、再プログラム可能な不揮発性メモリが要求されるシステムで使用可能である。それに、応用指向業務のための性能を最適化させるため幾つかの追加的なロジック回路を含む特定メモリ構造が開発されてきている。

不揮発性半導体メモリ装置において、ＭＲＯＭ，ＰＲＯＭ及びＥＰＲＯＭは、システム上、消去及び書き取りが不自由になって一般使用者が記憶内容を新しくすることが容易ではない。これに反してＥＥＰＲＯＭは電気的に消去及び書き取りが可能なので継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ ｐｒｏｇｒａｍｍｉｎｇ）や補助記憶装置への応用が拡大されている。特に、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと称する）は、既存のＥＥＰＲＯＭに比べて集積度が高くて大容量補助記憶装置への応用に非常に有利である。フラッシュメモリの中でもＮＡＮＤ型（ＮＡＮＤ−ｔｙｐｅ）フラッシュメモリは、ＮＯＲフラッシュメモリに比べて集積度が非常に高い。

フラッシュメモリにおいて、一旦メモリセルがプログラムされれば、プログラムされたメモリセルに新しいデータを貯蔵するためには、プログラムされたメモリセルが消去されなければならない。すなわち、フラッシュメモリは、オーバーライト機能を支援しない。一般的なフラッシュメモリのプログラム及び消去方法が、発明の名称を“Ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｇｒａｍｍｉｎｇ ａ ｎｏｎ−ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｗｉｔｈ ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂ ｃｏｎｔｒｏｌ”とする米国特許第６，０６１，２７０号明細書と、発明の名称を“Ｍｅｔｈｏｄ ｆｏｒ ｐｒｏｇｒａｍｍｉｎｇ ａ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ”とする米国特許第６，３３５，８８１号明細書に、そして発明の名称を“ＮＡＮＤ−ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｏｐｅｒａｔｉｎｇ ｔｈｅ ｓａｍｅ”とする米国特許第６，３７０，０６２号明細書にそれぞれ掲載されている。メモリセルを消去／プログラムするために、よく知られたように、不揮発性メモリ装置は、電源電圧より高い電圧（以下、高電圧と称する）を必要とする。例示的な高電圧／プログラム電圧発生回路が、発明の名称を“ＡＵＴＯ−ＰＲＯＧＲＡＭ ＣＩＲＣＵＩＴ ＩＮ Ａ ＮＯＮＶＯＬＡＴＩＬＥ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩＣＥ”とする米国特許第５，６４２，３０９号明細書に掲載されている。

図１は、従来技術による高電圧発生回路を示す回路図である。図１に示された高電圧発生回路は、米国特許第５，６４２，３０９号明細書の図１に対応することであり、高電圧発生器１０から生成されたプログラム電圧Ｖｐｇｍは、電圧分配回路に知られたトリミング回路３０を通じて分配され、分配された電圧は、比較回路４０によって基準電圧Ｖｐｒｅｆと比較される。高電圧発生制御回路２０は、比較結果によって高電圧発生器へのクロック供給を制御し、高電圧発生器２０は、高電圧発生制御回路２０からのクロック信号ΦＰＰ，／ΦＰＰに応答してプログラム電圧Ｖｐｇｍを発生する。従来技術による高電圧発生回路は、分配された電圧と基準電圧の比較結果によって電荷ポンプとして知られた高電圧発生器１０がオン／オフされるように構成されている。

従来技術による高電圧発生回路の制御方式によれば、プログラム電圧Ｖｐｇｍが目標レベル（Ｖｔａｒｇｅｔ）に到達する時点から電荷ポンプが消える時点までクロック信号ΦＰＰ，／ΦＰＰが追加的に（又は不要に）生成される。クロック信号ΦＰＰ，／ΦＰＰの追加的な生成（不要な生成）は、プログラム電圧Ｖｐｇｍが、図２に示されたように、目標レベル（Ｖｔａｒｇｅｔ）以上増加され、その結果プログラム電圧Ｖｐｇｍが一定に維持されないリップル現象が発生する。
米国特許第６，０６１，２７０号明細書 米国特許第６，３３５，８８１号明細書 米国特許第６，３７０，０６２号明細書 米国特許第５，６４２，３０９号明細書

本発明の技術的課題は、内部的に生成された高電圧のリップル現象を防止できる半導体装置を提供するところにある。

前述した技術的課題を達成するための本発明の一特徴によれば、半導体装置は、第１の電源ラインと第２の電源ラインとの間に連結された第１のＰＭＯＳトランジスタと、第１の電源ラインに高電圧を供給する高電圧発生回路と、第１の電源ラインから第２の電源ラインに電流を供給する電流バイパス回路と、第２の電源ラインの電圧に応答して第１のＰＭＯＳトランジスタの電流駆動能力を制御する制御器とを含み、高電圧が第１の目標電圧に到達するとき、電流バイパス回路の電流供給が遮断される反面に、第２の電源ラインの電圧が第１の目標電圧より低い第２の目標電圧に到達するときまで第２の電源ラインへの電流供給は、第１のＰＭＯＳトランジスタを通じて行われる。

この実施形態において、電流バイパス回路は、ダイオードとして動作するように第１及び第２の電源ラインの間に直列連結された第１及び第２のＮＭＯＳトランジスタを含む。

この実施形態において、第１及び第２の電源ラインの間の電圧差は、第１及び第２のＮＭＯＳトランジスタのスレッショルド電圧の和と同じか、或いは該スレッショルド電圧の和より小さい。

この実施形態において、第１及び第２の電源ラインの間の電圧差は、ＰＭＯＳトランジスタのブレイクダウン電圧より小さい。

この実施形態において、第１のＰＭＯＳトランジスタと第１及び第２のＮＭＯＳトランジスタは高電圧トランジスタである。

この実施形態において、高電圧が第１の目標電圧に到達した後、第２の電源ラインの電圧は、第１のＰＭＯＳトランジスタを通じて供給される電流によって安定化される。

この実施形態において、第１のＰＭＯＳトランジスタ、電流バイパス回路、そして制御器は、高電圧を調整して第２の電源ラインに調整電圧を出力する電圧レギュレータ回路を構成する。

この実施形態において、制御器は、電流源と、第１の電源ラインに連結され、第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのドレーンと電流源との間に連結されたＮＭＯＳトランジスタと、第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、分配電圧が基準電圧より低いか否かによってＮＭＯＳトランジスタのゲート電圧を制御する比較部とを含む。

前述した技術的課題を達成するための本発明の他の特徴によれば、半導体装置は、第１の電源ラインに伝達される高電圧を発生する高電圧発生回路と、高電圧を調整して調整電圧を第２の電源ラインに出力する電圧レギュレータ回路と、調整電圧に応答して動作する内部回路とを含み、電圧レギュレータ回路は、第１及び第２の電源ラインの間に連結された第１のＰＭＯＳトランジスタと、第１の電源ラインから第２の電源ラインに電流を供給する電流バイパス回路と、第２の電源ラインの電圧に応答して第１のＰＭＯＳトランジスタの電流駆動能力を制御する制御器とを含む。

この実施形態において、制御器は、電流源と、第１の電源ラインに連結され、第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのドレーンと電流源との間に連結されたＮＭＯＳトランジスタと、第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、分配電圧が基準電圧より低いか否か によってＮＭＯＳトランジスタのゲート電圧を制御する比較部とを含む。

前述した技術的課題を達成するための本発明のさらに他の特徴によれば、半導体装置は、第１の電源ラインに高電圧を出力する高電圧発生回路と；第１の電源ラインと第２の電源ラインとの間に連結された第１及び第２のダイオード−連結されたＮＭＯＳトランジスタと、第１及び第２の電源ラインの間に連結された第１のＰＭＯＳトランジスタと、第１の電源ラインに連結され、第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタのドレーンと電流源との間に連結されたＮＭＯＳトランジスタと、第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、分配電圧が基準電圧より低いかの可否によってＮＭＯＳトランジスタのゲート電圧を制御する比較部とを含む。

前述したように、電圧レギュレータ回路を用いて充電電流を段階的に制御することによって安定された（一定した）調整電圧を得ることが可能である。

以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。

図３は、本発明に従う半導体装置を概略的に示すブロック図である。図３を参照すれば、本発明に従う半導体装置１００は、高電圧発生回路（ｈｉｇｈ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ ｃｉｒｃｕｉｔ）１１０と、電圧レギュレータ回路（ｖｏｌｔａｇｅ ｒｅｇｕｌａｔｏｒ ｃｉｒｃｕｉｔ）１２０、そして内部回路１３０とを含む。高電圧発生回路１１０は、電源ライン１０１に連結され、高電圧Ｖｐｇｍを発生する。電圧レギュレータ回路１２０は、電源ライン１０１，１０２の間に連結され、高電圧Ｖｐｇｍを調整して調整電圧Ｖｒｅｇを発生する。調整電圧Ｖｒｅｇは、電源ライン１０２を通じて内部回路１３０に供給される。

電圧レギュレータ回路１２０は、ＮＭＯＳトランジスタ２０１，２０２と、ＰＭＯＳトランジスタ２０３と、そして制御器１２１とを含む。ＮＭＯＳトランジスタ２０１，２０２は、ダイオードとして動作するように電源ライン１０１，１０２の間に直列連結されている。高電圧Ｖｐｇｍが所望の電圧レベルに到達した後、ＮＭＯＳトランジスタ２０１，２０２によって形成される電流経路は、電源ライン１０２の電圧がＶｒｅｇ−２Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタのスレッショルド電圧）に到達するとき遮断される。

ＰＭＯＳトランジスタ２０３は、電源ライン１０１，１０２の間に連結され、制御器１２１によって制御される。制御器１２１は、電源ライン１０１，１０２に連結され、調整電圧Ｖｒｅｇが目標電圧に到達したかの可否によってＰＭＯＳトランジスタ２０３の電流駆動能力を制御する。すなわち、高電圧Ｖｐｇｍが所望の電圧レベルに到達し、電源ライン１０２の電圧がＶｒｅｇ−２Ｖｔｈに到達した後、電源ライン１０２の電圧は、ＰＭＯＳトランジスタ２０３を通じてＶｒｅｇ電圧の目標電圧まで増加されることである。これは詳細に後述されることである。

この実施形態において、高電圧Ｖｐｇｍは、調整電圧Ｖｒｅｇより高く設定される。例えば、高電圧Ｖｐｇｍは、電源ライン１０１，１０２の間の電圧差がＮＭＯＳトランジスタ２０１，２０２のスレッショルド電圧の和より小さいように（又は、ＰＭＯＳトランジスタ２０３のブレイクダウン電圧より小さいように）設定される。ＮＭＯＳ及びＰＭＯＳトランジスタ２０１，２０２，２０３は、高電圧Ｖｐｇｍに耐えることができるよく知られた高電圧トランジスタである。

ＮＭＯＳトランジスタ２０１，２０２は、電圧ライン１０２がＶｒｅｇ−２Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタのスレッショルド電圧）の電圧に充電されるときまで動作する。言い換えれば、電圧ライン１０２がＶｒｅｇ−２Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタのスレッショルド電圧）の電圧に充電されるとき、ＮＭＯＳトランジスタ２０１，２０２によって形成される電流経路は遮断される。この際、電源ライン１０１，１０２の間の電圧差は、最大Ｖｒｅｇ−２Ｖｔｈの電圧になる。調整電圧Ｖｒｅｇは、電流バイパス経路（ｃｕｒｒｅｎｔ ｂｙｐａｓｓ ｐａｔｈ）を形成するＮＭＯＳトランジスタ２０１，２０２を通じて急速に増加される。電圧ライン１０２がＶｒｅｇ−２Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタのスレッショルド電圧）の電圧に到達した後、調整電圧Ｖｒｅｇが目標電圧に到達するときまで制御器１２１の制御によってＰＭＯＳトランジスタ２０３を通じて電源ライン１０２に電流が供給される。ＰＭＯＳトランジスタ２０３を通じて電源ライン１０２に電流が供給されることによって、調整電圧Ｖｒｅｇは目標電圧まで徐々に増加される。かかる電圧調整方式によれば、内部回路１３０に供給される調整電圧Ｖｒｅｇが一定に維持されないリップル現象を防止することが可能である。すなわち、調整電圧Ｖｒｅｇが一定に維持される。

図４は、図３に示された電圧レギュレータ回路の概略的なブロック図である。図４を参照すれば、本発明に従う電圧レギュレータ回路１１０は、電荷ポンプ（ｃｈａｒｇｅ ｐｕｍｐ）１１１と、電圧分配器（ｖｏｌｔａｇｅ ｄｉｖｉｄｅｒ）１１２と、基準電圧発生器（ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｏｒ）１１３と、比較器（ｃｏｍｐａｒａｔｏｒ）１１４と、発振器（ｏｓｃｉｌｌａｔｏｒ）１１５と、そしてクロックドライバー１１６と、を含む。

電荷ポンプ１１１は、クロック信号ＣＬＫに応答して高電圧Ｖｐｇｍを発生する。電圧分配器１１２は、高電圧Ｖｐｇｍを分配して分配電圧Ｖｄｖｄを出力する。比較器１１４は、電圧分配器１１２からの分配電圧Ｖｄｖｄと基準電圧発生器１１３からの基準電圧Ｖｒｅｆとを比較し、比較結果としてクロックイネーブル信号ＣＬＫ＿ＥＮを発生する。例えば、電圧分配器１１２からの分配電圧Ｖｄｖｄが基準電圧発生器１１３からの基準電圧Ｖｒｅｆより低いとき、比較器１１４は、クロックイネーブル信号ＣＬＫ＿ＥＮを活性化させる。クロックドライバー１１６は、クロックイネーブル信号ＣＬＫ＿ＥＮに応答して発振器１１５からの発振信号ＯＳＣをクロック信号ＣＬＫとして出力する。例えば、クロックイネーブル信号ＣＬＫ＿ＥＮがハイに活性化されるとき、発振信号ＯＳＣは、クロック信号ＣＬＫとして出力する。これは、電荷ポンプ１１１が動作することを意味する。クロックイネーブル信号ＣＬＫ＿ＥＮがローに非活性化されるとき、発振信号ＯＳＣが遮断されてクロック信号ＣＬＫはトグルされない。これは、電荷ポンプ１１１が動作しないことを意味する。

電圧レギュレータ回路１１０から生成される高電圧Ｖｐｇｍの場合、図２に示されたようなリップル現象が起こる。こうしたリップルは、前述したように、電荷ポンプ１１１を駆動するクロック信号ＣＬＫの追加的な生成（又は、不要な生成）によることである。こうした不要な生成又は追加的な生成は、図１及び図４に示されたようなフィードバックループ（電圧分配器、比較器、そしてクロック駆動器を通じて電荷ポンプのオン／オフ動作を制御するように構成された構造）を使用する場合必要不可欠なことであり、本発明の目的はこうした問題を解決しようとすることにあることではなく、そうした高電圧Ｖｐｇｍを調整して一定した調整電圧を得ることにある。

図５は、図３に示された電圧レギュレータ回路を示す回路図である。図５を参照すれば、電圧レギュレータ回路１２０は、ＮＭＯＳトランジスタ２０１，２０２と、ＰＭＯＳトランジスタ２０３と、そして制御器１２１と、を含む。制御器１２１は、ＰＭＯＳトランジスタ２０７と、ＮＭＯＳトランジスタ２０８と、電圧分配部１２１ａと、比較部１２１ｂと、そして電流源１２１ｃとから構成される。

電圧分配部１２１ａは、調整電圧Ｖｒｅｇを分配して分配電圧Ｖｄｖｄを出力し、抵抗器２０４，２０５とＮＭＯＳトランジスタ２０６とから構成される。抵抗器２０４は、電源ライン１０２とＮＤ１ノード（すなわち、電圧分配部の出力）の間に連結されている。抵抗器２０５とＮＭＯＳトランジスタ２０６は、ＮＤ１ノードと接地電圧との間に連結され、ＮＭＯＳトランジスタ２０６は、制御信号Ｃによって制御される。比較部１２１ｂは、分配電圧Ｖｄｖｄが基準電圧Ｖｒｅｆより低いかの可否を検出する。比較部１２１ｂは、検出結果によってＮＭＯＳトランジスタ２０８の電流駆動能力を制御する。ＰＭＯＳトランジスタ２０７とＮＭＯＳトランジスタ２０８は、電源ライン１０１とＮＤ３ノード（又は、電流源）との間に直列連結され、ＰＭＯＳトランジスタ２０７のゲートは、ＮＭＯＳトランジスタ２０８のドレーンに連結されている。電流源１２１ｃは、ＮＤ３ノードに連結され、抵抗器２０９とＮＭＯＳトランジスタ２１０，２１１とから構成される。

図５において、トランジスタ２０１，２０２，２０３，２０７，２０８は、高電圧Ｖｐｇｍに耐えることができるよく知られた高電圧トランジスタである。

図６は、本発明に従う半導体装置から生成される高電圧Ｖｐｇｍと調整電圧Ｖｒｅｇの変化を示す図面である。図６に示すように、高電圧Ｖｐｇｍにはリップル現象が発生するのに対して調整電圧Ｖｒｅｇにはリップル現象が発生しない。時刻ｔ２以降、調整電圧Ｖｒｅｇは、一定になる。以下、本発明に従う半導体装置の動作を参照図面に基づいて詳細に説明する。

本発明に従う半導体装置は、不揮発性メモリ装置として、図３に示された内部回路１３０は、この分野によく知られたメモリセルアレイ、行デコーダ回路、感知増幅回路などを含む。こうした場合、調整電圧Ｖｒｅｇは、プログラム動作時ワードラインに供給されるワードライン電圧（又はプログラム電圧）であり、高電圧発生回路１１０と電圧レギュレータ回路１２０は、ワードライン電圧（又は、プログラム電圧）Ｖｒｅｇを発生するワードライン電圧発生回路（又はプログラム電圧発生回路）を構成する。だが、本発明に従う半導体装置がこれに限定されないことは当業者に自明である。

高電圧発生回路１１０の電荷ポンプ１１１が高電圧Ｖｐｇｍを生成し始めることによって、高電圧Ｖｐｇｍは、図６に示されたように目標電圧Ｖ１に早い速度で増加する。高電圧Ｖｐｇｍが目標電圧Ｖ１に早い速度で増加することによって、ＮＭＯＳトランジスタ２０１，２０２を通じて電源ライン１０１から電源ライン１０２に電流が供給される。これは、図６に示されている。調整電圧Ｖｒｅｇが高電圧Ｖｐｇｍに沿って早い速度に増加する。この際、調整電圧Ｖｒｅｇと高電圧Ｖｐｇｍとの間の電圧差は、ＮＭＯＳトランジスタ２０１，２０２のスレッショルド電圧の和になる。すなわち、電源ライン１０１，１０２の間の電圧差は、ＮＭＯＳトランジスタ２０１，２０２のスレッショルド電圧の和になる。ＮＭＯＳトランジスタ２０１，２０２を通じて早い速度に増加されることと同時に、ＰＭＯＳトランジスタ２０３を通じて電源ライン１０２に電流が供給される。この際、電源ライン１０２の充電電流は、大部分ＮＭＯＳトランジスタ２０１，２０２に供給される。前述したように、電源ライン１０１，１０２の間の電圧差又はＮＭＯＳトランジスタ２０１，２０２のスレッショルド電圧の和は、ＰＭＯＳトランジスタ２０３のブレイクダウン電圧より小さく設定されなければならない。

高電圧Ｖｐｇｍが目標電圧Ｖ１に到達するとき、電荷ポンプ１１１の動作が停止される。前述したように、高電圧Ｖｐｇｍが所望の電圧に到達する時点から電荷ポンプ１１１が消える時点までクロック信号ＣＬＫが追加的に生成される。クロック信号ＣＬＫの追加的な生成によって図６に示されたようにリップル現象（高電圧Ｖｐｇｍが一定に維持されないこと）が生ずる。そのように発生したリップル現象は、本発明に従う電圧レギュレータ回路１２０を通じて除去され、その結果一定に維持される調整電圧Ｖｒｅｇが生成される。より詳しく説明すれば、次の通りである。

高電圧Ｖｐｇｍと調整電圧Ｖｒｅｇとの間の電圧差が最大２Ｖｔｈ（Ｖｔｈ：ＮＭＯＳトランジスタ２０１，２０２それぞれのスレッショルド電圧）の電圧になるとき、すなわち、ｔ１時点でＮＭＯＳトランジスタ２０１，２０２によって形成される電流経路は遮断される。以後、単にＰＭＯＳトランジスタ２０３を通じて電源ライン１０１から電源ライン１０２に電流が供給される。これにより、調整電圧Ｖｒｅｇの立上り速度が遅くなる。一旦、高電圧Ｖｐｇｍが所望の電圧Ｖ１に到達すれば、ＮＭＯＳトランジスタ２０８の電流駆動能力が比較部１２１ｂによって制御される。ＰＭＯＳトランジスタ２０３の電流供給によって、調整電圧Ｖｒｅｇが所望のレベルＶ２までゆっくりと増加することによって、ＮＭＯＳトランジスタ２０８のゲート電圧がなだらかに下降する。これにより、ＮＭＯＳトランジスタ２０８を通じて流れる電流が減少する。こうした電流減少は、調整電圧Ｖｒｅｇが目標電圧Ｖ２に到達するときまで成される。調整電圧Ｖｒｅｇが目標電圧Ｖ２に到達した後、ＰＭＯＳトランジスタ２０３を通じて充電される電流Ｉ２が電圧分配部１２１ａを通じて流れる漏洩電流Ｉ３と一致する時点で調整電圧Ｖｒｅｇが安定化される。すなわち、調整電圧Ｖｒｅｇが一定に維持される。

この実施形態において、本発明の半導体装置は、調整電圧Ｖｒｅｇが段階的な増加なしで一定に維持されるように実現された。不揮発性メモリ装置において、高密度なメモリセルのスレッショルド電圧分布を正確に調整するためにＩＳＰＰ（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ）スキームが提供されてきている。ＩＳＰＰスキームによれば、ワードライン電圧（又はプログラム電圧）は、プログラムループが反復されることによって所定の増加分ほど漸次的に増加される。プログラムループごとに所定の増加分ほどワードライン電圧（すなわち、調整電圧）を増加させるためには、抵抗分配率が可変されるように電圧分配器（図４の１１２及び図５の１２１ａ）を実現しなければならない。これは、図１に示されたトリミング回路のように図４及び図５の電圧分配器を実現することによって達成できる。

図５の回路構造によって生成された調整電圧Ｖｒｅｇがプログラム電圧として使用される場合、プログラムされたメモリセルのスレッショルド電圧の分布を均一に制御することが可能である。プログラム電圧が一定に維持されない場合、不規則な電圧レベルによってメモリセルのプログラム速度が予想される結果とは異なる。そうした理由から、プログラム電圧として調整電圧Ｖｒｅｇを一定に維持することによって、メモリセルのスレッショルド電圧の分布を予想される結果通り均一に制御する。

本発明に従う回路の構成及び動作を前述した説明及び図面によって示したが、これは例を挙げて説明したことに過ぎなく、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。

従来技術による高電圧発生回路を示す回路図である。 図１の高電圧発生回路から生成された高電圧の波形を示す図面である。 本発明に従う半導体装置を概略的に示すブロック図である。 図３に示された高電圧発生回路を示す回路図である。 図３に示された電圧レギュレータ回路を示す回路図である。 本発明に従う半導体装置から生成される高電圧と調整電圧の変化を示す図面である。

符号の説明

１００ 半導体装置
１１０ 高電圧発生回路
１２０ 電圧レギュレータ回路
１３０ 内部回路

Claims (17)

1. 第１の電源ラインと第２の電源ラインとの間に連結された第１のＰＭＯＳトランジスタと、
   前記第１の電源ラインに高電圧を供給する高電圧発生回路と、
   前記第１の電源ラインから前記第２の電源ラインに電流を供給する電流バイパス回路と
   前記第２の電源ラインの電圧に応答して前記第１のＰＭＯＳトランジスタの電流駆動能力を制御する制御器とを含み、
   前記高電圧が第１の目標電圧に到達するとき、前記電流バイパス回路の電流供給が遮断される反面に、前記第２の電源ラインの電圧が前記第１の目標電圧より低い第２の目標電圧に到達するときまで前記第２の電源ラインへの電流供給は、前記第１のＰＭＯＳトランジスタを通じて行われることを特徴とする半導体装置。
2. 前記電流バイパス回路は、ダイオードとして動作するように前記第１及び第２の電源ラインの間に直列連結された第１及び第２のＮＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２の電源ラインの間の電圧差は、前記第１及び第２のＮＭＯＳトランジスタのスレッショルド電圧の和と同じか、或いは該スレッショルド電圧の和より小さいことを特徴とする請求項２に記載の半導体装置。
4. 前記第１及び第２の電源ラインの間の電圧差は、前記ＰＭＯＳトランジスタのブレイクダウン電圧より小さいことを特徴とする請求項１に記載の半導体装置。
5. 前記第１のＰＭＯＳトランジスタと前記第１及び第２のＮＭＯＳトランジスタは、高電圧トランジスタであることを特徴とする請求項２に記載の半導体装置。
6. 前記高電圧が前記第１の目標電圧に到達した後、前記第２の電源ラインの電圧は、前記第１のＰＭＯＳトランジスタを通じて供給される電流によって安定化されることを特徴とする請求項１に記載の半導体装置。
7. 前記第１のＰＭＯＳトランジスタ、前記電流バイパス回路、そして前記制御器は、前記高電圧を調整して前記第２の電源ラインに調整電圧を出力する電圧レギュレータ回路を構成することを特徴とする請求項１に記載の半導体装置。
8. 前記制御器は、
   電流源と、
   前記第１の電源ラインに連結され、前記第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、
   前記第２のＰＭＯＳトランジスタのドレーンと前記電流源との間に連結されたＮＭＯＳトランジスタと、
   前記第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、
   前記分配電圧が基準電圧より低いかの可否によって前記ＮＭＯＳトランジスタのゲート電圧を制御する比較部と
   を含むことを特徴とする請求項１に記載の半導体装置。
9. 第１の電源ラインに伝達される高電圧を発生する高電圧発生回路と、
   前記高電圧を調整して調整電圧を第２の電源ラインに出力する電圧レギュレータ回路と、
   前記調整電圧に応答して動作する内部回路とを含み、
   前記電圧レギュレータ回路は、
   前記第１及び第２の電源ラインの間に連結された第１のＰＭＯＳトランジスタと、
   前記第１の電源ラインから前記第２の電源ラインに電流を供給する電流バイパス回路と、
   前記第２の電源ラインの電圧に応答して前記第１のＰＭＯＳトランジスタの電流駆動能力を制御する制御器とを含むことを特徴とする半導体装置。
10. 前記電流バイパス回路は、ダイオードとして動作するように前記第１及び第の電源ラインの間に直列連結された第１及び第２のＮＭＯＳトランジスタを含むことを特徴とする請求項９に記載の半導体装置。
11. 前記第１及び第２の電源ラインの間の電圧差は、前記第１及び第２のＮＭＯＳトランジスタのスレッショルド電圧の和と同じか、或いは該スレッショルド電圧の和より小さいことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１及び第２の電源ラインの間の電圧差は、前記第１のＰＭＯＳトランジスタのブレイクダウン電圧より小さいことを特徴とする請求項９に記載の半導体装置。
13. 前記第１のＰＭＯＳトランジスタと前記第１及び第２のＮＭＯＳトランジスタは、高電圧トランジスタであることを特徴とする請求項１０に記載の半導体装置。
14. 前記高電圧が目標電圧に到達した後、前記第２の電源ラインの電圧は、前記第１のＰＭＯＳトランジスタを通じて供給される電流によって安定化されることを特徴とする請求項９に記載の半導体装置。
15. 前記制御器は、
    電流源と、
    前記第１の電源ラインに連結され、前記第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、
    前記第２のＰＭＯＳトランジスタのドレーンと前記電流源との間に連結されたＮＭＯＳトランジスタと、
    前記第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、
    前記分配電圧が基準電圧より低いかの可否によって前記ＮＭＯＳトランジスタのゲート電圧を制御する比較部と
    を含むことを特徴とする請求項９に記載の半導体装置。
16. 前記高電圧が第１の目標電圧に到達するとき、前記電流バイパス回路の電流供給は、遮断される反面に、前記第２の電源ラインが前記第１の目標電圧より低い第２の目標電圧に到達するときまで前記第２の電源ラインへの電流供給は、前記第１のＰＭＯＳトランジスタを通じて行われることを特徴とする請求項９に記載の半導体装置。
17. 第１の電源ラインに高電圧を出力する高電圧発生回路と、
    前記第１の電源ラインと第２の電源ラインとの間に連結された第１及び第２のダイオード−連結されたＮＭＯＳトランジスタと、
    前記第１及び第２の電源ラインの間に連結された第１のＰＭＯＳトランジスタと、
    前記第１の電源ラインに連結され、前記第１のＰＭＯＳトランジスタと電流ミラーとを構成する第２のＰＭＯＳトランジスタと、
    前記第２のＰＭＯＳトランジスタのドレーンと電流源との間に連結されたＮＭＯＳトランジスタと、
    前記第２の電源ラインの電圧を分配して分配電圧を発生する電圧分配部と、
    前記分配電圧が基準電圧より低いかの可否にとって前記ＮＭＯＳトランジスタのゲート電圧を制御する比較部と
    を含むことを特徴とする半導体装置。
    

Images