JP4975310B2

JP4975310B2 - リップルフリー高電圧発生回路及び方法、及びこれを具備した半導体メモリ装置

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Description

本発明は半導体メモリ装置に係り、さらに具体的には安定した出力を有する高電圧発生回路及びこれを具備した半導体メモリ装置に関する。

一般的に、半導体メモリ装置は衛星から家庭用電子機器に至るまでマイクロプロセッサーを基盤にした応用及びコンピュータなどのデジタルロジック設計において、最も必須に使用されているマイクロ電子素子である。よって、高速及び高集積度のための半導体メモリの製造技術の進歩は、他のデジタルロジック系列の性能基準を確立するのに役に立つ。

半導体メモリ装置は、大きく揮発性半導体メモリ装置と不揮発性メモリ装置で分けられる。揮発性半導体メモリ装置は、電源が印加される間データが貯蔵されて読み出され、電源が遮断される時データは消失する。一方、ＭＲＯＭ（ＭＡＳＫＲＯＭ)、ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）、ＥＰＲＯＭ（ＥｒａｓａｂｌｅＡＮＤＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅＡＮＤＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）などのような不揮発性メモリ装置は、電源が遮断されてもデータを貯蔵することができる。不揮発性メモリのうちでもフラッシュメモリは電気的にセルのデータを一括的に消去する機能を有しているので、コンピュータ及びメモリカードなどに広く使用されている。

フラッシュメモリはセルとビットラインの連結状態によってＮＯＲ型とＮＡＮＤ型で区分される。ＮＯＲ型フラッシュメモリは、一つのビットラインに二つ以上のセルトランジスタが並列に連結された形態として、チャンネルホットエレクトロン（ｃｈａｎｎｅｌｈｏｔｅｌｅｃｔｒｏｎ）方式を使用してデータを貯蔵して、Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍｔｕｎｎｅｌｉｎｇ）方式を使用してデータを消去する。そして、ＮＡＮＤ型フラッシュメモリは一つのビットラインに二つ以上のセルトランジスタが直列に連結された形態として、Ｆ−Ｎトンネリング方式を使用してデータを貯蔵及び消去する。一般的に、ＮＯＲ型フラッシュメモリは電流消耗が大きくて高集積化には不利であるが、高速化に容易に対処することができる長所があり、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するので、高集積化に有利な長所がある。

ＮＡＮＤ型フラッシュメモリの消去及びプログラム方法は特許文献１及び２に各々開示されている。フラッシュメモリセルを消去／プログラムするためには、周知のように、電源電圧より高い電圧（以下、高電圧と称する）を要する。フラッシュメモリのための高電圧／プログラム電圧発生回路は特許文献３に開示されている。

図１は一般的なフラッシュメモリ装置のアレイ１１０構成を示す図である。図１を参照すると、フラッシュメモリ装置は一般的に各々のフローティングゲートトランジスタで構成されたメモリセルのアレイ１１０を含む。ＮＡＮＤ型フラッシュメモリ装置の場合、前記アレイ１１０はフローティングゲートトランジスタのストリング（または、“ＮＡＮＤストリング”と呼ばれる）を含む。各フローティングゲートトランジスタＭ０〜Ｍ１５は各ストリング内に配列されるストリング選択トランジスタＳＳＴとグラウンド選択トランジスタＧＳＴとの間に直列連結される。前記ＮＡＮＤストリングに交差されるように複数個のワードラインＷＬ０〜ＷＬ１５が配列される。各ワードラインＷＬ０〜ＷＬ１５は各ＮＡＮＤストリングの対応するフローティングゲートトランジスタＭ０〜Ｍ１５の制御ゲートに連結される。

初期に、前記フローティングゲートトランジスタ、すなわち、メモリセルは、例えば、−３Ｖのスレッショルド電圧を有するように消去される。メモリセルをプログラムするため、所定時間の間選択されたメモリセルのワードラインに高電圧（例えば、２０Ｖ）を印加するようになれば、選択されたメモリセルはさらに高いスレッショルド電圧に変化される。一方、残り（選択されない）のメモリセルのスレッショルド電圧は変わらなくなる。

しかし、同一のワードライン上に連結された複数個のメモリセルのうちの、一部のメモリセルのみ選択してプログラムしようとする時、次のような問題点が生ずる。例えば、ワードラインにプログラム電圧が印加される時、プログラム電圧は選択されたメモリセルのみではなく、同一のワードラインに連結された選択されていない（非選択）メモリセルにも印加される。その結果、選択されたメモリセルのプログラム時、同一のワードライン上に配列された非選択されたメモリセルがプログラムされる問題が発生する。このように、選択されたワードラインに連結された非選択メモリセルから発生される意図しないプログラムを“プログラムディスターブ”と言う。

プログラムディスターブを防止するために使用される技術のうちの一つは、セルフブースティングスキーム（ｓｅｌｆ−ｂｏｏｓｔｉｎｇｓｃｈｅｍｅ）を利用したプログラム禁止方法である。これは特許文献４及び５に開示されている。

セルフブースティングスキームを利用したプログラム禁止方法では、グラウンド選択トランジスタのゲートに０Ｖの電圧を印加して、グラウンド経路を遮断する。選択ビットラインには０Ｖの電圧が印加され、非選択ビットラインにはプログラム禁止電圧（ｐｒｏｇｒａｍｉｎｈｉｂｉｔｉｏｎｖｏｌｔａｇｅ）として３．３Ｖまたは５Ｖの電源電圧Ｖｃｃが印加される。これと同時に、ストリング選択トランジスタのゲートには電源電圧が印加される。ストリング選択トランジスタのソースがＶｃｃ〜Ｖｔｈ（Ｖｔｈはストリング選択トランジスタのスレッショルド電圧）まで充電された後は、前記ストリング選択トランジスタはショットオフされる。その次に、選択されたワードラインにプログラム電圧Ｖｐｇｍが印加され、非選択ワードラインにはパス電圧Ｖｐａｓｓが印加されて、プログラム禁止されたセルトランジスタのチャンネル電圧がブースティングされる。これはフローティングゲートとチャンネルとの間にＦ−Ｎトンネリングが生じないようにして、その結果、プログラム禁止されたセルトランジスタが初期の消去状態を維持することができるようになる。

しかし、プログラム時、ワードラインに印加される電圧の上昇速度が速い場合には（すなわち、発生されるプログラム電圧の勾配が大きい場合）、隣接ワードラインと、隣接信号ラインＳＳＬ、ＧＳＬとの間にカップリングが発生する。これによって、ストリング選択ラインＳＳＬとグラウンド選択トランジスタＧＳＴに印加される電圧が一時的に上昇する。特に、ストリング選択ラインＳＳＬから発生されるカップリングは、ブースティングされたチャンネル電荷がストリング選択トランジスタＳＳＴを通じて抜けるようにすることによって、ブースティング効率を減少させて、プログラムディスターブを誘発するようになる。よって、プログラムディスターブ現象が発生されないように、プログラム電圧を調整することができる方案が要求される。これと共に、調節されたプログラム電圧を安定したレベルに提供することができる新しい方案が要求される。
米国特許第５，４７３，５６３号米国特許第５，６９６，７１７号米国特許第５，６４２，３０９号米国特許第５，６７７，８７３号米国特許第５，９９１，２０２号 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Schem"、IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156 (Suh, Kang-Deog, et al.)

本発明の課題は、プログラム電圧の上昇速度を制御してプログラムディスターブを防止することができる高電圧発生回路及び方法と、これを具備した半導体メモリ装置を提供することにある。

本発明の他の課題は、調整された電圧上昇速度がプログラム動作時間に及ぶ影響を最小化し、かつワードラインに安定したプログラム電圧を提供することができる高電圧発生回路及び方法と、これを具備した半導体メモリ装置を提供することにある。

上述の目的を解決するために本発明の特徴によると、高電圧を発生する方法は、第１電圧ランピング速度を有する初期電圧を発生する段階と、前記初期電圧に応答して前記第１電圧ランピング速度より遅い第２電圧ランピング速度を有する第１ランピング電圧を発生する段階と、前記第１ランピング電圧に応答して前記第２電圧ランピング速度より遅い第３電圧ランピング速度を有する第２ランピング電圧を発生する段階とを含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を発生する段階では、前記第１ランピング電圧が所定の目標電圧レベル（ｐｒｅｄｅｔｅｒｍｉｎｅｄｔａｒｇｅｔｖｏｌｔａｇｅｌｅｖｅｌ）に到逹するまで前記第１ランピング電圧を増加させることを特徴とする。

この実施形態において、前記第１ランピング電圧が前記所定の目標電圧レベルに到逹するまで前記第１ランピング電圧を出力する段階をさらに含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を出力する段階では、前記第１ランピング電圧の電圧レベルを減らし、前記減った第１ランピング電圧を出力することを特徴とする。

この実施形態において、前記減った第１ランピング電圧は、前記第１ランピング電圧の電圧レベルよりＭＯＳトランジスタのスレッショルド電圧だけ低い電圧レベルを有することを特徴とする。

この実施形態において、前記減った第１ランピング電圧は、不揮発性メモリ装置のプログラム電圧がセッティングされる間出力されることを特徴とする。

この実施形態において、前記不揮発性メモリ装置は複数個のストリング選択ラインと複数個のワードラインとを含み、前記不揮発性メモリ装置の前記複数個のストリング選択ラインの少なくとも一部及び／または前記複数個のワードラインのうちの少なくとも一部に対する容量性結合（ｃａｐａｃｉｔｉｖｅｃｏｕｐｌｉｎｇ）を減らすか、最小化するため、前記第１ランピング電圧のランピング速度を選択することを特徴とする。

この実施形態において、前記不揮発性メモリ装置はフラッシュメモリ装置を含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を発生する段階はクロック信号に応答して電圧レベルを増加させる段階を含むことを特徴とする。

この実施形態において、前記電圧レベルを増加させる段階では、チャージポンピング回路によって受信されたクロック信号に応答して前記チャージポンピング回路の出力ロード（ｏｕｔｐｕｔｌｏａｄ）を充電することを特徴とする。

この実施形態において、前記第１ランピング電圧は第１リップルを含み、前記第２ランピング電圧は前記第１リップルより少ない第２リップルを含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を増加させる段階では、前記第１ランピング電圧を一定量ずつ段階的に増加させることを特徴とする。

この実施形態において、前記第２ランピング電圧を発生する段階は出力ドライバに前記第１ランピング電圧を供給する段階と、前記出力ドライバの出力に前記第２ランピング電圧を提供する段階と、前記出力ドライバと接地との間に比較的一定の電流を提供する段階と、前記第２ランピング電圧を所定の抵抗比で分圧して提供する段階と、前記分圧された電圧を所定の基準電圧と比較する段階と、前記比較結果に応答して前記第２ランピング電圧のレベルを調節する段階とを含むことを特徴とする。

本発明の他の特徴によると、不揮発性メモリ装置をプログラムする高電圧を発生する方法は、第１ランピング速度を有する第１ランピング電圧を発生する段階と、前記第１ランピング電圧が所定のレベルに到逹するまで前記第１ランピング電圧を出力する段階と、前記第１ランピング電圧より減ったリップルを有する第２ランピング電圧を発生する段階と、前記第１ランピング電圧が前記所定のレベルに到逹すれば、前記第２ランピング電圧を出力する段階とを含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を発生する段階では、入力電圧のランピング速度より遅い第１ランピング速度を有する第１ランピング電圧を発生することを特徴とする。

この実施形態において、前記第１ランピング電圧を発生する段階では、前記入力電圧の上昇時間より長い上昇時間を有する第１ランピング電圧を発生することを特徴とする。

この実施形態において、前記第２ランピング電圧を発生する段階では、前記第１ランピング電圧に応答して前記第２ランピング電圧を発生し、前記第２ランピング電圧は前記第１ランピング電圧のリップルより低いリップルを有することを特徴とする。

この実施形態において、前記第２ランピング電圧を発生する段階は、出力ドライバに前記第１ランピング電圧を供給する段階と、前記出力ドライバの出力に前記第２ランピング電圧を提供する段階と、前記出力ドライバと接地との間に比較的一定の電流を提供する段階と、前記第２ランピング電圧を所定の抵抗比で分圧して提供する段階と、前記分圧された電圧を所定の基準電圧と比較する段階と、前記比較結果に応答して前記第２ランピング電圧のレベルを調節する段階とを含むことを特徴とする。

本発明の他の特徴によると、高電圧発生回路は第１ランピング速度を有する初期電圧を発生する高電圧発生部と、前記初期電圧に応答して前記第１ランピング速度より遅い第２ランピング速度を有する第１ランピング電圧を発生するランピング回路と、前記ランピング回路に反応して前記第２ランピング速度より遅い第３ランピング速度を有する第２ランピング電圧を発生して、前記第１ランピング電圧の電圧レベルに応答して前記第１ランピング電圧または前記第２ランピング電圧を出力する電圧制御部とを含むことを特徴とする。

この実施形態において、前記高電圧発生部はクロック信号に応答して所定の電圧レベルに出力信号を充電するポンピング回路と、前記出力信号に応答して前記クロック信号を制御する第１電圧レギュレータとを含むことを特徴とする。

この実施形態において、前記第１電圧レギュレータは、前記出力信号が目標電圧レベルより低い時、前記クロック信号を活性化して、前記出力信号が前記目標電圧を超過する時、前記クロック信号を非活性化することを特徴とする。

この実施形態において、前記第１ランピング電圧は前記第１ランピング電圧と関連する第１リップルを含み、前記第２ランピング電圧は前記第２ランピング電圧と関連する第２リップルを含み、前記第２リップルは前記第１リップルより低いことを特徴とする。

この実施形態において、前記ランピング回路は大きさが段階的に増加した前記第１ランピング電圧を発生することを特徴とする。

この実施形態において、前記電圧制御部は、前記第１ランピング電圧の第２ランピング速度より遅い第３ランピング速度を有する前記第２ランピング電圧を発生する第２電圧レギュレータを含むことを特徴とする。

この実施形態において、前記第２電圧レギュレータは前記第１プログラム電圧を受け入れる出力ドライバと、前記出力ドライバに連結され、前記第２ランピング電圧を出力する出力端子と、前記出力ドライバと接地端子との間に一定の電流を提供する電流源と、前記出力端子に連結され、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含むことを特徴とする。

この実施形態において、前記電圧調節部は前記第１ランピング電圧が所定の値より低い時、前記第１ランピング電圧を出力するバイパス回路を含むことを特徴とする。

この実施形態において、前記バイパス回路は前記第１ランピング電圧が出力される以前に前記第１ランピング電圧のレベルを減少させることを特徴とする。

この実施形態において、前記バイパス回路は所定のスレッショルド電圧を有する直列に連結された一つまたはそれ以上のトランジスタを含むことを特徴とする。

この実施形態において、前記レベル調節部は前記比較器に接続されたゲート端子と、前記出力ドライバに接続されたドレイン端子と、前記電流源に接続されたソース端子を有するＭＯＳトランジスタとを含むことを特徴とする。

この実施形態において、前記出力ドライバはカレントミラー（ｃｕｒｒｅｎｔｍｉｒｒｏｒ）を構成する一対のＮＭＯＳトランジスタを含むことを特徴とする。

この実施形態において、前記電流源はカレントミラーを構成する一対のＮＭＯＳトランジスタを含むことを特徴とする。

本発明のまた他の特徴によると、プログラム電圧を発生する回路は、初期電圧信号を発生するポンピング回路と、前記ポンピング回路と連結されて、前記初期電圧信号の電圧レベルを調節する第１電圧レギュレータと、前記ポンピング回路に連結されて、前記初期電圧信号に応答して第１ランピング電圧を発生するランピング回路と、前記ランピング回路に連結されて、前記第１ランピング電圧のリップルより減ったリップルを有する第２ランピング電圧を発生する第２電圧レギュレータとを含むことを特徴とする。

この実施形態において、前記第１ランピング電圧を所定の値に減少させ、前記第１ランピング電圧が所定の電圧レベルより低い時、前記減った第１ランピング電圧を出力するバイパス回路をさらに含むことを特徴とする。

この実施形態において、前記ランピング回路は前記第１ランピング電圧のランピング速度が前記初期電圧信号のランピング速度より遅くなるように制御することを特徴とする。

この実施形態において、前記第２電圧レギュレータは前記第１ランピング電圧のランピング速度より遅いランピング速度を有する前記第２ランピング電圧を発生することを特徴とする。

この実施形態において、前記第２電圧レギュレータは、前記第１プログラム電圧を受け入れる出力ドライバと、前記出力ドライバに連結されて、前記第２ランピング電圧を出力する出力端子と、前記出力ドライバと接地端子との間に一定の電流を提供する電流源と、前記出力端子に連結されて、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含むことを特徴とする。

本発明による高電圧発生回路及び半導体メモリ装置によると、カップリングが発生されない範囲内でプログラム電圧の上昇速度が制御され、プログラムディスターブが防止される。

そして、調整された電圧上昇速度がプログラム動作時間に及ぶ影響は最小化し、かつ安全にプログラム電圧を提供することができるようになる。

以下では、本発明の望ましい実施形態が参照の図に基づいて詳細に説明する。

本発明の新規した高電圧発生回路及びこれを具備した半導体メモリ装置は、プログラム電圧の上昇速度を調節して段階的に増加したレベルを有するプログラム電圧を発生して、段階的に増加した各レベル別プログラム電圧の電圧上昇速度を調節してプログラム電圧に存在するリップルを除去する。リップルが除去されたプログラム電圧は、選択されたワードラインに直ちに印加されず、プログラム電圧が全部セッティングされた以後にワードラインに印加される。プログラム電圧がセッティングされる区間の間にはリップルが除去されたプログラム電圧に代えて、リップルが除去される以前のプログラム電圧がバイパスされる。その結果、調整された電圧がプログラム動作時間に及ぶ影響を最小化し、かつワードラインに安定したプログラム電圧を提供することができるようになる。

下で説明される半導体メモリ装置はフラッシュメモリ装置として、メモリセルアレイ、行デコーディング回路、列デコーディング回路、感知増幅回路などを含む。前記メモリセルアレイは、図１に示したメモリセルアレイと同一の構成を有する。高電圧発生回路１００から発生された高電圧Ｖｐｇｍは、プログラム時、プログラム電圧としてワードラインに印加される。しかし、本発明による高電圧発生回路１００がフラッシュメモリ装置にだけ限らないことは、この分野の通常の知識を持った者において自明である。

図２Ａは本発明の実施形態による高電圧発生回路１００の概略的な構成を示すブロック図である。図２Ａを参照すると、高電圧発生回路１００は高電圧発生部（ｈｉｇｈｖｏｌｔａｇｅｇｅｎｅｒａｔｉｎｇｕｎｉｔ）４０、ランピング回路（ｒａｍｐｉｎｇｃｉｒｃｕｉｔ）５０及び電圧調節部（ｖｏｌｔａｇｅｃｏｎｔｒｏｌｕｎｉｔ）６０を含む。高電圧発生部４０は初期電圧Ｖｐｇｍｉを発生する。ランピング回路５０は前記初期電圧Ｖｐｇｍｉに応答してランピング電圧（ｒａｍｐｉｎｇｖｏｌｔａｇｅ：ＶｐｇｍＲ）を発生する。ランピング電圧ＶｐｇｍＲは初期電圧Ｖｐｇｍｉのランピング速度（ｒａｍｐｉｎｇｓｐｅｅｄ）より遅いランピング速度を有する。ランピング電圧ＶｐｇｍＲは電圧調節部６０に提供される。電圧調節部６０はランピング電圧ＶｐｇｍＲに存在するリップルを減速させる。よって、電圧調節部６０によって出力されるプログラム電圧Ｖｐｇｍはランピング電圧ＶｐｇｍＲより低いリップルを有することができるようになる。

図２Ｂは図２Ａに示した高電圧発生回路１００の詳細構成を示すブロック図である。図２Ａ及び図２Ｂを参照すると、高電圧発生部４０はポンピング回路（ｐｕｍｐｉｎｇｃｉｒｃｕｉｔ）１０と、第１電圧レギュレータ（ｆｉｒｓｔｖｏｌｔａｇｅｒｅｇｕｌａｔｏｒ）３０とを含む。そして、電圧調節部６０は第２電圧レギュレータ（ｓｅｃｏｎｄｖｏｌｔａｇｅｒｅｇｕｌａｔｏｒ）７０と、バイパス回路（ｂｙｐａｓｓｃｉｒｃｕｉｔ）９０とを含む。

チャージポンプ（ｃｈａｒｇｅｐｕｍｐ）としてよく知られているポンピング回路１０は、クロック信号ＣＬに応答して出力負荷を充電して、出力電圧に電源電圧Ｖｃｃより高いレベルの高電圧、すなわち初期電圧Ｖｐｇｍｉを発生する。ポンピング回路１０はチャージポンピング結果によって発生された初期電圧Ｖｐｇｍｉを第１電圧レギュレータ３０及びランピング回路５０に出力する。第１電圧レギュレータ３０は、ポンピング回路１０が一定のレベルの初期電圧Ｖｐｇｍｉを発生するように、クロック信号ＣＬＫの発生を制御する。

ランピング回路５０は、ポンピング回路１０から発生された初期電圧Ｖｐｇｍｉの電圧上昇速度（すなわち、ランピング速度）を制御して、段階的に上昇された電圧レベルを有するランピング電圧ＶｐｇｍＲを発生する。ランピング回路５０から発生されたランピング電圧ＶｐｇｍＲの電圧上昇速度は、カップリング効果を無視することができる程度の速度を有する。その結果、プログラムに使用される高電圧Ｖｐｇｍが瞬時に上昇せず、段階的に上昇することができるようになり、カップリングによるプログラムディスターブが防止される。この時、ランピング回路５０で実行されるランピングの段階及びランピングレベルは、カップリング効果を無視することができる所定の範囲内で多様に変形可能である。

第２電圧レギュレータ７０は、最終的に生成された高電圧Ｖｐｇｍの安定化のために、ランピング電圧ＶｐｇｍＲに存在するリップルを除去する。それによって、ランピング電圧ＶｐｇｍＲの電圧上昇速度はさらに遅くなる。すなわち、第２電圧レギュレータ７０はランピング電圧ＶｐｇｍＲより遅い電圧上昇速度を有するローリップル（ｌｏｗ−ｒｉｐｐｌｅ）ランピング電圧ＶｐｇｍＲ'を発生する。第２電圧レギュレータ７０から発生されたローリップルランピング電圧ＶｐｇｍＲ'の電圧レベルはランピング電圧ＶｐｇｍＲより低く設定される。第２電圧レギュレータ７０によるリップル除去動作によると、リップルは除去されるが、遅くなった電圧上昇速度によってプログラム電圧がセッティングされる時間が長くなることができる。よって、本発明ではプログラム電圧がセッティングされる区間（すなわち、プログラム電圧が所定のレベルに到達するまでの区間）にはバイパス回路９０を通じて前記ランピング電圧ＶｐｇｍＲをプログラム電圧として出力する。そして、プログラム電圧がセッティングされた後には（すなわち、プログラム電圧が所定レベルに到逹すれば）、第２電圧レギュレータ７０によるリップル除去結果ＶｐｇｍＲ'をプログラム電圧Ｖｐｇｍとして出力するようになる。その結果、第２電圧レギュレータ７０によって調整された電圧の上昇速度がプログラム動作時間に及ぶ影響は最小化し、かつ安定したプログラム電圧を提供することができるようになる。ここで、前記第２電圧レギュレータ７０によるリップル除去動作は、ランピングされない電圧（例えば、ポンピング電圧ｐｇｍｉなど）に存在するリップルを除去するのにも適用可能である。これは、この分野の通常の知識を持った者において自明である。本発明による高電圧発生回路１００を構成する各機能ブロックの構成及び動作は次のとおりである。

図３は図２に示した第１電圧レギュレータ３０の回路図である。図２及び図３を参照すると、第１電圧レギュレータ３０は電圧分配器（ｖｏｌｔａｇｅｄｉｖｉｄｅｒ）３１、比較器（ｃｏｍｐａｒａｔｏｒ）３３及びクロックドライバ（ｃｌｏｃｋｄｒｉｖｅｒ）３５を含む。

電圧分配器３１はポンピング回路１０から発生された初期電圧Ｖｐｇｍｉを分配して分配電圧Ｖｄｖｄを出力する。初期電圧Ｖｐｇｍｉの分配には、所定の抵抗値を有する抵抗Ｒ１、Ｒ２が使用される。比較器３３は、電圧分配器３１から発生された分配電圧Ｖｄｖｄと基準電圧発生器（図示しない）から入力された基準電圧Ｖｒｅｆとを比較する。そして、電圧分配器３１は比較結果としてクロックイネーブル信号ＣＬＫ＿ＥＮを発生する。例えば、比較器３３は分配電圧Ｖｄｖｄが基準電圧Ｖｒｅｆより低ければ、クロックイネーブル信号ＣＬＫ＿ＥＮを活性化させ、分配電圧Ｖｄｖｄが基準電圧Ｖｒｅｆより高ければ、クロックイネーブル信号ＣＬＫ＿ＥＮを非活性化させる。クロックドライバ３５はクロックイネーブル信号ＣＬＫ＿ＥＮに応答して、オシレータ（図示しない）から入力された発振信号ＯＳＣをクロック信号ＣＬＫとして出力する。例えば、クロックイネーブル信号ＣＬＫ＿ＥＮがハイ（ｈｉｇｈ）で活性化されれば、発振信号ＯＳＣはクロック信号ＣＬＫとして出力される。クロック信号ＣＬＫは、ポンピング回路１０がチャージポンピング動作によって出力負荷を充電することによって、出力電圧を上昇させるように制御する。そして、クロックイネーブル信号ＣＬＫ＿ＥＮがロー（ｌｏｗ）で非活性化されれば、発振信号ＯＳＣは遮断される。その結果、クロック信号ＣＬＫがトグルされず、ポンピング回路１０が動作しなくなる。

しかし、前記のような高電圧発生スキームによると、クロック信号ＣＬＫの発生をオン／オフするのには所定の遅延時間がかかる。前記遅延時間によって、ポンピング回路１０から出力される初期電圧Ｖｐｇｍｉにはリップルが発生する。このようなクロック信号ＣＬＫのオン／オフにかかる遅延時間は、図３に示したように電圧分配器３１、比較器３３、及びクロックドライバ３５を通じて電荷ポンプのオン／オフ動作を制御するフィードバックループを使用する場合、不可避なものと言える。よって、本発明では第２電圧レギュレータ７０を利用して出力される高電圧に存在するリップルを除去して、前記高電圧のレベルを一定に維持させる。その結果、高電圧から発生されることができるオーバーシュートの可能性も減らすことができるようになる。第２電圧レギュレータ７０に対する詳細構成は、図６で詳細に説明する。

一方、本発明による高電圧発生器１００は、プログラムされるメモリセルのスレッショルド電圧分布の幅を稠密にさせるために、“インクリモントステップパルスプログラムスキーム”（ｉｎｃｒｅｍｅｎｔａｌｓｔｅｐｐｕｌｓｅｐｒｏｇｒａｍｍｉｎｇ（ＩＳＰＰ）ｓｃｈｅｍｅ）によって高電圧を発生する。ＩＳＰＰスキームのプログラム方法によると、プログラム電圧Ｖｐｇｍは繰り返されるプログラムサイクルの間、最小電圧から最大電圧まで段階的に増加する一定幅のパルス形態を有する。このようなＩＳＰＰスキームは非特許文献１に開示されている。

ＩＳＰＰプログラミング方式によるプログラム電圧Ｖｐｇｍは、プログラムサイクルのプログラムループが繰り返されることによって、目標とする電圧のレベルが段階的に増加する。各プログラムサイクルは、周知のように、プログラム区間とプログラム検証区間からなる。プログラム電圧Ｖｐｇｍは決められた増加分△Ｖｐｇｍだけ増加するようになり、プログラム時間は各プログラムループに対して一定に維持される。

しかし、各プログラム段階別で徐々に増加したプログラム電圧Ｖｐｇｍが発生する場合には、カップリングノイズが増加するようになる。カップリングノイズは、メモリ装置の集積度が増加して、隣接した信号ライン間の間隔が減少することによって、隣接した信号ライン（例えば、隣接したワードライン、ストリング選択ラインＳＳＬ、またはグラウンド選択ラインＧＳＬ）の間にキャパシタンスカップリング（ＣａｐａｃｉｔａｎｃｅＣｏｕｐｌｉｎｇ）が増加して発生する。このような問題を解決するため、本発明による高電圧発生回路１００では各プログラムサイクルごとに徐々に増加した高電圧Ｖｐｇｍを直接発生する代わり、ランピング回路５０を利用して各プログラムサイクル別で目標とする電圧まで電圧が段階的に増加する。

図４は図２に示したランピング回路５０でプログラムサイクル別で発生されたランピング電圧ＶｐｇｍＲの出力波形を示す図である。図４を参照すると、ＩＳＰＰの各段階別で発生される電圧は、０Ｖ（または電源電圧レベルＶｃｃ）から各プログラムサイクルの目標電圧Ｖｔａｒｇｅｔまで瞬時に（または、急に）上昇されず、ランピング回路５０によって段階的に増加する。この時、ランピング回路５０によって発生されたランピング電圧ＶｐｇｍＲの電圧上昇速度は、カップリング効果を無視することができる程度の速度を有するように制御される。その結果、各プログラムサイクルに使用されるプログラム電圧の電圧上昇速度が減るようになり、ストリング選択ラインとワードラインとの間のカップリングによるブースティングチャージの減少効果を最大限抑制することができる。

図５は図４に示したランピング回路５０の出力波形のうちの任意のプログラムサイクルから発生されたランピング電圧ＶｐｇｍＲを拡大して示す図である。

図５を参照すると、ランピング回路５０から発生されたランピング電圧ＶｐｇｍＲは、目標とする電圧レベルＶｔａｒｇｅｔ以上のレベルでその値が一定に維持されないリップル現象が発生するようになる。このようなリップル現象は、図３に示したようにフィードバックループを使用する高電圧発生スキームで不可避に発生される現象である。よって、本発明では高電圧発生スキームの自体を変更する代わりに、第２電圧レギュレータ７０を通じてランピング電圧ＶｐｇｍＲに存在するリップルを除去する。このために、第２電圧レギュレータ７０は、各レベル別で発生されるランピング電圧ＶｐｇｍＲの電圧上昇速度が遅くなるように調整する。

図６は図２に示した第２電圧レギュレータ７０の回路図である。図６を参照すると、本発明による第２電圧レギュレータ７０は、電流供給部（ｃｕｒｒｅｎｔｓｏｕｒｃｅｕｎｉｔ）７１、出力ドライバ７３、電圧分配部７５、比較器７７、及びレベル調節部７９を含む。

電流供給部７１は電源電圧Ｖｃｃと接地との間に直列に連結された抵抗７１１と、第１ＮＭＯＳトランジスタ７１３と、前記第１ＮＭＯＳトランジスタ７１３とカレントミラーを形成する第２ＮＭＯＳトランジスタ７１５とを含む。ここで、電流供給部７１を構成する第１及び第２ＮＭＯＳトランジスタ７１３、７１５は低電圧トランジスタで構成される。第２ＮＭＯＳトランジスタ７１５の電流通路は第１ノードＮ１と接地との間に連結される。第１及び第２ＮＭＯＳトランジスタ７１３、７１５は電源電圧Ｖｃｃによって常にターンオンされて、第１ノードＮ１と接地との間で第１電流Ｉ１を一定に流す機能を実行する。

第１ノードＮ１にはレベル調節部７９と出力ドライバ７３が直列に連結される。レベル調節部７９は、ソース端子が第１ノードＮ１に連結され、ドレイン端子が第２ノードＮ２に連結されたＮＭＯＳトランジスタを含む。レベル調節部７９は、ゲートに入力される比較器７７の比較結果に従って電流駆動能力が制御される。ここで、レベル調節部７９を構成する前記ＮＭＯＳトランジスタは、高電圧ＶｐｇｍＲに耐えることができる高電圧トランジスタで構成される。

出力ドライバ７３はランピング回路５０からランピング電圧ＶｐｇｍＲを受け入れる。出力ドライバ７３は、ドレイン端子が第２ノードＮ２に連結され、ソース端子が第３ノードＮ３に連結された第１ＰＭＯＳトランジスタ７３１と、前記第１ＰＭＯＳトランジスタ７３１とカレントミラーを形成する第２ＰＭＯＳトランジスタ７３３とを含む。第２ＰＭＯＳトランジスタ７３３のソース端子は、第１ＰＭＯＳトランジスタ７３１のソース端子とともに第３ノードＮ３に連結される。そして、第２ＰＭＯＳトランジスタ７３３のドレイン端子には第４ノードＮ４が連結される。第４ノードＮ４には第２電圧レギュレータ７０の出力端子と電圧分配部７５が共通に連結される。ここで、出力ドライバ７３を構成する前記ＰＭＯＳトランジスタ７３１、７３３は、高電圧ＶｐｇｍＲに耐えることができる周知の高電圧トランジスタである。

出力ドライバ７３はランピング回路５０から入力されたランピング電圧ＶｐｇｍＲを出力端子に伝達する機能を実行する。出力ドライバ７３によって出力端子に伝達される電圧のレベルは、第３ノードＮ３と第４ノードＮ４との間に流れる第２電流Ｉ２の量によって調節される。第３ノードＮ３と第４ノードＮ４との間に流れる電流Ｉ２は、第３ノードＮ３と第２ノードＮ２との間に流れる電流に比例する。第３ノードＮ３と第２ノードＮ２との間に流れる電流の大きさは、電流供給部７１を構成する抵抗７１１の抵抗値によって決められ、レベル調節部７９の電流駆動能力によって調節される。

電圧分配部７５は、第４ノードＮ４の出力電圧を所定の抵抗比に分配する機能を実行する。このために電圧分配部７５は、第４ノードＮ４と第５ノードＮ５との間に連結された第１抵抗７５１と、第５ノードＮ５と接地との間に連結された第２抵抗７５３とを含む。第５ノードＮ５を通じて出力される電圧分配結果Ｖｄｖｄは、比較器７７に入力される。

比較器７７は、反転入力端子を通じて電圧分配部７５から入力された電圧分配結果Ｖｄｖｄを受け入れて、非反転入力端子を通じて所定の基準電圧Ｖｒｅｆを受け入れる。比較器７７は電圧分配結果Ｖｄｖｄと基準電圧Ｖｒｅｆとを比較して比較結果を発生する。比較器７７の比較結果は、レベル調節部７９を構成するＮＭＯＳトランジスタのゲートに入力される。レベル調節部７９は、比較器７７から発生された比較結果によって電流駆動能力が変化する。

周知のように、比較器７７は入力される二つの電圧の比較結果によって接地電圧と電源電圧Ｖｃｃとの間の値を有する比較結果を出力する。比較器７７から出力される比較結果は、電圧分配結果Ｖｄｖｄと基準電圧Ｖｒｅｆとの間の電圧差が大きくなるほど接地電圧または電源電圧Ｖｃｃに近くなり、電圧分配結果Ｖｄｖｄと基準電圧Ｖｒｅｆとの間の電圧差が小さければ、接地電圧と電源電圧Ｖｃｃとの間の所定の値を有するようになる。

例えば、電圧分配結果Ｖｄｖｄが基準電圧Ｖｒｅｆより小さければ（Ｖｄｖｄ＜Ｖｒｅｆ）、比較器７７は電源電圧Ｖｃｃに近い比較結果を発生する。この時、レベル調節部７９の電流駆動能力が十分に大きくて、電流供給部７１に供給される電流Ｉ１を制限せず、出力ドライバ７３が電流供給部７１に供給される電流Ｉ１に比例する一定の電流Ｉ２を出力端子Ｎ４に供給して、出力負荷キャパシタンスを充電させる。その結果、第２電圧レギュレータ７０の出力電圧ＶｐｇｍＲ'が徐々に増加するようになる。実際に、出力負荷キャパシタンスを充電させる電流の大きさは出力ドライバ７３が供給する電流Ｉ２から電圧分配部７５を通じて抜ける電流を引いた値に該当する。出力電圧ＶｐｇｍＲ'の上昇速度は出力ドライバ７３が供給する電流Ｉ２の大きさによって決められるので、電流供給部７１に含まれた抵抗７１１の抵抗値を調節することによって、出力電圧ＶｐｇｍＲ'の上昇速度を遅延させてリップルを除去することができる。

一方、出力負荷キャパシタンスが充電されて出力電圧ＶｐｇｍＲ'が高くなることによって電圧分配部７５に流れる電流が増加するので、電圧分配部７５の電圧分配結果Ｖｄｖｄも増加する。このような電圧分配結果Ｖｄｖｄの増加は、電圧分配結果Ｖｄｖｄが基準電圧Ｖｒｅｆと同一になるまで続く。

電圧分配結果Ｖｄｖｄと基準電圧Ｖｒｅｆとの間の差が減るようになれば、比較器７７から出力される比較結果は電源電圧Ｖｃｃに近い値から電源電圧Ｖｃｃと接地電圧との間の所定のレベルに向けて低くなり始める。これによって、レベル調節部７９の電流駆動能力が低下して、電流供給部７１から供給する電流Ｉ１が減るようになる。そして、出力ドライバ７３が出力端子Ｎ４に供給する電流Ｉ２が減り始める。その結果、出力電圧ＶｐｇｍＲ'の上昇速度がさらに遅くなるようになる。

一方、電圧分配結果Ｖｄｖｄが基準電圧Ｖｒｅｆより大きい場合（Ｖｄｖｄ＞Ｖｒｅｆ）には、比較器７７から接地電圧に近い比較結果が発生される。これによって、レベル調節部７９がターンオフされて電流供給部７１から供給される電流が出力ドライバ７３に伝達することができなくなるので、出力端子Ｎ４に供給される電流Ｉ２が非常に小さい値を有するようになる。この場合、出力負荷キャパシタンスは電圧分配部７５を通じて流れる電流によって放電されて、出力電圧ＶｐｇｍＲ'が徐々に低くなるようになる。その結果、電圧分配部７５の電圧分配結果Ｖｄｖｄも低くなるようになる。

このようなフィードバック効果によると、出力電圧ＶｐｇｍＲ'は電圧分配部７５の電圧分配結果Ｖｄｖｄが基準電圧Ｖｒｅｆと同一になるレベルで固定される。電圧分配結果Ｖｄｖｄと基準電圧Ｖｒｅｆが同一である時は、出力ドライバ７３が供給する充電電流Ｉ２と電圧分配部７５に流れる放電電流が互いに同一になる。その結果、出力負荷キャパシタンスに貯蔵された電荷量が一定の値を維持するようになり、出力電圧ＶｐｇｍＲ'が一定のレベルを維持するようになる。この外にも、電流供給部７１から供給する電流Ｉ２を調節して出力電圧ＶｐｇｍＲ'の上昇速度を十分に遅くすることによって、出力電圧ＶｐｇｍＲ'がオーバーシュート（ｏｖｅｒｓｈｏｏｔ）されず、一定のレベルを維持させることができる。この時、出力電圧ＶｐｇｍＲ'のレベルは電圧分配部７５の抵抗比と基準電圧Ｖｒｅｆレベルによって決められる目標電圧レベルと同一である。

図７は図２に示したバイパス回路９０の回路図である。

本発明によるバイパス回路９０は第２電圧レギュレータ７０と並列に連結される。この実施形態において、バイパス回路９０は図６に示した第３ノードＮ３及び第４ノードＮ４を通じて第２電圧レギュレータ７０と並列に連結される。

図６及び図７を参照すると、バイパス回路９０は、入力端（例えば、第３ノードＮ３）と出力端（例えば、第４ノードＮ４）との間に直列に連結された第１及び第２ＮＭＯＳトランジスタ９１、９３を含む。前記ＮＭＯＳトランジスタ９１、９３は、高電圧ＶｐｇｍＲに耐えることができる周知の高電圧トランジスタで構成される。第１及び第２ＮＭＯＳトランジスタ９１、９３のスレッショルド電圧の和（すなわち、２Ｖｔｈ）は、出力ドライバ７３の第２ＰＭＯＳトランジスタ７３３のブレークダウン電圧（ｂｒｅａｋｄｏｗｎｖｏｌｔａｇｅ）（または破壊電圧）より小さく設定される。

バイパス回路９０は、第３ノードＮ３を通じて入力されたランピング電圧ＶｐｇｍＲが目標とする電圧より小さい区間で（すなわち、プログラム電圧がセッティングされる区間で）動作する。前記区間の間、バイパス回路９０は、ランピング電圧ＶｐｇｍＲを所定レベル（すなわち、２Ｖｔｈ）電圧降下して出力する。この場合、大部分の電流はロードが少ないバイパス回路９０に流れるようになり、ロードが大きい第２電圧レギュレータ７０には電流がほとんど流れなくなる。よって、この時、第２電圧レギュレータ７０が高電圧発生回路１００の出力信号Ｖｐｇｍに及ぶ影響は非常に些細になる。

続いて、入力されたランピング電圧ＶｐｇｍＲが所定の電圧（例えば、目標とする電圧）に到逹するようになれば、バイパス回路９０の電流供給経路が遮断され、第２電圧レギュレータ７０によって高電圧発生回路１００の出力信号Ｖｐｇｍが決められる。前記区間の間、第２電圧レギュレータ７０は入力されたランピング電圧ＶｐｇｍＲの電圧上昇勾配がさらに緩くなるように制御して、ランピング電圧ＶｐｇｍＲに存在するリップルまたはオーバーシュートを除去する。その結果、安定したプログラム電圧を提供することができるようになる。

図８は図２に示した高電圧発生回路１００から発生されたプログラム電圧の波形を示す波形図である。

図２及び図８を参照すると、ポンピング回路１０が初期電圧Ｖｐｇｍｉを生成し始めることによって、初期電圧Ｖｐｇｍｉは目標電圧（ＴａｒｇｅｔＶｐｇｍ）に速く増加する。ポンピング回路１０から初期電圧Ｖｐｇｍｉが発生されることによって、ランピング回路５０はカップリングが発生されない範囲内で前記初期電圧Ｖｐｇｍｉの電圧上昇速度を調節する。そして、ランピング回路５０は初期電圧Ｖｐｇｍｉに対する電圧上昇速度の調節結果として、目標電圧まで電圧が段階的に増加するランピング電圧ＶｐｇｍＲを発生する。その結果、カップリングによるプログラムディスターブが防止される。

しかし、図８に示したように、ランピング回路５０から発生されたランピング電圧ＶｐｇｍＲには、目標電圧（ＴａｒｇｅｔＶｐｇｍ）を中心に所定の振幅を有するリップルが存在するようになる。このようなリップル現象は、メモリセルのプログラム特性に影響を与えて、スレッショルド電圧の分布を広くする問題を引き起こす。よって、本発明ではプログラムに使用された高電圧に存在するリップルを除去するため、第２電圧レギュレータ７０を通じてランピング電圧ＶｐｇｍＲの電圧上昇速度が遅くなるように制御する。その結果、カップリングによるプログラムディスターブを防止し、かつプログラム電圧に存在するリップルを除去することができるようになる。

しかし、第２電圧レギュレータ７０によるリップル除去動作によると、リップルは除去されるが、遅延された電圧上昇速度によってプログラム電圧がセッティングされる時間が長くなることができる。よって、本発明ではプログラム電圧がセッティングされる区間（または、ランピング電圧ＶｐｇｍＲのレベルが目標とする電圧Ｖｔａｒｇｅｔより小さい区間）ではバイパス回路９０を通じて前記ランピング電圧ＶｐｇｍＲを最終的なプログラム電圧Ｖｐｇｍにバイパスする。この時、バイパス回路９０を通じて出力されるプログラム電圧Ｖｐｇｍは、ランピング電圧ＶｐｇｍＲより２Ｖｔｈ程度低い電圧レベルを有する。そして、プログラム電圧が実際に印加される区間（または、ランピング電圧ＶｐｇｍＲのレベルが目標とする電圧Ｖｔａｒｇｅｔより大きい区間）では、第２電圧レギュレータ７０によってリップルが除去された電圧ＶｐｇｍＲ'を最終的なプログラム電圧Ｖｐｇｍとして出力する。その結果、電圧の上昇速度がプログラム動作時間に及ぶ影響は最小化し、かつプログラム電圧を一定のレベルで維持することができるようになる。それによって、メモリセルのスレッショルド電圧の分布を予想される結果のとおり均一に制御することができるようになる。

図９は本発明の実施形態による高電圧発生方法を示すフローチャートである。

図９を参照すると、まず初期電圧Ｖｐｇｍｉが発生される（９１０段階）。上述のように、初期電圧Ｖｐｇｍｉは図２Ｂに示したポンピング回路１０によって発生される。しかし、ポンピング回路１０から出力される電圧レベルに対するフィードバック制御のため、初期電圧Ｖｐｇｍｉにはリップルが存在するようになる。

初期電圧Ｖｐｇｍｉが発生されることによって、ランピング電圧ＶｐｇｍＲが発生される（９２０段階）。ランピング電圧ＶｐｇｍＲは図２Ｂに示したランピング回路５０によって発生される。

もし、ランピング電圧ＶｐｇｍＲが目標とする電圧Ｖｔａｒｇｅｔより小さければ（９３０段階）、ランピング電圧（２Ｖｔｈだけ低い）が最終プログラム電圧Ｖｐｇｍに出力される（９４０段階）。もし、ランピング電圧ＶｐｇｍＲが目標とする電圧Ｖｔａｒｇｅｔと同一、またはより大きい場合、リップルが除去されたランピング電圧ＶｐｇｍＲ'が発生される（９５０段階）。図２Ｂに示したように、ランピング電圧ＶｐｇｍＲに存在するリップルは第２電圧レギュレータ７０によって減少する。リップルが除去されたランピング電圧ＶｐｇｍＲ'は不揮発性メモリ装置をプログラムする最終プログラム電圧Ｖｐｇｍとして出力される（９６０段階）。

以上のように、図と明細書で最適の実施形態が開示された。ここで特定の用語が使用されたが、これはただ本発明を説明するための目的として使用されたものであり、意味限定や特許請求の範囲に記載した本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を持った者であれば、今後多様な変形及び均等な他の実施形態が可能であることは理解するであろう。したがって、本発明の真正な技術的保護範囲は特許請求の範囲の技術的思想によって決められなければならない。

一般的なフラッシュメモリ装置のアレイ構成を示す図である。本発明の実施形態による高電圧発生回路の概略的な構成を示すブロック図である。本発明の実施形態による高電圧発生回路の概略的な構成を示すブロック図である。図２に示した第１電圧レギュレータの回路図である。図２に示したランピング回路でプログラムサイクル別で発生されたランピング電圧ＶｐｇｍＲの出力波形を示す図である。図４に示したランピング回路の出力波形のうちの任意のプログラムサイクルから発生されたランピング電圧ＶｐｇｍＲを拡大して示す図である。図２に示した第２電圧レギュレータの回路図である。図２に示したバイパス回路の回路図である。図２に示した高電圧発生回路から発生されたプログラム電圧の波形を示す波形図である。本発明の実施形態による高電圧発生方法を示すフローチャートである。

符号の説明

１０ポンピング回路
３０第１電圧レギュレータ
５０ランピング回路
７０第２電圧レギュレータ
９０バイパス回路
１００高電圧発生回路

Claims

不揮発性メモリ装置をプログラムする高電圧を発生する方法において、
第１電圧ランピング速度を有する初期電圧を発生し、前記初期電圧を第１プログラム電圧まで昇圧させる段階と、
前記初期電圧に応答して前記第１電圧ランピング速度より遅い第２電圧ランピング速度を有する第１ランピング電圧を発生する段階と、
前記第１ランピング電圧に応答して前記第２電圧ランピング速度より遅い第３電圧ランピング速度を有する第２ランピング電圧を発生し、前記第２ランピング電圧を前記第１プログラム電圧より低い第２プログラム電圧まで昇圧させる段階とを含み、
第１ランピング電圧が所定のレベルに到達するまで第１ランピング電圧をバイパスすることで第１ランピング電圧が減らされた電圧を出力し、
前記第１ランピング電圧が前記所定のレベルに到達すれば前記第２ランピング電圧を出力する段階を有する
ことを特徴とする高電圧発生方法。
前記第１ランピング電圧を発生する段階では、前記第１ランピング電圧が所定の目標電圧レベルに到達するまで前記第１ランピング電圧を増加させる
ことを特徴とする請求項１に記載の高電圧発生方法。
前記第１ランピング電圧が前記所定の目標電圧レベルに到達するまで前記第１ランピング電圧を出力する段階をさらに含む
ことを特徴とする請求項２に記載の高電圧発生方法。
前記第１ランピング電圧を出力する段階では、前記第１ランピング電圧の電圧レベルを減らし、前記減った第１ランピング電圧を出力する
ことを特徴とする請求項３に記載の高電圧発生方法。
前記減った第１ランピング電圧は、前記第１ランピング電圧の電圧レベルよりＭＯＳトランジスタのスレッショルド電圧だけ低い電圧レベルを有する
ことを特徴とする請求項４に記載の高電圧発生方法。
前記減った第１ランピング電圧は、不揮発性メモリ装置のプログラム電圧がセッティングされる間出力される
ことを特徴とする請求項４に記載の高電圧発生方法。
前記不揮発性メモリ装置は複数個のストリング選択ラインと複数個のワードラインとを含み、前記不揮発性メモリ装置の前記複数個のストリング選択ラインの少なくとも一部及び／または前記複数個のワードラインのうちの少なくとも一部に対する容量性結合を減らすか、最小化するため、前記第１ランピング電圧のランピング速度を選択する
ことを特徴とする請求項６に記載の高電圧発生方法。
前記不揮発性メモリ装置はフラッシュメモリ装置を含む
ことを特徴とする請求項６に記載の高電圧発生方法。
前記第１ランピング電圧を発生する段階はクロック信号に応答して電圧レベルを増加させる段階を含む
ことを特徴とする請求項１に記載の高電圧発生方法。
前記電圧レベルを増加させる段階ではチャージポンピング回路によって受信されたクロック信号に応答して前記チャージポンピング回路の出力ロードを充電する
ことを特徴とする請求項９に記載の高電圧発生方法。
前記第１ランピング電圧は第１リップルを含み、前記第２ランピング電圧は前記第１リップルより少ない第２リップルを含む
ことを特徴とする請求項１に記載の高電圧発生方法。
前記第１ランピング電圧を増加させる段階では、前記第１ランピング電圧を一定量ずつ段階的に増加させる
ことを特徴とする請求項２に記載の高電圧発生方法。
前記第２ランピング電圧を発生する段階は、
出力ドライバに前記第１ランピング電圧を供給する段階と、
前記出力ドライバの出力に前記第２ランピング電圧を提供する段階と、
前記出力ドライバと接地との間に比較的一定な電流を提供する段階と、
前記第２ランピング電圧を所定の抵抗比で分圧して提供する段階と、
前記分圧された電圧を所定の基準電圧と比較する段階と、
前記比較結果に応答して前記第２ランピング電圧のレベルを調節する段階とを含む
ことを特徴とする請求項１に記載の高電圧発生方法。
不揮発性メモリ装置をプログラムする高電圧を発生する方法において、
第１ランピング速度を有する第１ランピング電圧を発生し、プログラム動作させる間に初期電圧が第１プログラム電圧である場合に、前記第１ランピング電圧を前記第１プログラム電圧まで昇圧させる段階と、
前記第１ランピング電圧が所定のレベルに到達するまで前記第１ランピング電圧を出力する段階と、
前記第１ランピング電圧より減ったリップルを有する第２ランピング電圧を発生し、前記プログラム動作させる間に前記第２ランピング電圧を前記第１プログラム電圧より低い第２プログラム電圧まで昇圧させる段階と、
前記第１ランピング電圧が前記所定のレベルに到達すれば、前記第２ランピング電圧を出力する段階とを含む
ことを特徴とする高電圧発生方法。
前記第１ランピング電圧を出力する段階では前記第１ランピング電圧の電圧レベルを減らし、前記減った第１ランピング電圧を出力する
ことを特徴とする請求項１４に記載の高電圧発生方法。
前記第１ランピング電圧を発生する段階では、入力電圧のランピング速度より遅い第１ランピング速度を有する第１ランピング電圧を発生する
ことを特徴とする請求項１５に記載の高電圧発生方法。
前記第１ランピング電圧を発生する段階では、前記入力電圧の上昇時間より長い上昇時間を有する第１ランピング電圧を発生する
ことを特徴とする請求項１６に記載の高電圧発生方法。
前記第２ランピング電圧を発生する段階では、前記第１ランピング電圧に応答して前記第２ランピング電圧を発生し、前記第２ランピング電圧は前記第１ランピング電圧のリップルより低いリップルを有する
ことを特徴とする請求項１４に記載の高電圧発生方法。
前記第２ランピング電圧を発生する段階は、
出力ドライバに前記第１ランピング電圧を供給する段階と、
前記出力ドライバの出力に前記第２ランピング電圧を提供する段階と、
前記出力ドライバと接地との間に比較的一定な電流を提供する段階と、
前記第２ランピング電圧を所定の抵抗比で分圧して提供する段階と、
前記分圧された電圧を所定の基準電圧と比較する段階と、
前記比較結果に応答して前記第２ランピング電圧のレベルを調節する段階とを含む
ことを特徴とする請求項１４に記載の高電圧発生方法。
前記不揮発性メモリ装置はフラッシュメモリ装置を含む
ことを特徴とする請求項１４に記載の高電圧発生方法。
高電圧発生回路において、
第１ランピング速度を有する初期電圧を発生する高電圧発生部と、
前記初期電圧に応答して前記第１ランピング速度より遅い第２ランピング速度を有する第１ランピング電圧を発生するランピング回路と、
前記ランピング回路に反応して前記第２ランピング速度より遅い第３ランピング速度を有する第２ランピング電圧を発生し、前記第１ランピング電圧の電圧レベルに応答して前記第２ランピング電圧を出力する電圧制御部とを含み、
前記電圧制御部は、前記第２ランピング電圧を発生する第２電圧レギュレータと、前記第１ランピング電圧をバイパスすることで減らされた第１ランピング電圧を出力するバイパス回路とを含み、前記第１ランピング電圧の電圧レベルに応答して、前記減った第１ランピング電圧または前記第２ランピング電圧を出力する
ことを特徴とする高電圧発生回路。
前記高電圧発生部は、
クロック信号に応答して所定の電圧レベルで出力信号を充電するポンピング回路と、
前記出力信号に応答して前記クロック信号を制御する第１電圧レギュレータとを含む
ことを特徴とする請求項２１に記載の高電圧発生回路。
前記第１電圧レギュレータは、前記出力信号が目標電圧レベルより低い時、前記クロック信号を活性化して、前記出力信号が前記目標電圧を超過する時、前記クロック信号を非活性化する
ことを特徴とする請求項２２に記載の高電圧発生回路。
前記第１ランピング電圧は前記第１ランピング電圧と関連する第１リップルを含み、前記第２ランピング電圧は前記第２ランピング電圧と関連する第２リップルを含み、前記第２リップルは前記第１リップルより低い
ことを特徴とする請求項２１に記載の高電圧発生回路。
前記ランピング回路は大きさが段階的に増加した前記第１ランピング電圧を発生する
ことを特徴とする請求項２１に記載の高電圧発生回路。
前記電圧制御部は、前記第１ランピング電圧の第２ランピング速度より遅い第３ランピング速度を有する前記第２ランピング電圧を発生する第２電圧レギュレータを含む
ことを特徴とする請求項２１に記載の高電圧発生回路。
前記第２電圧レギュレータは、
前記第１プログラム電圧を受け入れる出力ドライバと、
前記出力ドライバに連結されて、前記第２ランピング電圧を出力する出力端子と、
前記出力ドライバと接地端子との間に一定な電流を提供する電流源と、
前記出力端子に連結されて、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、
前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、
前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含む
ことを特徴とする請求項２６に記載の高電圧発生回路。
前記電圧制御部は前記第１ランピング電圧が所定の値より低い時、前記第１ランピング電圧を出力するバイパス回路を含む
ことを特徴とする請求項２１に記載の高電圧発生回路。
前記バイパス回路は前記第１ランピング電圧が出力される以前に前記第１ランピング電圧のレベルを減少させる
ことを特徴とする請求項２８に記載の高電圧発生回路。
前記バイパス回路は所定のスレッショルド電圧を有する直列に連結された一つまたはそれ以上のトランジスタを含む
ことを特徴とする請求項２８に記載の高電圧発生回路。
前記レベル調節部は前記比較器に接続されたゲート端子と、前記出力ドライバに接続されたドレイン端子と、前記電流源に接続されたソース端子とを有するＭＯＳトランジスタを含む
ことを特徴とする請求項２７に記載の高電圧発生回路。
前記出力ドライバはカレントミラーを構成する一対のＮＭＯＳトランジスタを含む
ことを特徴とする請求項２７に記載の高電圧発生回路。
前記電流源はカレントミラーを構成する一対のＮＭＯＳトランジスタを含む
ことを特徴とする請求項２７に記載の高電圧発生回路。
プログラム電圧を発生する回路において、
初期電圧信号を発生するポンピング回路と、
前記ポンピング回路と連結されて、前記初期電圧信号の電圧レベルを調節する第１電圧レギュレータと、
前記ポンピング回路に連結されて、前記初期電圧信号に応答して第１ランピング電圧を発生するランピング回路と、
前記ランピング回路に連結されて、前記第１ランピング電圧のリップルより減ったリップルを有する第２ランピング電圧を発生する第２電圧レギュレータと、前記第１ランピング電圧をバイパスすることで減らされた第１ランピング電圧を出力するバイパス回路とを含み、前記第１ランピング電圧の電圧レベルに応答して、前記減った第１ランピング電圧または前記第２ランピング電圧を出力する電圧制御部を備える
ことを特徴とするプログラム電圧発生回路。
前記バイパス回路は、前記第１ランピング電圧を所定の値に減少させ、前記第１ランピング電圧が所定の電圧レベルより低い時、前記減った第１ランピング電圧を出力する
ことを特徴とする請求項３４に記載の高電圧発生回路。
前記バイパス回路は所定のスレッショルド電圧を有する直列に連結された一つまたはそれ以上のトランジスタを含む
ことを特徴とする請求項３５に記載の高電圧発生回路。
前記ランピング回路は前記第１ランピング電圧のランピング速度が前記初期電圧信号のランピング速度より遅くなるように制御する
ことを特徴とする請求項３４に記載の高電圧発生回路。
前記第２電圧レギュレータは前記第１ランピング電圧のランピング速度より遅いランピング速度を有する前記第２ランピング電圧を発生する
ことを特徴とする請求項３４に記載の高電圧発生回路。
前記第２電圧レギュレータは、
前記第１プログラム電圧を受け入れる出力ドライバと、
前記出力ドライバに連結されて、前記第２ランピング電圧を出力する出力端子と、
前記出力ドライバと接地端子との間に一定な電流を提供する電流源と、
前記出力端子に連結されて、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、
前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、
前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含む
ことを特徴とする請求項３４に記載の高電圧発生回路。
複数個のメモリセルを具備したメモリセルアレイに連結されて、前記複数個のメモリセルをプログラムする電圧を発生する請求項２１に記載の高電圧発生回路を含む
ことを特徴とする不揮発性メモリ装置。
前記高電圧発生部は、
クロック信号に応答して所定の電圧レベルで出力信号を充電するポンピング回路と、
前記出力信号に応答して前記クロック信号を制御する第１電圧レギュレータとを含む
ことを特徴とする請求項４０に記載の不揮発性メモリ装置。
前記第１電圧レギュレータは、前記出力信号が目標電圧レベルより低い時、前記クロック信号を活性化して、前記出力信号が前記目標電圧を超過する時、前記クロック信号を非活性化する
ことを特徴とする請求項４１に記載の不揮発性メモリ装置。
前記第１ランピング電圧は前記第１ランピング電圧と関連する第１リップルを含み、前記第２ランピング電圧は前記第２ランピング電圧と関連する第２リップルを含み、前記第２リップルは前記第１リップルより低い
ことを特徴とする請求項４１に記載の不揮発性メモリ装置。
前記ランピング回路は大きさが段階的に増加した前記第１ランピング電圧を発生する
ことを特徴とする請求項４３に記載の不揮発性メモリ装置。
前記電圧制御部は、前記第１ランピング電圧の第２ランピング速度より遅い前記第３ランピング速度を有する前記第２ランピング電圧を発生する第２電圧レギュレータを含む
ことを特徴とする請求項４０に記載の不揮発性メモリ装置。
前記第２電圧レギュレータは、
前記第１プログラム電圧を受け入れる出力ドライバと、
前記出力ドライバに連結されて、前記第２ランピング電圧を出力する出力端子と、
前記出力ドライバと接地端子との間に一定な電流を提供する電流源と、
前記出力端子に連結されて、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、
前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、
前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含む
ことを特徴とする請求項４５に記載の不揮発性メモリ装置。
前記電圧制御部は前記第１ランピング電圧が所定の値より低い時、前記第１ランピング電圧を出力するバイパス回路を含む
ことを特徴とする請求項４０に記載の不揮発性メモリ装置。
前記バイパス回路は前記第１ランピング電圧が出力される以前に前記第１ランピング電圧のレベルを減少させる
ことを特徴とする請求項４７に記載の不揮発性メモリ装置。
前記バイパス回路は所定のスレッショルド電圧を有する直列に連結された一つまたはそれ以上のトランジスタを含む
ことを特徴とする請求項４７に記載の不揮発性メモリ装置。
前記レベル調節部は前記比較器に接続されたゲート端子と、前記出力ドライバに接続されたドレイン端子と、前記電流源に接続されたソース端子とを有するＭＯＳトランジスタを含む
ことを特徴とする請求項４６に記載の不揮発性メモリ装置。
前記出力ドライバはカレントミラーを構成する一対のＮＭＯＳトランジスタを含む
ことを特徴とする請求項４６に記載の不揮発性メモリ装置。
前記電流源はカレントミラーを構成する一対のＮＭＯＳトランジスタを含む
ことを特徴とする請求項４６に記載の不揮発性メモリ装置。
複数個のメモリセルを具備したメモリセルアレイに連結されて、前記複数個のメモリセルをプログラムする電圧を発生する請求項３４に記載のプログラム電圧発生回路を含む
ことを特徴とする不揮発性メモリ装置。
前記第１ランピング電圧を所定の値に減少させ、前記第１ランピング電圧が所定の電圧レベルより低い時、前記減った第１ランピング電圧を出力するバイパス回路をさらに含む
ことを特徴とする請求項５３に記載の不揮発性メモリ装置。
前記バイパス回路は所定のスレッショルド電圧を有する直列に連結された一つまたはそれ以上のトランジスタを含む
ことを特徴とする請求項５４に記載の不揮発性メモリ装置。
前記ランピング回路は前記第１ランピング電圧のランピング速度が前記初期電圧信号のランピング速度より遅くなるように制御する
ことを特徴とする請求項５３に記載の不揮発性メモリ装置。
前記第２電圧レギュレータは前記第１ランピング電圧のランピング速度より遅いランピング速度を有する前記第２ランピング電圧を発生する
ことを特徴とする請求項５３に記載の不揮発性メモリ装置。
前記第２電圧レギュレータは、
前記第１プログラム電圧を受け入れる出力ドライバと、
前記出力ドライバに連結されて、前記第２ランピング電圧を出力する出力端子と、
前記出力ドライバと接地端子との間に一定な電流を提供する電流源と、
前記出力端子に連結されて、所定の抵抗比で前記第２ランピング電圧を分圧する分圧器と、
前記分圧結果を所定の基準電圧と比較して、前記比較結果を出力する比較器と、
前記比較結果によって前記第２プログラム電圧のレベルを調節するレベル調節部とを含む
ことを特徴とする請求項５３に記載の不揮発性メモリ装置。