KR20060070144A

KR20060070144A - 리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한반도체 메모리 장치

Info

Publication number: KR20060070144A
Application number: KR1020040108789A
Authority: KR
Inventors: 채동혁; 임영호
Original assignee: 삼성전자주식회사
Priority date: 2004-12-20
Filing date: 2004-12-20
Publication date: 2006-06-23
Also published as: JP2006179167A; US20080291738A1; DE102005062521B4; CN1832034B; US20060133149A1; JP4975310B2; DE102005062521A1; KR100748553B1; US7701772B2; US20100165742A1; US7420856B2; US7965558B2; CN1832034A

Abstract

여기에 개시되는 고전압 발생회로 및 이를 구비한 반도체 메모리 장치는, 프로그램 전압의 상승 속도를 조절하여 단계적으로 증가된 레벨을 가지는 프로그램 전압을 발생하고, 단계적으로 증가된 각 레벨별 프로그램 전압의 전압 상승 속도를 조절하여 프로그램 전압에 존재하는 리플을 제거한다. 리플이 제거된 프로그램 전압은, 선택된 워드라인에게 곧바로 인가되지 않고, 프로그램 전압이 모두 세팅된 이후에 워드라인으로 인가된다. 프로그램 전압이 세팅되는 구간 동안에는 리플이 제거된 프로그램 전압 대신, 리플이 제거되기 이전의 프로그램 전압이 바이패스 된다. 그 결과, 조정된 전압이 프로그램 동작 시간에 미치는 영향을 최소화 하면서도, 워드 라인에게 안정된 프로그램 전압을 제공할 수 있게 된다.

Description

리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한 반도체 메모리 장치{APPARATUS AND METHOD FOR GENERATING RIPPLE-FREE HIGH VOLTAGE AND SEMICONDUCTOR MEMORY DEVICE HAVING THE SAME}

도 1은 일반적인 플래시 메모리 장치의 어레이 구성을 보여주는 도면;

도 2는 본 발명의 바람직한 실시예에 따른 고전압 발생회로의 개략적인 구성을 보여주는 블록도;

도 3은 도 2에 도시된 제 1 전압 레귤레이터의 회로도;

도 4는 도 2에 도시된 램핑회로에서 프로그램 사이클 별로 발생된 램핑전압(VpgmR)의 출력 파형을 보여주는 도면;

도 5는 도 4에 도시된 램핑회로의 출력 파형들 중 임의의 프로그램 사이클에서 발생된 램핑전압(VpgmR)을 확대해서 보여주는 도면;

도 6은 도 2에 도시된 제 2 전압 레귤레이터의 회로도;

도 7은 도 2에 도시된 바이패스회로의 회로도; 그리고

도 8은 도 2에 도시된 고전압 발생회로에서 발생된 프로그램 전압의 파형을 보여주는 파형도이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 펌핑회로 30 : 제 1 전압 레귤레이터

50 : 램핑회로 70 : 제 2 전압 레귤레이터

90 : 바이패스회로 100 : 고전압 발생회로

본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 안정된 출력을 갖는 고전압 발생회로 및 이를 구비한 반도체 메모리 장치에 관한 것이다.

일반적으로, 반도체 메모리 장치는 위성에서 소비자 전자 기술에 이르기까지 마이크로프로세서를 기반으로 한 응용 및 컴퓨터 등의 디지털 로직 설계에서 가장 필수적으로 사용되고 있는 마이크로 전자 소자이다. 따라서, 높은 집적도 및 빠른 속도를 위한 반도체 메모리의 제조 기술의 진보는, 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다. 반면, MROM(MASK ROM), PROM(Programmable ROM), EPROM(Erasable and Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM) 등과 같은 불휘발성 메모리 장치는, 전원이 차단되어도 데이터를 저장할 수 있다. 불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능을 가지고 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다.

플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(channel hot electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고, 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다. 일반적으로, 노어형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하지만, 고속화에 용이하게 대처할 수 있는 장점이 있고, 낸드형 플래시 메모리는 노어형 플래시 메모리에 비해 적은 셀 전류를 사용하기 때문에, 고집적화에 유리한 장점이 있다.

낸드형 플래시 메모리의 소거 및 프로그램 방법들은 미국특허공보 5,473,563호에 "NONVOLATILE SEMICONDUCTOR MEMORY"라는 제목으로, 미국특허공보 5,696,717호에 "NONVOLATILE INTEGRATED CIRCUIT MEMORY DEVICES HAVING ADJUSTABLE ERASE/PROGRAM THRESHOLD VOLTAGE VERIFICATION CAPABILITY"라는 제목으로 각각 게재되어 있다. 플래시 메모리 셀을 소거/프로그램하기 위해서는, 잘 알려진 바와 같이, 전원 전압보다 높은 전압(이하, 고전압이라 칭함)을 필요로 한다. 플래시 메모리를 위한 고전압/프로그램 전압 발생 회로는 미국특허공보 5,642,309호에 "AUTO-PROGRAM CIRCUIT IN A NONVOLATILE SEMICONDUCTOR MEMORY DEVICE"라는 제목으로 게재되어 있다.

도 1은 일반적인 플래시 메모리 장치의 어레이(110) 구성을 보여주는 도면이 다. 도 1을 참조하면, 플래시 메모리 장치는 일반적으로 각각 플로팅 게이트 트랜지스터로 구성된 메모리 셀들의 어레이(110)를 포함한다. 낸드형 플래시 메모리 장치의 경우, 상기 어레이(110)는 플로팅 게이트 트랜지스터들의 스트링들(또는, "낸드 스트링"이라 불림)을 포함한다. 각 플로팅 게이트 트랜지스터(M0-M15)는 각 스트링 내에 배열되는 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST) 사이에 직렬 연결된다. 상기 낸드 스트링들에 교차되도록 복수 개의 워드 라인들(WL0-WL15)이 배열된다. 각 워드 라인(WL0-WL15)은 각 낸드 스트링의 대응하는 플로팅 게이트 트랜지스터(M0-M15)의 제어 게이트에 연결된다.

초기에, 상기 플로팅 게이트 트랜지스터들, 즉, 메모리 셀들은, 예를 들면, -3V의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압(예를 들면, 20V)을 인가하게 되면, 선택된 메모리 셀은 더 높은 문턱 전압으로 변화된다. 반면에, 나머지(선택되지 않은) 메모리 셀들의 문턱 전압들은 변화되지 않게 된다.

하지만, 동일한 워드 라인 상에 연결된 복수 개의 메모리 셀들 중, 일부의 메모리 셀들만 선택하여 프로그램하고자 할 때, 다음과 같은 문제점이 생긴다. 예를 들면, 워드 라인에 프로그램 전압이 인가될 때, 프로그램 전압은 선택된 메모리 셀 뿐만 아니라 동일한 워드 라인에 연결된 비 선택 메모리 셀들에도 인가된다. 그 결과, 선택된 메모리 셀의 프로그램시, 동일한 워드라인 상에 배열된 비 선택된 메모리 셀이 프로그램되는 문제가 발생하게 된다. 이처럼, 선택된 워드 라인에 연결된 비선택 메모리 셀에서 발생되는 의도하지 않은 프로그램을 "프로그램 디스터브" 라 한다.

프로그램 디스터브를 방지하기 위해 사용되는 기술들 중 하나는, 셀프-부스팅 스킴(self-boosting scheme)을 이용한 프로그램 금지 방법이다. 셀프-부스팅 스킴을 이용한 프로그램 금지 방법은 U.S. Patent No. 5,677,873에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 U.S. Patent No. 5,991,202에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MEMORY"라는 제목으로 개시되어 있고, 레퍼런스로 포함된다.

셀프-부스팅 스킴을 이용한 프로그램 금지 방법에서는, 그라운드 선택 트랜지스터의 게이트에 0V의 전압을 인가하여, 그라운드 경로를 차단한다. 선택 비트 라인에는 0V의 전압이 인가되고, 비선택 비트 라인에는 프로그램 금지 전압(program inhibition voltage)으로서 3.3V 또는 5V의 전원 전압(Vcc)이 인가된다. 이와 동시에, 스트링 선택 트랜지스터의 게이트에는 전원 전압이 인가된다. 스트링 선택 트랜지스터의 소오스가(Vcc-Vth)(Vth는 스트링 선택 트랜지스터의 문턱 전압)까지 충전되고 나면, 상기 스트링 선택 트랜지스터는 셧 오프된다. 그 다음에, 선택된 워드 라인으로 프로그램 전압(Vpgm)이 인가되고, 비선택 워드 라인들로는 패스 전압(Vpass)이 인가되어, 프로그램 금지된 셀 트랜지스터의 채널 전압이 부스팅된다. 이는 플로팅 게이트와 채널 사이에 F-N 터널링이 생기지 않게 하며, 그 결과 프로그램 금지된 셀 트랜지스터가 초기의 소거 상태를 유지할 수 있게 된다.

하지만, 프로그램시 워드라인으로 인가되는 전압의 상승 속도가 빠른 경우에는(즉, 발생되는 프로그램 전압의 기울기가 큰 경우), 인접 워드라인과, 인접 신호 라인들(SSL, GSL) 사이에 커플링이 발생하게 된다. 그로 인해, 스트링 선택 라인(SSL)과 그라운드 선택 트랜지스터들(GST)로 인가되는 전압이 일시적으로 상승하게 된다. 특히, 스트링 선택 라인(SSL)에서 발생되는 커플링은, 부스팅된 채널 전하가 스트링 선택 트랜지스터(SST)를 통해 빠져 나가게 함으로써, 부스팅 효율을 감소시키고, 프로그램 디스터브를 유발하게 된다. 따라서, 프로그램 디스터브 현상이 발생되지 않도록 프로그램 전압을 조정할 수 있는 방안이 요구된다. 이와 함께, 조절된 프로그램 전압을 안정된 레벨로 제공할 수 있는 새로운 방안이 요구된다.

본 발명이 이루고자 하는 기술적 과제는, 프로그램 전압의 상승 속도를 제어하여 프로그램 디스터브를 방지할 수 있는 고전압 발생회로 및 방법과, 이를 구비한 반도체 메모리 장치를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 조정된 전압 상승 속도가 프로그램 동작 시간에 미치는 영향을 최소화 하면서도, 워드 라인에게 안정된 프로그램 전압을 제공할 수 있는 고전압 발생회로 및 방법과, 이를 구비한 반도체 메모리 장치를 제공하는데 있다.

상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 불휘발성 메모리 장치의 고전압 발생 방법은, 프로그램에 사용될 고전압을 발생하는 단계; 상기 고전압이 소정 레벨에 도달할 때까지 상기 고전압을 출력하는 단계; 그리고 상기 고전압이 소정 레벨에 도달하면, 상기 고전압의 리플을 제거하여 출력하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 고전압 발생 단계는, 상기 고전압이 복수 개의 전압 레벨로 단계적으로 발생되도록 제어하는 단계를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 고전압은 메모리 장치의 프로그램 전압이 셋업되는 구간동안 출력되고, 상기 리플 제거 결과는 상기 프로그램 전압의 셋업이 종료되고 나면 출력되는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 불휘발성 메모리 장치에서 프로그램에 사용될 고전압을 발생하는 방법은, 복수 개의 전압 레벨로 단계적으로 증가된 고전압을 발생하는 단계; 상기 단계적으로 발생된 전압이 소정 레벨에 도달할 때까지 상기 단계적으로 발생된 전압을 바이패스하여 출력하는 단계; 그리고 상기 단계적으로 발생된 전압이 소정 레벨에 도달하면, 상기 단계적으로 발생된 전압의 리플을 제거하여 출력하는 단계를 포함하는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 반도체 메모리 장치의 고전압 발생장치는, 프로그램에 사용될 고전압을 발생하는 고전압 발생부; 그리고 상기 고전압의 리플을 제거하고, 상기 고전압의 레벨에 따라 상기 고전압 및 상기 리플 제거 결과 중 어느 하나를 출력하는 리플제거부를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 고전압 발생부는, 상기 고전압이 복수 개의 전압 레벨로 단계적으로 발생되도록 제어하는 램핑회로를 포함하는 것을 특징으로 한다.

바람직한 실시예에 있어서, 상기 리플제거부는, 상기 고전압의 레벨에 따라 상기 고전압을 소정 레벨 강하하여 출력하는 바이패스 회로를 포함하는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 다른 특징에 따르면, 반도체 메모리 장치의 고전압 발생장치는, 프로그램에 사용될 고전압을 발생하는 펌핑회로; 상기 고전압의 레벨이 일정하게 발생되도록 상기 펌핑회로의 전압 발생을 제어하는 제 1 전압 레귤레이터; 상기 고전압이 복수 회에 걸쳐 단계적으로 발생되도록 제어하는 램핑회로; 상기 단계적으로 발생된 전압에 존재하는 리플을 제거하여 출력하는 제 2 전압 레귤레이터; 그리고 상기 단계적으로 발생된 전압의 레벨에 따라, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 바이패스 회로를 포함하는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 불휘발성 메모리 장치는, 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고 프로그램에 사용될 전압을 발생하는 고전압 발생회로를 포함하며, 상기 고전압 발생회로 는, 소정 레벨의 고전압을 발생하는 고전압 발생부; 그리고 상기 고전압의 리플을 제거하고, 상기 고전압의 레벨에 따라 상기 고전압 및 상기 리플 제거 결과 중 어느 하나를 출력하는 리플제거부를 포함하는 것을 특징으로 한다.

상술한 목적을 달성하기 위한 본 발명의 또 다른 특징에 따르면, 불휘발성 메모리 장치는, 복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고 프로그램에 사용될 전압을 발생하는 고전압 발생회로를 포함하며, 상기 고전압 발생회로는, 소정 레벨의 고전압을 발생하는 펌핑회로; 상기 고전압의 레벨이 일정하게 발생되도록 상기 펌핑회로의 전압 발생을 제어하는 제 1 전압 레귤레이터; 상기 고전압이 복수 회에 걸쳐 단계적으로 발생되도록 제어하는 램핑회로; 상기 단계적으로 발생된 전압에 존재하는 리플을 제거하여 출력하는 제 2 전압 레귤레이터; 그리고 상기 단계적으로 발생된 전압의 레벨에 따라 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 바이패스 회로를 포함하는 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예가 참조 도면들에 의거하여 상세히 설명된다.

본 발명의 신규한 고전압 발생회로 및 이를 구비한 반도체 메모리 장치는, 프로그램 전압의 상승 속도를 조절하여 단계적으로 증가된 레벨을 가지는 프로그램 전압을 발생하고, 단계적으로 증가된 각 레벨별 프로그램 전압의 전압 상승 속도를 조절하여 프로그램 전압에 존재하는 리플을 제거한다. 리플이 제거된 프로그램 전압은, 선택된 워드라인에게 곧바로 인가되지 않고, 프로그램 전압이 모두 세팅된 이후에 워드라인으로 인가된다. 프로그램 전압이 세팅되는 구간 동안에는 리플이 제거된 프로그램 전압 대신, 리플이 제거되기 이전의 프로그램 전압이 바이패스 된다. 그 결과, 조정된 전압이 프로그램 동작 시간에 미치는 영향을 최소화 하면서도, 워드 라인에게 안정된 프로그램 전압을 제공할 수 있게 된다.

아래에서 설명될 반도체 메모리 장치는 플래시 메모리 장치로, 메모리 셀 어레이, 행 디코딩 회로, 열 디코딩 회로, 감지 증폭회로 등을 포함한다. 상기 메모리 셀 어레이는, 도 1에 도시된 메모리 셀 어레이와 동일한 구성을 갖는다. 고전압 발생회로(100)에서 발생된 고전압(Vpgmi)은, 프로그램시 워드라인으로 인가되는 전압(또는, 프로그램 전압)으로 사용된다. 하지만, 본 발명에 따른 고전압 발생회로(100)가 플래시 메모리 장치로만 국한되지 않음은, 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다.

도 2는 본 발명의 바람직한 실시예에 따른 고전압 발생회로의 개략적인 구성을 보여주는 블록도이다. 도 2를 참조하면, 본 발명에 따른 고전압 발생회로(100)는, 펌핑회로(pumping circuit ; 10), 제 1 전압 레귤레이터(first voltage regulator ; 30), 램핑회로(ramping circuit ; 50), 제 2 전압 레귤레이터(second voltage regulator ; 70), 및 바이패스 회로(bypass circuit ; 90)를 포함한다.

챠지 펌프(charge pump)로 잘 알려져 있는 펌핑회로(10)는, 클럭신호(CLK)에 응답해서 출력부하를 충전하고, 출력 전압으로 전원전압(Vcc)보다 높은 레벨의 고전압을 생성한다. 그리고, 펌핑회로(10)는 챠지 펌핑 동작의 결과로 얻어진 고전압(Vpgm)을 제 1 전압 레귤레이터(30)와 램핑회로(50)로 출력한다. 제 1 전압 레귤레 이터(30)는, 펌핑회로(10)가 일정한 레벨의 고전압(Vpgm)을 발생할 수 있도록, 클럭신호(CLK)의 발생을 제어한다.

램핑회로(50)는, 펌핑회로(10)로부터 발생된 고전압(Vpgm)의 전압 상승 속도를 제어하여, 단계적으로 상승된 전압 레벨을 갖는 램핑전압(VpgmR)을 발생한다. 램핑회로(50)로부터 발생된 램핑전압(VpgmR)의 전압 상승 속도는, 커플링 효과를 무시할 수 있을 정도의 속도를 갖는다. 그 결과, 프로그램에 사용될 고전압(Vpgm)이 순간적으로 상승하지 않고 단계적으로 상승할 수 있게 되어, 커플링에 의한 프로그램 디스터브가 방지된다. 이 때, 램핑회로(50)에서 수행되는 램핑의 단계 및 램핑 레벨은, 커플링 효과를 무시할 수 있는 소정의 범위 내에서 다양하게 변형 가능하다.

제 2 전압 레귤레이터(70)는, 최종적으로 생성된 고전압(Vpgmi)의 안정화를 위해, 램핑전압(VpgmR)에 존재하는 리플을 제거한다. 그로 인해, 램핑전압(VpgmR)의 전압 상승 속도가 더욱 늦어지게 된다. 이 실시예에 있어서, 최종적으로 생성된 고전압(Vpgmi)은, 램핑전압(VpgmR) 보다 낮게 설정된다. 제 2 전압 레귤레이터(70)에 의한 리플 제거 동작에 의하면, 리플은 제거되지만 늦어진 전압 상승 속도로 인해 프로그램 전압이 세팅되는 시간이 길어질 수 있다. 따라서, 본 발명에서는 프로그램 전압이 세팅되는 구간(즉, 프로그램 전압이 소정 레벨에 도달되기 까지의 구간)에는 바이패스회로(90)를 통해 상기 램핑전압(VpgmR)을 프로그램 전압으로서 출력한다. 그리고, 프로그램 전압이 세팅되고 난 후에는(즉, 프로그램 전압이 소정 레벨에 도달하면), 제 2 전압 레귤레이터(70)에 의한 리플 제거 결과(Vpgmi)를 프 로그램 전압으로서 출력하게 된다. 그 결과, 제 2 전압 레귤레이터(70)에 의해 조정된 전압의 상승 속도가 프로그램 동작 시간에 미치는 영향은 최소화하면서도, 안정된 프로그램 전압을 제공할 수 있게 된다. 여기서, 상기 제 2 전압 레귤레이터(70)에 의한 리플 제거 동작은, 램핑되지 않은 전압(예를 들면, 펌핑전압(Vpgm) 등)에 존재하는 리플을 제거하는 데에도 적용 가능하다. 이는, 이 분야의 통상의 지식을 가진 이들에게 있어 자명하다. 본 발명에 따른 고전압 발생회로(100)를 구성하는 각 기능블록들의 구성 및 동작은 다음과 같다.

도 3은 도 2에 도시된 제 1 전압 레귤레이터(30)의 회로도이다. 도 2 및 도 3을 참조하면, 제 1 전압 레귤레이터(30)는 전압 분배기(voltage divider ; 31), 비교기(comparator ; 33), 및 클럭 드라이버(clock driver ; 35)를 포함한다.

전압 분배기(31)는 펌핑회로(10)로부터 발생된 고전압(Vpgm)을 분배하여 분배 전압(Vdvd)을 출력한다. 고전압(Vpgm)을 분배하는 데에는, 소정의 저항 값을 갖는 저항들(R1, R2)이 사용된다. 비교기(33)는, 전압 분배기(31)로부터 발생된 분배 전압(Vdvd)과 기준 전압 발생기(미 도시됨)로부터 입력된 기준 전압(Vref)을 비교한다. 그리고, 전압 분배기(31)는 비교 결과로서 클럭 인에이블 신호(CLK_EN)를 발생한다. 예를 들면, 비교기(33)는 분배 전압(Vdvd)이 기준 전압(Vref)보다 낮으면 클럭 인에이블 신호(CLK_EN)를 활성화시키고, 분배 전압(Vdvd)이 기준 전압(Vref)보다 높으면 클럭 인에이블 신호(CLK_EN)를 비활성화 시킨다. 클럭 드라이버(35)는 클럭 인에이블 신호(CLK_EN)에 응답하여, 발진기(미 도시됨)로부터 입력된 발진 신호(OSC)를 클럭 신호(CLK)로서 출력한다. 예를 들면, 클럭 인에이블 신호(CLK_EN) 가 하이로 활성화되면, 발진 신호(OSC)는 클럭 신호(CLK)로서 출력된다. 클럭 신호(CLK)는, 펌핑 회로(10)가 챠지 펌핑 동작에 의해 출력부하를 충전함으로써 출력전압을 상승시키도록 제어한다. 그리고, 클럭 인에이블 신호(CLK_EN)가 로우로 비활성화되면, 발진 신호(OSC)는 차단된다. 그 결과, 클럭 신호(CLK)가 토글되지 않고, 펌핑 회로(10)가 동작하지 않게 된다.

하지만, 상기와 같은 고전압 발생 스킴에 따르면, 클럭 신호(CLK)의 발생을 온/오프하는 데에는 소정의 지연 시간이 소요된다. 상기 지연 시간으로 인해, 펌핑회로(10)로부터 출력되는 고전압(Vpgm)에는 리플이 발생하게 된다. 이러한 클럭 신호(CLK)의 온/오프에 걸리는 지연 시간은, 도 3에 도시된 바와 같이 전압 분배기(31), 비교기(33), 그리고 클럭 드라이버(35)를 통해 전하 펌프의 온/오프 동작을 제어하는 피드백 루프를 사용하는 경우, 불가피한 것이라 할 수 있다. 따라서, 본 발명에서는 제 2 전압 레귤레이터(70)를 이용하여 출력되는 고전압에 존재하는 리플을 제거하고, 상기 고전압의 레벨을 일정하게 유지시켜 준다. 그 결과, 고전압에서 발생될 수 있는 오버슈트의 가능성 또한 줄일 수 있게 된다. 제 2 전압 레귤레이터(70)에 대한 상세 구성은, 도 6에서 상세히 설명될 것이다.

한편, 본 발명에 따른 고전압 발생기(100)는, 프로그램될 메모리 셀의 문턱 전압 분포의 폭을 조밀하게 만들어 주기 위해, "인크리먼트 스텝 펄스 프로그램 스킴"(incremental step pulse programming(ISPP) scheme)에 따라 고전압을 발생한다. ISPP 스킴의 프로그램 방법에 의하면, 프로그램 전압(Vpgm)은 반복되는 프로그램 사이클 동안 최소 전압에서 최대 전압까지 단계적으로 증가되는 일정폭의 펄스 형태를 갖는다. 이러한 ISPP 스킴은 "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme"라는 제목으로, IEEE Journal of Solid-State Circuits, vol. 30, No. 11, Nov. 1995, pp.1149-1156 (Suh, Kang-Deog, et al.)에 개시되어 있으며, 레퍼런스로 포함된다.

ISPP 프로그래밍 방식에 따른 프로그램 전압(Vpgm)은, 프로그램 사이클의 프로그램 루프들이 반복됨에 따라, 목표로 하는 전압의 레벨이 단계적으로 증가된다. 각 프로그램 사이클은, 잘 알려진 바와 같이, 프로그램 구간과 프로그램 검증 구간으로 이루어진다. 프로그램 전압(Vpgm)은 정해진 증가분(△Vpgm)만큼 증가하게 되며, 프로그램 시간은 각 프로그램 루프에 대하여 일정하게 유지된다.

하지만, 각 프로그램 단계별로 수직적으로 증가된 프로그램 전압(Vpgm)이 발생하는 경우에는, 커플링 노이즈가 증가하게 된다. 커플링 노이즈는, 메모리 장치의 집적도가 증가하고 인접한 신호 라인들간의 간격이 감소함에 따라, 인접한 신호 라인들(예컨대, 인접한 워드라인들, 스트링 선택 라인(SSL), 또는 그라운드 선택 라인(GSL)) 사이에 커패시턴스 커플링(Capacitance Coupling)이 증가하게 되어 발생한다. 이와 같은 문제를 해결하기 위해, 본 발명에 따른 고전압 발생회로(100)에서는 각 프로그램 사이클마다 수직적으로 증가된 고전압(Vpgm)을 직접 발생하는 대신, 램핑 회로(50)를 이용하여 각 프로그램 사이클별로 목표로 하는 전압까지 전압이 단계적으로 증가되도록 한다.

도 4는 도 2에 도시된 램핑회로(50)에서 프로그램 사이클 별로 발생된 램핑전압(VpgmR)의 출력 파형을 보여주는 도면이다. 도 4를 참조하면, ISPP의 각 단계 별로 발생되는 전압은, 0V(또는 전원전압 레벨(Vcc))로부터 각 프로그램 사이클의 목표 전압까지 순간적으로(또는, 갑작스럽게) 상승되지 않고, 램핑회로(50)에 의해 단계적으로 증가된다. 이 때, 램핑회로(50)에 의해 발생된 램핑전압(VpgmR)의 전압 상승 속도는, 커플링 효과를 무시할 수 있을 정도의 속도를 갖도록 제어된다. 그 결과, 각 프로그램 사이클에 사용되는 프로그램 전압의 전압 상승 속도가 줄어들게 되어, 스트링 선택 라인과 워드 라인 사이의 커플링에 의한 부스팅 챠지의 감소 효과를 최대한 억제할 수 있게 된다.

도 5는 도 4에 도시된 램핑회로(50)의 출력 파형들 중 임의의 프로그램 사이클에서 발생된 램핑전압(VpgmR)을 확대해서 보여주는 도면이다.

도 5를 참조하면, 램핑회로(50)로부터 발생된 램핑전압(VpgmR)은, 목표로 하는 전압 레벨(Vtarget) 이상의 레벨에서 그 값이 일정하게 유지되지 않는 리플 현상이 발생하게 된다. 이와 같은 리플 현상은, 도 3에 도시된 바와 같이 피드백 루프를 사용하는 고전압 발생 스킴에서 불가피하게 발생되는 현상이다. 따라서, 본 발명에서는 고전압 발생 스킴 자체를 변경하는 대신, 제 2 전압 레귤레이터(70)를 통해 램핑전압(VpgmR)에 존재하는 리플을 제거한다. 이를 위해, 제 2 전압 레귤레이터(70)는, 각 레벨별로 발생되는 램핑전압(VpgmR)의 전압 상승 속도가 느려지도록 조정한다.

도 6은 도 2에 도시된 제 2 전압 레귤레이터(70)의 회로도이다. 도 6을 참조하면, 본 발명에 따른 제 2 전압 레귤레이터(70)는, 전류공급부(current source unit; 71), 출력드라이버(73), 전압 분배부(75), 비교기(77), 및 레벨 조절부(79) 를 포함한다.

전류공급부(71)는 전원전압(Vcc)과 접지 사이에 직렬로 연결된 저항(711)과, 제 1 NMOS 트랜지스터(713), 그리고 상기 제 1 NMOS 트랜지스터(713)와 커런트 미러를 형성하는 제 2 NMOS 트랜지스터(715)를 포함한다. 여기서, 전류공급부(71)를 구성하는 제 1 및 제 2 NMOS 트랜지스터들(713, 715)은 저전압 트랜지스터로 구성된다. 제 2 NMOS 트랜지스터(715)의 전류 통로는 제 1 노드(N1)와 접지 사이에 연결된다. 제 1 및 제 2 NMOS 트랜지스터들(713, 715)은 전원전압(Vcc)에 의해 항상 턴온 되어, 제 1 노드(N1)와 접지 사이에서 제 1 전류(I1)를 일정하게 흘려주는 기능을 수행한다.

제 1 노드(N1)에는 레벨 조절부(79)와 출력드라이버(73)가 직렬로 연결된다. 레벨 조절부(79)는, 소오스 단자가 제 1 노드(N1)에 연결되고, 드레인 단자가 제 2 노드(N2)에 연결된 NMOS 트랜지스터를 포함한다. 레벨 조절부(79)는, 게이트로 입력되는 비교기(77)의 비교 결과에 따라서 전류 구동 능력이 제어된다. 여기서, 레벨 조절부(79)를 구성하는 상기 NMOS 트랜지스터는, 고전압(VpgmR)에 견딜 수 있는 고전압 트랜지스터로 구성된다.

출력드라이버(73)는 램핑회로(50)로부터 램핑전압(VpgmR)을 받아들인다. 출력드라이버 (73)는, 드레인 단자가 제 2 노드(N2)에 연결되고, 소오스 단자가 제 3 노드(N3)에 연결된 제 1 PMOS 트랜지스터(731)와, 상기 제 1 PMOS 트랜지스터(731)와 커런트 미러를 형성하는 제 2 PMOS 트랜지스터(733)를 포함한다. 제 2 PMOS 트랜지스터(733)의 소오스 단자는, 제 1 PMOS 트랜지스터(731)의 소오스 단자와 함께 제 3 노드(N3)에 연결된다. 그리고, 제 2 PMOS 트랜지스터(733)의 드레인 단자에는 제 4 노드(N4)가 연결된다. 제 4 노드(N4)에는 제 2 전압 레귤레이터(70)의 출력 단자와 전압 분배부(75)가 공통으로 연결된다. 여기서, 출력드라이버(73)를 구성하는 상기 PMOS 트랜지스터들(731, 733)은, 고전압(VpgmR)에 견딜 수 있는, 잘 알려진 고전압 트랜지스터이다.

출력드라이버(73)는 램핑회로(50)로부터 입력된 램핑전압(VpgmR)을 출력단자로 전달하는 기능을 수행한다. 출력드라이버(73)에 의해 출력 단자로 전달되는 전압(Vpgmi)은, 제 3 노드(N3)와 제 4 노드(N4) 사이에 흐르는 제 2 전류(I2)의 양에 의해 조절된다. 제 3 노드(N3)와 제 4 노드(N4) 사이에 흐르는 전류(I2)는, 제 3 노드(N3)와 제 2 노드(N2) 사이에 흐르는 전류에 비례한다. 제 3 노드(N3)와 제 2 노드(N2) 사이에 흐르는 전류의 크기는, 전류공급부(71)를 구성하는 저항(711)의 저항값에 의해 결정되며, 레벨 조절부(79)의 전류 구동 능력에 따라 조절된다.

전압 분배부(75)는, 제 4 노드(N4)를 통해 출력되는 제 2 전압 레귤레이터(70)의 출력 전압(Vpgmi)을 소정의 저항비로 분배하는 기능을 수행한다. 이를 위해 전압 분배부(75)는, 제 4 노드(N4)와 제 5 노드(N5) 사이에 연결된 제 1 저항(751)과, 제 5 노드(N5)와 접지 사이에 연결된 제 2 저항(753)을 포함한다. 제 5 노드(N5)를 통해 출력되는 전압분배결과(Vdvd)는, 비교기(77)로 입력된다.

비교기(77)는, 반전 입력단자를 통해 전압 분배부(75)로부터 입력된 전압분배결과(Vdvd)를 받아들이고, 비반전 입력단자를 통해 소정의 기준전압(Vref)을 받아들인다. 비교기(77)는 전압분배결과(Vdvd)와 기준전압(Vref)을 비교하여 비교 결 과를 발생한다. 비교기(77)의 비교 결과는, 레벨 조절부(79)를 구성하는 NMOS 트랜지스터의 게이트로 입력된다. 레벨 조절부(79)는, 비교기(77)로부터 발생된 비교 결과에 따라 전류 구동 능력이 변화하게 된다.

잘 알려져 있는 바와 같이, 비교기(77)는 입력되는 두 전압의 비교 결과에 따라 접지전압과 전원전압(Vcc) 사이의 값을 갖는 비교 결과를 출력한다. 비교기(77)로부터 출력되는 비교 결과는, 전압분배결과(Vdvd)와 기준전압(Vref)간의 전압 차가 커질수록 접지전압 또는 전원전압(Vcc)에 가까워지고, 전압분배결과(Vdvd)와 기준전압(Vref)간의 전압 차가 작으면 접지전압과 전원전압(Vcc) 사이의 소정의 값을 갖게 된다.

예를 들어, 전압분배결과(Vdvd)가 기준전압(Vref) 보다 작으면(Vdvd<Vref), 비교기(77)는 전원전압(Vcc)에 가까운 비교 결과를 발생한다. 이 때 레벨 조절부(79)의 전류 구동 능력이 충분히 크므로, 전류공급부(71)에서 공급되는 전류(I1)를 제한하지 않고, 출력 드라이버(73)가 전류공급부(71)에서 공급되는 전류(I1)에 비례하는 일정한 전류(I2)를 출력단자(N4)로 공급하여 출력 부하 커패시턴스를 충전시키게 된다. 이에 따라 출력전압(Vpgmi)이 서서히 높아지게 된다. 실제로 출력 부하 커패시턴스를 충전시키는 전류의 크기는 출력 드라이버(73)가 공급하는 전류(I2)에서 전압 분배부(75)를 통해 빠져나가는 전류를 뺀 값에 해당한다. 출력전압(Vpgmi)의 상승 속도는 출력 드라이버(73)가 공급하는 전류(I2)의 크기에 의해 결정되므로, 전류공급부(71)에 포함된 저항(711)의 저항값을 조절함으로써 출력전압(Vpgmi)의 상승 속도를 늦추어 리플을 제거할 수 있다.

한편, 출력 부하 커패시턴스가 충전되어 출력전압(Vpgmi)이 높아짐에 따라 전압 분배부(75)로 흐르는 전류가 증가하므로, 전압 분배부(75)의 전압분배결과(Vdvd) 역시 증가하게 된다. 이와 같은 전압분배결과(Vdvd)의 증가는, 전압분배결과(Vdvd)가 기준전압(Vref)과 같아질 때까지 계속된다.

전압분배결과(Vdvd)와 기준전압(Vref)간의 차이가 줄어들게 되면, 비교기(77)로부터 출력되는 비교 결과는 전원전압(Vcc)에 가까운 값으로부터 전원전압(Vcc)과 접지전압 사이의 소정의 레벨을 향해 낮아지기 시작한다. 이에 따라 레벨 조절부(79)의 전류 구동 능력이 줄어들어 전류공급부(71)에서 공급하는 전류(I1)가 작아지게 된다. 그리고, 출력 드라이버(73)가 출력단자(N4)로 공급하는 전류(I2)가 줄어들기 시작한다. 그 결과, 출력전압(Vpgmi)의 상승 속도가 더욱 느려지게 된다.

한편, 전압분배결과(Vdvd)가 기준전압(Vref) 보다 큰 경우에는(Vdvd>Vref), 비교기(77)로부터 접지전압에 가까운 비교 결과가 발생된다. 이에 따라 레벨 조절부(79)가 턴 오프되어 전류공급부(71)에서 공급되는 전류가 출력 드라이버(73)로 전달되지 못하게 되므로, 출력단자(N4)로 공급되는 전류(I2)가 매우 작은 값을 가지게 된다. 이 경우 출력 부하 커패시턴스는 전압 분배부(75)를 통해 흐르는 전류에 의해 방전되어, 출력전압(Vpgmi)이 점점 낮아지게 된다. 그 결과, 전압 분배부(75)의 전압분배결과(Vdvd) 역시 낮아지게 된다.

이와 같은 피드백 효과에 따르면, 출력전압(Vpgmi)은 전압 분배부(75)의 전압분배결과(Vdvd)가 기준전압(Vref)과 같아지는 레벨로 고정된다. 전압분배결과(Vdvd)와 기준전압(Vref)이 같을 때는, 출력 드라이버(73)가 공급하는 충전 전류 (I2)와 전압 분배부(75)로 흐르는 방전 전류가 서로 같아지게 된다. 그 결과, 출력 부하 커패시턴스에 저장된 전하량이 일정한 값을 유지하게 되어, 출력전압(Vpgmi)이 일정한 레벨을 유지하게 된다. 이 외에도, 전류공급부(71)에서 공급하는 전류(I2)를 조절하여 출력전압(Vpgmi)의 상승 속도를 충분히 느리게 함으로써, 출력전압(Vpgmi)이 오버슈트하지 않고 일정한 레벨을 유지하도록 할 수 있다. 이 때, 출력전압(Vpgmi)의 레벨은 전압 분배부(75)의 저항비와 기준전압(Vref) 레벨에 의해 결정되는 목표 전압 레벨과 같다.

도 7은 도 2에 도시된 바이패스회로(90)의 회로도이다.

본 발명에 따른 바이패스회로(90)는 제 2 전압 레귤레이터(70)와 병렬로 연결된다. 이 실시예에 있어서, 바이패스회로(90)는 도 6에 도시된 제 3 노드(N3) 및 제 4 노드(N4)를 통해 제 2 전압 레귤레이터(70)와 병렬로 연결된다.

도 6 및 도 7을 참조하면, 바이패스회로(90)는, 입력단(예를 들면, 제 3 노드(N3))과 출력단(예를 들면, 제 4 노드(N4)) 사이에 직렬로 연결된 제 1 및 제 2 NMOS 트랜지스터들(91, 93)을 포함한다. 상기 NMOS 트랜지스터들(91, 93)은, 고전압(VpgmR)에 견딜 수 있는, 잘 알려진 고전압 트랜지스터로 구성된다. 제 1 및 제 2 NMOS 트랜지스터들(91, 93)의 문턱 전압들의 합(즉, 2Vth)은, 출력 드라이버(73)의 제 2 PMOS 트랜지스터(733)의 브레이크다운 전압(또는 파괴 전압) 보다 작게 설정된다.

바이패스회로(90)는, 제 3 노드(N3)를 통해 입력된 램핑전압(VpgmR)이 목표로 하는 전압 보다 작은 구간에서(즉, 프로그램 전압이 세팅되는 구간에서) 동작한 다. 상기 구간 동안, 바이패스회로(90)는, 램핑전압(VpgmR)을 소정 레벨(즉, 2Vth) 전압 강하하여 출력한다. 이 경우, 대부분의 전류는 로드가 적은 바이패스회로(90)로 흐르게 되고, 로드가 큰 제 2 전압 레귤레이터(70)로는 전류가 거의 흐르지 않게 된다. 따라서, 이 때 제 2 전압 레귤레이터(70)가 고전압 발생회로(100)의 출력 신호(Vpgmi)에 미치는 영향은 매우 미미하게 된다.

이어서, 입력된 램핑전압(VpgmR)이 소정의 전압(예를 들면, 목표로 하는 전압)에 도달하게 되면, 바이패스회로(90)의 전류 공급 경로가 차단되고, 제 2 전압 레귤레이터(70)에 의해 고전압 발생회로(100)의 출력 신호(Vpgmi)가 결정된다. 상기 구간 동안, 제 2 전압 레귤레이터(70)는 입력된 램핑전압(VpgmR)의 전압 상승 기울기가 더욱 완만해지도록 제어하여, 램핑전압(VpgmR)에 존재하는 리플 또는 오버슈트를 제거한다. 그 결과, 안정된 프로그램 전압을 제공할 수 있게 된다.

도 8은 도 2에 도시된 고전압 발생회로(100)에서 발생된 프로그램 전압의 파형을 보여주는 파형도이다.

도 2 및 도 8을 참조하면, 펌핑회로(10)가 고전압(Vpgm)을 생성하기 시작함에 따라, 고전압(Vpgm)은 목표 전압(Target Vpgm)으로 빠르게 증가된다. 펌핑회로(10)로부터 고전압(Vpgm)이 발생됨에 따라, 램핑회로(50)는 커플링이 발생되지 않을 범위 내에서 상기 고전압(Vpgm)의 전압 상승 속도를 조절한다. 그리고, 램핑회로(50)는 고전압(Vpgm)에 대한 전압 상승 속도의 조절 결과로서, 목표 전압(Target Vpgm)까지 전압이 단계적으로 증가하는 램핑전압(VpgmR)을 발생한다. 그 결과, 커플링에 의한 프로그램 디스터브가 방지된다.

하지만, 도 8에 도시되어 있는 바와 같이, 램핑회로(50)에서 발생된 고전압(VpgmR)에는, 목표 전압(Target Vpgm)을 중심으로 소정의 진폭을 갖는 리플이 존재하게 된다. 이와 같은 리플 현상은, 메모리 셀의 프로그램 특성에 영향을 주어, 문턱 전압의 분포를 넓게 만드는 문제를 야기한다. 따라서, 본 발명에서는 프로그램에 사용된 고전압에 존재하는 리플을 제거하기 위해, 제 2 전압 레귤레이터(70)를 통해 램핑전압(VpgmR)의 전압 상승 속도가 늦어지도록 제어한다. 그 결과, 커플링에 의한 프로그램 디스터브를 방지하면서도, 프로그램 전압에 존재하는 리플을 제거할 수 있게 된다.

그러나, 제 2 전압 레귤레이터(70)에 의한 리플 제거 동작에 의하면, 리플은 제거되지만 늦어진 전압 상승 속도로 인해 프로그램 전압이 세팅되는 시간이 길어질 수 있다. 따라서, 본 발명에서는 프로그램 전압이 세팅되는 구간(또는, 램핑전압(VpgmR)의 레벨이 목표로 하는 전압 보다 작은 구간)에서는 바이패스회로(90)를 통해서 상기 램핑전압(VpgmR)을 최종적인 프로그램 전압(Vpgmi)으로 바이패스한다. 이 때, 바이패스회로(90)를 통해 출력되는 프로그램 전압(Vpgmi)은, 램핑전압(VpgmR) 보다 2Vth 만큼 낮은 전압 레벨을 갖는다. 그리고, 프로그램 전압이 실제로 인가되는 구간(또는, 램핑전압(VpgmR)의 레벨이 목표로 하는 전압 보다 큰 구간)에서는, 제 2 전압 레귤레이터(70)에 의해 리플이 제거된 전압을 최종적인 프로그램 전압(Vpgmi)으로 출력한다. 그 결과, 전압의 상승 속도가 프로그램 동작 시간에 미치는 영향은 최소화하면서도, 프로그램 전압을 일정한 레벨로 유지할 수 있게 된다. 그로 인해, 메모리 셀들의 문턱 전압들의 분포를 예상되는 결과대로 균일하 게 제어할 수 있게 된다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

이상에 설명한 바와 같이, 본 발명에 의한 고전압 발생회로 및 반도체 메모리 장치에 따르면, 커플링이 발생되지 않는 범위 내에서 프로그램 전압의 상승 속도가 제어되어, 프로그램 디스터브가 방지된다.

그리고, 조정된 전압 상승 속도가 프로그램 동작 시간에 미치는 영향은 최소화되면서도, 프로그램 전압을 안정되게 제공할 수 있게 된다.

Claims

불휘발성 메모리 장치의 고전압 발생 방법에 있어서:

프로그램에 사용될 고전압을 발생하는 단계;

상기 고전압이 소정 레벨에 도달할 때까지 상기 고전압을 출력하는 단계; 그리고

상기 고전압이 소정 레벨에 도달하면, 상기 고전압의 리플을 제거하여 출력하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서, 상기 고전압 발생 단계는

클럭신호에 응답해서 출력신호를 소정의 전압 레벨로 상승시키는 단계; 그리고

상기 출력신호가 일정한 레벨로 발생되도록 상기 클럭신호의 발생을 제어하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 2 항에 있어서,

상기 고전압 발생 단계는, 상기 출력신호에 응답해서, 상기 고전압이 복수 개의 전압 레벨로 단계적으로 발생되도록 제어하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 3 항에 있어서,

상기 고전압이 단계적으로 발생되도록 제어하는 단계는, 상기 출력신호의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서,

상기 리플 제거 단계는, 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서, 상기 리플 제거 단계는,

출력 드라이버에게 상기 고전압을 인가하는 단계;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 단계;

상기 고전압을 소정의 저항비로 분배하는 단계;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 단계; 그리고

상기 비교 결과에 따라 상기 고전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서,

상기 고전압을 출력하는 단계는, 상기 고전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서,

상기 고전압은, 메모리장치의 프로그램 전압이 셋업되는 구간동안 상기 프로그램 전압으로 출력되는 것을 특징으로 하는 고전압 발생 방법.
제 8 항에 있어서,

상기 리플 제거 결과는, 상기 프로그램 전압의 셋업이 종료되고 나면 상기 프로그램 전압으로 출력되는 것을 특징으로 하는 고전압 발생 방법.
제 1 항에 있어서,

상기 메모리장치는, 플래시 메모리 장치인 것을 특징으로 하는 고전압 발생 방법.
불휘발성 메모리 장치에서 프로그램에 사용될 고전압을 발생하는 방법에 있어서:

복수 개의 전압 레벨로 단계적으로 증가된 고전압을 발생하는 단계;

상기 발생된 고전압이 소정 레벨에 도달할 때까지 상기 고전압을 출력하는 단계; 그리고

상기 발생된 고전압이 소정 레벨에 도달하면, 상기 고전압의 리플을 제거하여 출력하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서,

상기 고전압을 출력하는 단계는, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서,

상기 고전압을 출력하는 단계는, 메모리 장치의 프로그램 전압이 셋업되는 구간동안 상기 단계적으로 발생된 전압을 상기 프로그램 전압으로 바이패스하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서,

상기 단계적으로 전압을 발생하는 단계는, 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서,

상기 리플 제거 단계는, 상기 단계적으로 발생된 전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서, 상기 리플 제거 단계는

출력 드라이버에게 상기 단계적으로 발생된 전압을 인가하는 단계;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 단계;

상기 단계적으로 발생된 전압을 소정의 저항비로 분배하는 단계;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 단계; 그리고

상기 비교 결과에 따라, 상기 단계적으로 발생된 전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 단계를 포함하는 것을 특징으로 하는 고전압 발생 방법.
제 11 항에 있어서,

상기 메모리 장치는, 플래시 메모리 장치인 것을 특징으로 하는 고전압 발생 방법.
반도체 메모리 장치의 고전압 발생회로에 있어서:

프로그램에 사용될 고전압을 발생하는 고전압 발생부; 그리고

상기 고전압의 리플을 제거하고, 상기 고전압의 레벨에 따라 상기 고전압 및 상기 리플 제거 결과 중 어느 하나를 출력하는 리플제거부를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 18 항에 있어서, 상기 고전압 발생부는

클럭신호에 응답해서 출력신호를 소정의 전압 레벨로 충전 또는 방전하는 펌핑회로; 그리고

상기 출력신호가 일정한 레벨로 발생되도록 상기 클럭신호의 발생을 제어하 는 제 1 전압 레귤레이터를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 19 항에 있어서,

상기 고전압 발생부는, 상기 펌핑회로의 상기 출력신호에 응답해서, 상기 고전압이 복수 개의 전압 레벨로 단계적으로 발생되도록 제어하는 램핑회로를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 20 항에 있어서,

상기 램핑회로는, 상기 펌핑회로의 상기 출력신호의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생회로.
제 18 항에 있어서,

상기 리플제거부는, 상기 고전압의 전압 상승 속도를 제어하는 제 2 전압 레귤레이터를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 22 항에 있어서,

상기 제 2 전압 레귤레이터는, 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생회로.
제 22 항에 있어서, 상기 제 2 전압 레귤레이터는,

상기 고전압을 받아들이는 출력 드라이버;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 전류공급부;

상기 고전압을 소정의 저항비로 분배하는 전압 분배부;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 비교부; 그리고

상기 비교 결과에 따라 상기 고전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 레벨 조절부를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 18 항에 있어서,

상기 리플제거부는, 상기 고전압의 레벨에 따라 상기 고전압을 소정 레벨 강하하여 출력하는 바이패스 회로를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 25 항에 있어서,

상기 바이패스회로는, 상기 고전압이 소정의 값 이하일 때, 상기 고전압을 바이패스하는 것을 특징으로 하는 고전압 발생회로.
제 25 항에 있어서,

상기 바이패스회로는, 상기 고전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 고전압 발생회로.
제 25 항에 있어서,

상기 바이패스회로는, 소정의 문턱 전압을 갖는 다이오드가 하나 또는 그 이상이 직렬로 연결된 것을 특징으로 하는 고전압 발생회로.
제 18 항에 있어서,

메모리 장치의 프로그램 전압이 셋업되는 구간동안 상기 고전압이 상기 프로그램 전압으로 출력되는 것을 특징으로 하는 고전압 발생회로.
제 18 항에 있어서,

메모리 장치의 프로그램이 수행되는 동안 상기 리플 제거 결과가 프로그램 전압으로 출력되는 것을 특징으로 하는 고전압 발생회로.
반도체 메모리 장치의 고전압 발생회로에 있어서:

프로그램에 사용될 고전압을 발생하는 펌핑회로;

상기 고전압의 레벨이 일정하게 발생되도록 상기 펌핑회로의 전압 발생을 제어하는 제 1 전압 레귤레이터;

상기 고전압이 복수 회에 걸쳐 단계적으로 발생되도록 제어하는 램핑회로;

상기 단계적으로 발생된 전압에 존재하는 리플을 제거하여 출력하는 제 2 전압 레귤레이터; 그리고

상기 단계적으로 발생된 전압의 레벨에 따라, 상기 단계적으로 발생된 전압을 출력하는 바이패스 회로를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 바이패스회로는, 상기 단계적으로 발생된 전압이 소정의 값 이하일 때, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 바이패스회로는, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 바이패스회로는, 소정의 문턱 전압을 갖는 다이오드가 하나 또는 그 이상이 직렬로 연결된 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 바이패스회로는, 메모리 장치의 프로그램 전압이 셋업되는 구간동안 상기 단계적으로 발생된 전압을 상기 프로그램 전압으로 출력하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 램핑회로는 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 제 2 전압 레귤레이터는 상기 단계적으로 발생된 전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서, 상기 제 2 전압 레귤레이터는

상기 단계적으로 발생된 전압을 받아들이는 출력 드라이버;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 전류공급부;

상기 단계적으로 발생된 전압을 소정의 저항비로 분배하는 전압 분배부;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 비교부; 그리고

상기 비교 결과에 따라 상기 단계적으로 발생된 전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 레벨 조절부를 포함하는 것을 특징으로 하는 고전압 발생회로.
제 31 항에 있어서,

상기 리플 제거 결과는, 메모리 장치의 프로그램 전압으로 사용되는 것을 특징으로 하는 고전압 발생회로.
복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고

프로그램에 사용될 전압을 발생하는 고전압 발생회로를 포함하며,

상기 고전압 발생회로는, 소정 레벨의 고전압을 발생하는 고전압 발생부; 그리고 상기 고전압의 리플을 제거하고, 상기 고전압의 레벨에 따라 상기 고전압 및 상기 리플 제거 결과 중 어느 하나를 출력하는 리플제거부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 40 항에 있어서, 상기 고전압 발생부는

클럭신호에 응답해서 출력신호를 소정의 전압 레벨로 상승시키는 펌핑회로; 그리고

상기 출력신호가 일정한 레벨로 발생되도록 상기 클럭신호의 발생을 제어하는 제 1 전압 레귤레이터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 41 항에 있어서,

상기 고전압 발생부는, 상기 펌핑회로의 상기 출력신호에 응답해서, 상기 고전압이 복수 개의 전압 레벨로 단계적으로 발생되도록 제어하는 램핑회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 42 항에 있어서,

상기 램핑회로는, 상기 펌핑회로의 상기 출력신호의 전압 상승 속도가 늦어 지도록 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 40 항에 있어서,

상기 리플제거부는, 상기 고전압의 전압 상승 속도를 제어하는 제 2 전압 레귤레이터를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 44 항에 있어서,

상기 제 2 전압 레귤레이터는, 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 44 항에 있어서, 상기 제 2 전압 레귤레이터는,

상기 고전압을 받아들이는 출력 드라이버;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 전류공급부;

상기 고전압을 소정의 저항비로 분배하는 전압 분배부;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 비교부; 그리고

상기 비교 결과에 따라 상기 고전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 레벨 조절부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 40 항에 있어서,

상기 리플제거부는, 상기 고전압의 레벨에 따라 상기 고전압을 소정 레벨 강 하하여 출력하는 바이패스 회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 47 항에 있어서,

상기 바이패스회로는, 상기 고전압이 소정의 값 이하일 때, 상기 고전압을 바이패스하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 47 항에 있어서,

상기 바이패스회로는, 상기 고전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 47 항에 있어서,

상기 바이패스회로는, 소정의 문턱 전압을 갖는 다이오드가 하나 또는 그 이상이 직렬로 연결된 것을 특징으로 하는 불휘발성 메모리 장치.
제 40 항에 있어서,

메모리 장치의 프로그램 전압이 셋업되는 구간동안 상기 고전압이 상기 프로그램 전압으로 출력되는 것을 특징으로 하는 불휘발성 메모리 장치.
제 51 항에 있어서,

상기 프로그램 전압의 셋업이 종료되고 나면 상기 리플 제거 결과가 상기 프로그램 전압으로 출력되는 것을 특징으로 하는 불휘발성 메모리 장치.
복수 개의 메모리 셀들로 구성된 메모리 셀 어레이; 그리고

프로그램에 사용될 전압을 발생하는 고전압 발생회로를 포함하며,

상기 고전압 발생회로는, 소정 레벨의 고전압을 발생하는 펌핑회로; 상기 고전압의 레벨이 일정하게 발생되도록 상기 펌핑회로의 전압 발생을 제어하는 제 1 전압 레귤레이터; 상기 고전압이 복수 회에 걸쳐 단계적으로 발생되도록 제어하는 램핑회로; 상기 단계적으로 발생된 전압에 존재하는 리플을 제거하여 출력하는 제 2 전압 레귤레이터; 그리고 상기 단계적으로 발생된 전압의 레벨에 따라 상기 단계적으로 발생된 전압을 출력하는 바이패스 회로를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 바이패스회로는, 상기 단계적으로 발생된 전압이 소정의 값 이하일 때, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 바이패스회로는, 상기 단계적으로 발생된 전압을 소정 레벨 강하하여 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 바이패스회로는, 소정의 문턱 전압을 갖는 다이오드가 하나 또는 그 이상이 직렬로 연결된 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 바이패스회로는, 메모리 장치의 프로그램 전압이 셋업되는 구간동안 상기 단계적으로 발생된 전압을 상기 프로그램 전압으로 출력하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 램핑회로는 상기 고전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 제 2 전압 레귤레이터는 상기 단계적으로 발생된 전압의 전압 상승 속도가 늦어지도록 제어하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서, 상기 제 2 전압 레귤레이터는

상기 단계적으로 발생된 전압을 받아들이는 출력 드라이버;

상기 출력 드라이버와 접지 사이에 일정한 전류를 제공하는 전류공급부;

상기 단계적으로 발생된 전압을 소정의 저항비로 분배하는 전압 분배부;

상기 전압 분배 결과와 소정의 기준전압의 크기를 비교하는 비교부; 그리고

상기 비교 결과에 따라 상기 단계적으로 발생된 전압의 레벨을 조절하고, 상기 레벨 조절 결과를 출력하는 레벨 조절부를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
제 53 항에 있어서,

상기 리플 제거 결과는, 메모리 장치의 프로그램 전압으로 사용되는 것을 특징으로 하는 불휘발성 메모리 장치.