JP4764414B2 - 不揮発性半導体記憶装置及びその動作方法 - Google Patents

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置に関する。不揮発性半導体記憶装置の中でも、特に、NANDセル型、NORセル型、DINORセル型、ANDセル型EEPROM等の不揮発性半導体記憶装置に関する。

従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROM（NAND型フラッシュメモリ）は、他のメモリと比較して高集積化ができるものとして注目されている。従来用いられているNANDセル型EEPROMのデータ書き込み動作・消去動作は、次の通りである。

データ書込みの動作は、主にビット線から最も離れた位置のメモリセルから順に行う。まず、データ書込み動作が開始されると、書込みデータに応じてビット線には0V(“０”データ書き込み)又は電源電圧Vcc(“１”データ書き込み)が印加され、選択されたビット線側選択ゲート線にはVccが与えられる。この場合、ビット線が0Vの時、接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtsg](ただし、Vtsgは選択ゲートトランジスタのしきい値電圧)まで充電された後、フローティング状態となる。

続いて、選択NANDセル内の選択メモリセルの制御ゲート線を0VからVpp(=20V程度：書き込み用高電圧)とし、選択NANDセル内の非選択メモリセルの制御ゲート線を0VからVmg(=10V程度：中間電圧)とする。

ここで、ビット線が0V時、接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝0V)に大きな電位差(＝20V程度)が発生し、チャネル部から浮遊ゲートに電子注入が生じる。これにより、その選択メモリセルのしきい値は正方向にシフトする。この状態を“０”とする。

一方、ビット線がVcc時、接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部の間の容量カップリングの影響による制御ゲート線の電圧上昇(0V→Vpp、Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtsg]電位からVmch(＝8V程度)に上昇する。この時には、選択NANDセル内の選択メモリセルのゲート(＝Vpp電位)とチャネル部(＝Vmch)の間の電位差が12V程度と比較的小さいため、電子注入が起こらず、従って選択メモリセルのしきい値は変化せず、負の状態に維持される。この状態を“１”とする。

NANDセル型EEPROMのデータ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲートを0Vとし、ビット線、ソース線、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲートをフローティングとし、p型ウェル(もしくはp型基板)に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルにおいて浮遊ゲートの電子がp型ウェル(もしくはp型基板)に放出され、しきい値電圧は負方向にシフトする。このように、NANDセル型EEPROMにおいては、データ消去動作はブロック単位で一括して行われることになる。

データ読み出しは、選択されたメモリセルの制御ゲート0Vとし、それ以外のメモリセルの制御ゲート及び選択ゲートを、読み出し動作時のストレスから規定される電圧（例えば5V）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。

読み出し動作の制約から、“０”書き込み後のしきい値は、例えば、前述の、読み出し動作時のストレスから規定される電圧を５Ｖとした場合は、０Ｖから約４Ｖの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルのみを検出し、“０”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。“０”書き込み不足のメモリセルは、選択された制御ゲートを、例えば、０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルのしきい値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”書き込み不足と検出される。

書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され“０”書き込み後のしきい値は０Ｖから約４Ｖの間に制御される。

このようなNANDセル型EEPROMでは、書き込み時の書き込み電圧Vppを一定としているため、電荷蓄積層の電子の量が比較的少ない書き込み初期では、メモリセルのしきい値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルのしきい値変化は遅い。また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱い。

このため、書き込み速度を速くするため書き込み電圧Ｖppを高めると、書き込み後の最大しきい値が高く、書き込み後のしきい値分布幅が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。逆に、書き込み後のしきい値分布幅を狭くするためＶppを低めると、書き込み速度が遅くなる。言い替えれば、書き込み電圧マージンが狭いという問題があった。また、書き込み、又は消去が進むにつれ、その効率が低下するという問題があった。

上述したような問題を鑑みて、下記の特許文献１及び非特許文献１においては、書き込み動作とビット毎ベリファイ動作のサイクルを繰り返しながら、書き込み電圧Ｖppを徐々に高める方式が提案されている。下記の特許文献１に記載の書き込み方式においては、書き込み電圧Ｖppはサイクル毎にΔＶppだけ高められ、１回の書き込み時間Δｔは一定とされている。また、“０”書き込み後のしきい値分布幅がΔＶppとなるように、ΔＶpp、Δｔは設定されている。
特開平７−１６９２８４号公報 G. J. Hemink et al.,Symposium on VLSI Technology Digest of Technical Papers, 1995, pp.129-130

本発明は、書き込み、又は消去動作の効率の低下を防ぎ、書き込み時間及び消去時間を短縮できる不揮発性半導体記憶装置及びその駆動方法を提供することを目的とする。

本発明の一実施態様に係る不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルと、
段階的に高い電位を有する複数のパルス信号を前記メモリセルに印加する手段と、
前記複数のパルス信号を印加した後、前記メモリセルのしきい値を検知するベリファイ手段と、
を有し、
前記パルス信号を印加する手段は、
第１の振幅電圧を有する第１のクロック及び前記第１の電圧よりも高い第２の振幅電圧を有する第２のクロックを生成する第１の回路と、
前記第１の回路から入力される前記第１のクロック又は前記第２のクロックに基づき、所定の電圧を有する前記パルス信号を生成する第２の回路と、
前記第２の回路が生成する前記パルスが前記所定の電圧に到達したとき、前記第１のクロック及び前記第２のクロックの前記第２の回路への入力を停止させる第３の回路と、
を有し、
前記パルス信号の設定電圧が高い場合には前記第２のクロックが前記第２回路に入力され、前記パルス信号の設定電圧が低い場合には前記第１のクロックが前記第２回路に入力されることを特徴としている。

本発明の一実施態様に係る不揮発性半導体記憶装置及びその動作方法によると、データの書き込み時間の短縮化を実現することができる。また、本発明の一実施態様に係る不揮発性半導体記憶装置及びその動作方法によると、書き込みパルスの１つのシリーズにおいて、書き込みパルスの電位を小刻みにステップアップ幅ΔVppずつ高くすることにより、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加される（急峻なトンネル電流が流れる）ことを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、不揮発性半導体記憶装置の信頼性を向上させることができる。

（ａ）は、本発明不揮発性半導体記憶装置の一実施形態のメモリセルの構造の概略を示す図であり、（ｂ）は、その構造の等価回路図である。 本発明の不揮発性半導体記憶装置の一実施形態における書き込み時のフローチャートである。 本発明の不揮発性半導体記憶装置の一本実施形態における制御ゲート１に印加する書き込みパルスのタイミングチャートである。 図１（ｂ）に示す本発明の不揮発性半導体記憶装置の一本実施形態におけるメモリセルの等価回路を用いたコンピュータ・シミュレーション結果である。 昇圧回路とリミッタ回路とを用いた一般的なパルス発生回路において、到達出力電圧をＶｐｐ０とした場合のパルス発生回路（高電圧発生回路）の出力の時間変化（１）と、到達出力電圧をＶｐｐ１とした場合のパルス発生回路の出力の時間変化（２）とを示したグラフである。 本発明の不揮発性半導体記憶装置の一実施例に係るパルス発生回路９（高電圧発生回路）の回路構成図である。 一実施例に係るパルス発生回路９において、到達出力電圧をＶｐｐ０とした場合のパルス発生回路９の出力の時間変化（１）と、到達出力電圧をＶｐｐ１とした場合のパルス発生回路９の出力の時間変化（２）とを示したグラフである。 本発明の不揮発性半導体記憶装置の一実施例に係るリミッタ回路１２の回路構成図である。 本発明の不揮発性半導体記憶装置の一実施例に係る、必要とする到達出力電圧（Vpp0、Vpp1等）と、必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の関係を示すグラフである。 本発明の不揮発性半導体記憶装置の一実施例に係る、必要とする到達出力電圧（Vpp0、Vpp1等）と、必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の関係を示すグラフである。 本発明の不揮発性半導体記憶装置の一実施例における制御ゲート１に印加する書き込みパルスのタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施例における制御ゲート１に印加する書き込みパルスのタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施例における制御ゲート１に印加する書き込みパルスのタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施例における制御ゲート１に印加する書き込みパルスのタイミングチャートである。 本発明の不揮発性半導体記憶装置の一実施例に係るパルス発生回路９（高電圧発生回路）の回路構成図である。 本発明の不揮発性半導体記憶装置の一実施例に係るパルス発生回路９（高電圧発生回路）の回路構成図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 図２０に示す一実施例に係る振幅電圧制御回路１０においては、Tr1を能動素子１０ａとしてデプレッション型Nチャネル型トランジスタを用いて構成した例（Ａ）、及び抵抗素子を用いて構成した例（Ｂ）を示す図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 クロック振幅電圧制御回路１０内の可変抵抗R2（あるいは可変抵抗R1、あるいは（1+R1/R2）、あるいはVREF）を実現するための回路例である。 クロック振幅電圧制御回路１０内の可変抵抗R2（あるいは可変抵抗R1、あるいは（1+R1/R2）、あるいはVREF）を実現するための回路例である。 一実施例に係る振幅電圧制御回路１０の回路構成を示す図である。 本発明の一実施例に係る不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果である。 本発明の一実施例に係る不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果である。 本発明の一実施例に係る不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果である。 本発明の一実施例に係る不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果である。 本発明の一実施形態に係る不揮発性半導体記憶装置において、メモリセルに４値のデータを記憶する場合のしきい値分布（Ａ）及びと１６値のデータを記憶する場合（Ｂ）のしきい値分布を表した模式図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構成を示した図である。 本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルアレイのブロックＢＬＯＣＫｉの回路構成を示した図である。

符号の説明

１ 制御ゲート
２ 絶縁膜
３ 浮遊ゲート
４ トンネル酸化膜
５ ｐ型ウェル
６ ｎ型ウェル
７ ｐ型シリコン基板
８ ｎ型拡散層
９ パルス発生回路
１０ クロック振幅電圧制御回路
１１ 昇圧回路
１２ リミッタ回路
１００ メモリセルアレイ

（本願発明に至る経緯）
本願発明者らは、特許文献１及び非特許文献１に記載の従来の書き込み方式においては、次のような課題があることを見出した。

即ち、不揮発性半導体記憶装置においては、書き込み時には、書き込みパルスの形状を「理想的な台形状波形」とするのが好ましいが、書き込みパルス発生回路の都合上、メモリアレイと同一チップ上に「理想的な台形状波形」を発生する書き込みパルス発生回路を搭載するのは困難である。そこで、特許文献１及び非特許文献１に記載の従来の書き込み方式においては、パルス波形を「段階状波形」としている。よって、理想的な台形状波形と比較して書き込みの効率が低下してしまう。

また、階段状波形の書き込みパルスのインターバルを小さくすることによって、書き込みパルスの形状を「理想的な台形状波形」に近づけることは可能であるが、その分、ベリファイ回数が増え、その結果として、書き込み及び消去時間が増加してしまう。

そこで、本発明者らは、書き込みパルスの１つのシリーズにおいて、書き込みパルスの電位を小刻みにステップアップ幅ΔVppずつ高くすることにより、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加される（急峻なトンネル電流が流れる）ことを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、データの書き込み時間の短縮化を実現することができるだけでなく、不揮発性半導体記憶装置の信頼性を向上させることができることを見出した。

本実施形態においては、本発明の不揮発性半導体記憶装置として、NANDセル型の不揮発性半導体記憶装置を例にとって説明する。

まず、図１を参照する。図１（ａ）は、本実施形態に係る本発明不揮発性半導体記憶装置におけるメモリセルの構造の概略を示したものであり、図１（ｂ）は、その構造の等価回路図である。ｐ型シリコン基板７／ｎ型ウェル６／ｐ型ウェル５の上に、浮遊ゲート（ＦＧ）３と制御ゲート（ＣＧ）１が積層形成されている。ｐ型ウェル５と浮遊ゲート３は、トンネル酸化膜４によって絶縁され、浮遊ゲート３と制御ゲート１は、絶縁膜２によって絶縁されている。ｎ型拡散層８は、メモリセルのソース・ドレインを形成する。なお、浮遊ゲートは、電荷蓄積層として機能するものであれば、如何なる材料を用いても良い。例えば、本発明の一実施形態に用いることのできる電荷蓄積層としては、金属層の他、酸化珪素膜と窒化珪素膜と酸化珪素膜との積層構造によって形成された所謂「ＳＯＮＯＳ」構造を有する材料等を用いることができる。

図１（ｂ）に示すとおり、浮遊ゲート３と制御ゲート１との間の容量をConoとし、浮遊ゲート３とｐ型ウェル５との間の容量をCoxと定義する。なお、浮遊ゲート３とｎ型拡散層８との間の容量は、Cono及びCoxと比較して無視できる程度に小さいので、ここでは考慮しない。

メモリセルは、浮遊ゲート３に蓄えられる電荷をもってデータを記憶する。そして、浮遊ゲート３に蓄えられる電荷量によって、メモリセルのしきい値（Vth）が決まる。浮遊ゲート３中の電荷量は、トンネル酸化膜４を通るＦＮトンネル電流（Fowler-Nordheim電流）によって制御される。

ｐ型ウェル５及びｎ型拡散層８の電位に対して制御ゲート１の電位を十分高くすると、トンネル酸化膜４を通して電子が浮遊ゲート３に注入され、メモリセルのしきい値は高くなる。一方、制御ゲート１の電位に対してｐ型ウェル５及びｎ型拡散層８の電位を高くすると、トンネル酸化膜４を通して電子が浮遊ゲート３から放出され、メモリセルのしきい値は低くなる。

本発明の一実施形態に係る不揮発性半導体記憶装置は、メモリセルアレイ１００を有している。メモリセルアレイ１００はブロック（ＢＬＯＣＫ）の単位で複数に分割されている。図３２では、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、ＢＬＯＣＫ２、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている様子を示している。なお、「ブロック」とはデータ消去の最小単位である。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図３３に代表的に示すブロックＢＬＯＣＫｉのように、ｋ＋１個のＮＡＮＤセルユニット０〜ｋで構成される。各ＮＡＮＤセルユニットは３２個のメモリセルＭＴｒ０〜ＭＴｒ３１が直列に接続されて構成されている。その一端は選択ゲート線ＳＧＤに接続された選択ゲートトランジスタＴｒ０を介してビット線ＢＬ（ＢＬ＿０、ＢＬ＿１、ＢＬ＿２、ＢＬ＿３、・・・、ＢＬ＿ｋ−１、ＢＬ＿ｋ）に、他端は選択ゲート線ＳＧＳに接続された選択ゲートトランジスタＴｒ１を介して共通ソース線ＳＯＵＲＣＥに接続されている。各々のメモリセルＭＴｒの制御ゲートは、ワード線ＷＬ（ＷＬ０〜ＷＬ３１）に接続されている。１本のワード線ＷＬに接続されるｋ個の各メモリセルＭＴｒは１ビットのデータを記憶し、これらｋ個のメモリセルＭＴｒが「ページ」という単位を構成する。

なお、図３２及び３３ではメモリセルアレイを構成するブロックの数をｍ個とし、且つ図３３では１つのブロックが、３２個のメモリセルＭＴｒでなるＮＡＮＤセルユニットをｋ＋１個含むようにしたが、これに限定されるわけではなく、６４個とするなど所望の容量に応じてブロックの数、メモリセルＭＴｒの数及びＮＡＮＤセルユニットの数を変更することができる。

また、各メモリセルＭＴｒが１ビットのデータを記憶するようにしたが、各メモリセルＭＴｒが電子注入量に応じた複数ビットのデータ（多値ビットデータ）を記憶するようにしてもよい。また、１つのＮＡＮＤセルユニットが１つのビット線ＢＬに接続されたＮＡＮＤ型フラッシュメモリ装置の例について説明しているが、本発明のＮＡＮＤ型フラッシュメモリ装置１を、複数のＮＡＮＤセルユニットが１つのビット線ＢＬを共有する所謂シェアードビット線（Ｓｈａｒｅｄ Ｂｉｔ Ｌｉｎｅ）型のＮＡＮＤ型フラッシュメモリ装置に適用するようにしてもよい。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図１０に代表的に示すブロックＢＬＯＣＫｉのように、２×（ｋ＋１）個のＮＡＮＤセルユニットｅ０〜ｏｋで構成される。各ＮＡＮＤセルユニットは、３２個のメモリセルＭＣ０〜ＭＣ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ＿ｉに接続された選択ゲートトランジスタＳＧ１を介してビット線ＢＬ（ＢＬｅ＿０、ＢＬｏ＿０、・・・、ＢＬｅ＿ｋ、ＢＬｏ＿ｋ）に、他端は選択ゲート線ＳＧＳ＿ｉに接続された選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。各々のメモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３１_ｉ）に接続されている。０から数えて偶数番目のビット線ＢＬ＿ｅと奇数番目のビット線ＢＬ＿ｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに接続される２×（ｋ＋１）個のメモリセルのうち、偶数番目のビット線ＢＬ＿ｅに接続されるｋ＋１個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルは２ビットのデータを記憶し、これらｋ＋１個のメモリセルが「ページ」という単位を構成する。

同様に、１本のワード線ＷＬに接続され、奇数番目のビット線ＢＬ＿ｏに接続されるｋ＋１個のメモリセルで別の１ページが構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。

なお、メモリセルアレイを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルでなるＮＡＮＤメモリセルユニットを２×ｋ＋１個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。

次に、図２及び図３を参照しながら、本発明の不揮発性半導体記憶装置の動作方法として、データの書き込み動作について説明する。図２には、本実施形態における本発明の不揮発性半導体記憶装置の書き込み時のフローチャートが示されている。また、図３には、本実施形態における本発明の不揮発性半導体記憶装置の制御ゲート１に印加する書き込みパルスのタイミングチャートが示されている。なお、図３においては、１回目の書き込みパルスのシリーズ（ｎ＝０）及び２回目の書き込みパルスのシリーズ（ｎ＝１）が示されている。なお、本実施形態においては、１つの書き込みパルスのシリーズにおいては、４つの書き込みパルス（ｉ＝０〜３）が含まれるものとした。１つの書き込みパルスのシリーズにおける書き込みパルスの数をｍで定義している。また、１回目の書き込みパルスのシリーズ（ｎ＝０）と２回目の書き込みパルスのシリーズ（ｎ＝１）との間のインターバルには、ビット毎ベリファイが行われる。

図２に示すとおり、本発明の不揮発性半導体記憶装置においては、データ書き込みコマンド（ステップＳ０）によって、データ書き込みが開始され、パラメータｎ及びｉが、ｎ＝０且つｉ＝０に初期化される（ステップＳ１）。次に、１回目の書き込みパルスのシリーズ（ｎ＝０）において、ｉ＝０で書き込みパルスの初期値Vpp0が印加される（ステップＳ２）。本発明においては、書き込みパルスVcgは、以下の数式（１）によって定義される。

Vcg = Vpp0 ＋（n×ΔVpp）＋（i／m×ΔVpp） ・・・（１）

ここで、Vpp0は、書き込みパルスの初期値であり、ΔVppは、書き込みパルスのシリーズ間のステップアップ幅、（i／m×ΔVpp）は、書き込みパルスの一つのシリーズにおける書き込みパルスのステップアップ幅である。

そして、ｉ＝ｍ−１となるまで、ステップＳ２〜ステップＳ４が繰り返される。つまり、ｉ＝０で書き込みパルスの初期値Vpp0が印加された後、引き続き、Vpp0から（i／m×ΔVpp）ずつ電位を上げて次々と書き込みパルスが印加される（ｉ＝１、２、３）（ステップＳ２）。

そして、ｉ＝ｍ−１（本実施形態においては、ｉ＝４−１＝３）のときの書き込みパルスが印加された（ステップＳ２）後、ｉ＝ｍ−１と判断され（ステップＳ３）、１回目の書き込みパルスのシリーズ（ｎ＝０）の印加が終了し、メモリセルのしきい値が所定の値以上であるかどうかを検知するビット毎ベリファイが行われる（ステップＳ５）。

ビット毎ベリファイによって、データの書き込みが不十分であると判断された場合は（Ｆａｉｌ）、パラメータｎに１が加算され（ステップＳ６）、２回目の書き込みパルスのシリーズ（ｎ＝１）の印加が行われる（Ｓ２〜Ｓ４）。この２回目の書き込みパルスのシリーズ（ｎ＝１）においても、書き込みパルスは、上述の数式（１）によって定義され、ｉ＝０で書き込みパルスの初期値（Vpp0+ΔVpp）が印加された後、引き続き、（Vpp0+ΔVpp）から（i／m×ΔVpp）ずつ電位を上げて次々と書き込みパルスが印加される（ｉ＝１、２、３）（ステップＳ２）。そして、ｉ＝ｍ−１（本実施形態においては、ｉ＝４−１＝３）のときの書き込みパルスが印加された（ステップＳ２）後、ｉ＝ｍ−１と判断され（ステップＳ３）、２回目の書き込みパルスのシリーズ（ｎ＝１）の印加が終了し、再度ビット毎ベリファイが行われる（ステップＳ５）。

ビット毎ベリファイ動作（ステップＳ５）によって、書き込みが十分であると判断されるまで、上述のステップＳ２〜Ｓ６が繰り返される。ビット毎ベリファイ動作（ステップＳ５）によって、書き込みが十分であると判断された場合（Ｐａｓｓ）は、書き込み動作が終了する（ステップＳ７）。

なお、本実施形態においては、１つの書き込みパルスのシリーズにおける書き込みパルスの数ｍを４としたが、これに限定されるわけではなく、ｍの値は適時設定変更可能である。

ここで、図４を参照する。図４には、本発明の不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果を示す。図４では、縦軸は、メモリセルのしきい値変化（ΔVth）の合計値を示し、横軸は、書き込み時間（Tprog）を示している。図４には、以下の３つのパラメータ条件（（１）、（２）、（３））のシミュレーション結果が示されている。なお、これら３つのパラメータ条件のいずれの場合においても、書き込みパルスの初期値Vpp0を20V、ΔVpp=1V、プログラム時間（Tprog）を１０μsとした。また、図４においては、ｎ＝０の場合を示している。
（１）ステップアップ幅（i／m×ΔVpp）=0V：（Vcg=Vpp0）
（２）ステップアップ幅（i／m×ΔVpp）=0.5V；（ｍ＝２）
（３）ステップアップ幅（i／m×ΔVpp）=0.1V；（ｍ＝１０）
なお、（１）の条件は、書き込みパルスのステップアップ幅（i／m×ΔVpp）が0Vであるので、従来の書き込み動作の条件を示すことになる。

図４に示すコンピュータ・シミュレーションに用いた計算式及びパラメータは、以下のとおりである。

ΔVth=Itunnel×Tprog／Cono
Itunnel=s×α×E²×exp(-β／E)
S（メモリセルのCox面積）=0.005041[μm²]
E（電界強度）=Vfg／Tox
α=6.94×10^-7[A/V²]
β=2.54×10⁸[V/cm]
Tox=8.2[nm]
Cono=Cox=0.0212[fF]

図４に示す結果から明らかなとおり、例えば、しきい値変化の合計が1.000Vとなる書き込み時間（t(1)、t(2)、t(3)）を比較すると、従来の書き込み動作条件（１）と比較して、本発明の書き込み動作条件（２）及び（３）では、１５％〜２０％の書き込み時間の短縮が実現できることがわかる。また、図４に示す結果より、書き込みパルスのステップアップ幅（i／m×ΔVpp）を小さくすればする程、書き込み時間の更なる短縮を実現することができることがわかる。

上述したとおり、本発明の不揮発性半導体記憶装置及びその動作方法によると、データの書き込み時間の短縮化を実現することができる。また、本発明の不揮発性半導体記憶装置及びその動作方法によると、書き込みパルスのシリーズにおいて、書き込みパルスの電位を小刻みにステップアップ幅（i／m×ΔVpp）ずつ高くすることにより、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加されることを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、不揮発性半導体記憶装置の信頼性を向上させることができる。

一般的に、パルス発生回路（高電圧発生回路）の到達出力電圧レベルが２以上要求される場合は、到達出力電圧が低いほど、その電圧に達する時間は短くなる。その一方、次のような問題が発生する。つまり、到達電圧に達した後、高電圧発生回路のクロックを停止して到達出力電圧を一定にするが、到達出力電圧が低いほど、出力電圧のオーバーシュートが大きくなる。

ここで、図５を参照する。図５は、昇圧回路とリミッタ回路とを用いた一般的なパルス発生回路において、到達出力電圧をVpp0とした場合のパルス発生回路（高電圧発生回路）の出力の時間変化（１）と、到達出力電圧をVpp1とした場合のパルス発生回路の出力の時間変化（２）とを示したグラフである。図５に示すグラフにおいては、要求される到達出力電圧をVpp0と設定した場合、Vpp0に対するオーバーシュート電圧をΔVpp0として示している。また、要求される到達出力電圧をVpp1と設定した場合、Vpp1に対するオーバーシュート電圧をΔVpp1として示している。また、要求される到達出力電圧をVpp0と設定した場合、パルス発生回路が動作し、要求される到達出力電圧Vpp0に達するまでの時間をｔ０とし、リミッタ回路が要求される到達出力電圧Vpp0に到達したことを検知して、ポンプ回路を停止するまでの遅延時間（ｄｅｌａｙ ｔｉｍｅ）をΔt0とする。また、要求される到達出力電圧をVpp1と設定した場合、パルス発生回路が動作し、要求される到達出力電圧Vpp1に達するまでの時間をt1とし、リミッタ回路が要求される到達出力電圧Vpp1に到達したことを検知して、ポンプ回路を停止するまでの遅延時間をΔt1とする。なお、図５に出力の時間変化を示すポンプ回路とリミッタ回路とを用いた一般的なパルス発生回路においては、到達出力電圧の高低に拘わらず、昇圧回路には、一定の振幅電圧のクロック（一般的には、最大振幅のクロック（PMPCLK））が入力される。

図５に示すとおり、パルス発生回路においては、一定のオーバーシュート電圧ΔVpp0及びΔVpp1が発生してしまう。これは、到達出力電圧レベルをリミッタ回路等で検知したあと、パルス発生回路のクロックを停止させるまでに、遅延時間Δt0又はΔt1が発生し（Δt0＝Δt1＝Δt）、その遅延時間Δtの間、パルス発生回路は動作し続け、その結果、必要とする到達出力電圧をオーバーしてしまうからである。

また、図５に示すとおり、到達出力電圧が低い場合（到達出力電圧がＶｐｐ０の場合、グラフ（１））のオーバーシュート電圧ΔVpp0は、到達出力電圧が高い場合（到達出力電圧がＶｐｐ１の場合、グラフ（２））のオーバーシュート電圧ΔVpp1と比較して大きい。また、到達出力電圧が低い場合と、高い場合とで、到達出力電圧に達する時間が異なるため、必要とする到達出力電圧が一定となる時間が異なってしまい、到達出力電圧を使用する用途に対し、特性のばらつきをまねいてしまう。さらに、到達出力電圧が低いほど、高電圧発生回路の昇圧能力が過剰となり、その結果、過剰な電流を消費してしまう。仮に、上記の問題を有するパルス発生回路を本発明の不揮発性半導体記憶装置に使用すると、オーバーシュートによる到達出力電圧の期待値からのズレが発生し、また、到達出力電圧が低い場合と、高い場合とで、到達出力電圧に達する時間が異なることにより、メモリセル毎に書き込み及び消去及び読み出し時間のばらつきが発生し、その結果、メモリセル書き込み特性、消去特性、及び読み出し特性のばらつきが発生してしまう。

以下、本発明の一実施形態に係る不揮発性半導体記憶装置の書き込み動作を実現するための本実施例に係るパルス発生回路について説明する。

図６を参照する。図６には、本実施に係るパルス発生回路９（高電圧発生回路）の回路構成図が示されている。パルスの発生回路９は、大きく分けて、クロック振幅電圧制御回路１０、昇圧回路１１、リミッタ回路１２、シーケンサ１３及びｉアップカウンタの５つの部分から構成されている。

上述のような問題を含むポンプ回路とリミッタ回路を用いた一般的なパルス発生回路と比較して、本実施例のパルス発生回路９は、到達出力電圧の高低に応じて、その昇圧能力を変化させている。つまり、本実施例に係るパルス発生回路９は、到達出力電圧レベルが高いほど、より高いクロック振幅電圧を選択して昇圧回路１１に入力し、到達出力電圧レベルが低いほど、より低いクロック振幅電圧を選択して昇圧回路１１に入力するように構成する。

ここで、図７を参照する。図７は、本実施例に係るパルス発生回路９において、到達出力電圧をVpp0とした場合のパルス発生回路９の出力の時間変化（１）と、到達出力電圧をVpp1とした場合のパルス発生回路９の出力の時間変化（２）とを示したグラフである。図７に示すグラフにおいては、図５と同様、到達出力電圧をVpp0とした場合の本実施例に係るパルス発生回路９の出力の時間変化（１）と、到達出力電圧をVpp1とした場合の本実施例に係るパルス発生回路９の出力の時間変化（２）とを示したグラフである。図７に示すグラフにおいては、要求される到達出力電圧をVpp0と設定した場合、Vpp0に対するオーバーシュート電圧をΔVpp0として示している。また、要求される到達出力電圧をＶｐｐ１と設定した場合、Vpp1に対するオーバーシュート電圧をΔVpp1として示している。また、要求される到達出力電圧をVpp0と設定した場合、本実施例のパルス発生回路９が動作し、要求される到達出力電圧Vpp0に達するまでの時間をｔ０とし、リミッタ回路１２が要求される到達出力電圧Vpp0に到達したことを検知して、ポンプ回路１１を停止するまでの遅延時間（ｄｅｌａｙ ｔｉｍｅ）をΔt0とする。また、要求される到達出力電圧をVpp1と設定した場合、パルス発生回路９が動作し、要求される到達出力電圧Vpp1に達するまでの時間をt1とし、リミッタ回路１２が要求される到達出力電圧Vpp1に到達したことを検知して、ポンプ回路１１を停止するまでの遅延時間をΔt1とする。

本実施例に係るパルス発生回路９においても、図７に示すとおり、一定のオーバーシュート電圧ΔVpp0及びΔVpp1が発生してしまう。これは、到達出力電圧レベルをリミッタ回路等で検知したあと、パルス発生回路９のクロックを停止させるまでに、遅延時間Δt0又はΔt1が発生し（Δt0＝Δt1＝Δt）、その遅延時間Δtの間、パルス発生回路９は動作し続け、その結果、必要とする到達出力電圧をオーバーしてしまう。

本実施例に係るパルス発生回路９においては、昇圧回路１１に入力するクロックの振幅電圧を複数用意し、要求される到達出力電圧に応じて、昇圧回路１１に入力するクロックの振幅電圧を変化させている。図７に示す例においては、要求される到達電圧がVpp0の場合は、クロック振幅電圧の最大値よりも小さな振幅電圧を有するクロック（＜VCLKmax）が昇圧回路１１に入力され、要求される到達電圧がVpp1の場合は、クロック振幅電圧の最大値を有するクロック（＝VCLK max）が昇圧回路１１に入力される。

こうすることより、本実施例に係るパルス発生回路９においては、到達出力電圧レベルが高ければ高いほど、昇圧能力が高くなり、到達出力電圧レベルが低いほど、昇圧能力は低くなる。その結果、図７に示すように、到達出力電圧レベルによらず、オーバーシュート電圧がほぼ一定となり（ΔVpp0≒ΔVpp1）、オーバーシュート電圧が低く抑えられることになる。また、到達出力電圧までに達する時間がほぼ一定となり（Δt1≒Δt2）る。さらに、過剰な消費電流を消費することを防ぐことができる。

本実施例のパルス発生回路９において、NAND回路（NAND1）には、クロック信号CLK、イネーブル信号EN1及びイネーブル信号EN2が入力される。イネーブル信号EN1及びイネーブル信号EN2の何れもがHiである場合のみ、クロック信号CLKがインバータINV1を介してクロック振幅電圧制御回路１０へ出力される。

クロック振幅電圧制御回路１０は、アンプAMP1、トランジスタTr1〜Tr7、抵抗R1及び可変抵抗R2を有している。アンプAMP1には、リファレンス電源VREFが入力され、トランジスタTr1〜Tr3のゲート電圧は、Vdd電圧に応じて以下の数式（２）の条件を保つための安定電圧となる。このクロック振幅電圧制御回路１０においては、必要とする到達出力電圧（VPP1及びVPP2等）に応じて可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)の抵抗値を変化させることにより、以下の数式（２）によって決定される所定の振幅のクロック電圧VCLK（VCLK1及びVCLK2）を得ることができる。

VCLK＝（１＋R1／R2）・VREF ・・・（２）

このクロック電圧VCLKは、図６に示す本実施例に係るパルス発生回路９においては、外部電源Vddに依存せず、必要とする到達出力電圧に応じた一定の振幅を有する（但し、VCLK＜Vdd）。必要とする到達出力電圧に応じて可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)の抵抗値を変化させることにより、到達出力電圧レベルによらず到達時間を一定にすることができる。つまり、到達出力電圧レベルが高いほど、電源電圧Vddに近い電圧を選択し、到達出力電圧レベルが低いほど、Vddとかけ離れた低い電圧を選択すればよい。これにより、到達出力電圧レベルによらず到達時間をほぼ一定にすることができ（ｔ０≒ｔ１）、出力オーバーシュート、リップルを抑制することができ、また、必要に応じて消費電力を小さくすることができる。

昇圧回路１１は、トランジスタTr８〜Tr(k-1)、Trk（kは必要に応じた任意の整数）及びコンデンサC1〜C(k-1)、Ck（kは必要に応じた任意の整数）を有している。Tr8のソース（ドレイン）には、昇圧回路の供給電圧（例えばVcc）が印加される。また、奇数番目のコンデンサC1、C３、・・・、C(k-1)の一端には、クロック振幅電圧制御回路１０によりその振幅が制御されたクロック信号PMPCLKが入力され、また偶数番目のコンデンサC2、C4、・・・、Ckには同様にPMPCLKBが入力される。なお、PMPCLKとPMPCLKBとは逆位相の関係にある。昇圧回路１１は、入力されるクロック信号PMPCLK及びその逆位相の信号PMCLKBに基づいて、書き込み電圧Vppを生成する。

昇圧回路１１には、例えば、Dicksonの昇圧回路（J. F. Dickson, “On-chip high voltage generation in NMOS integrated circuits using an improved voltage multiplier technique”, IEEE J. Solid-State Circuits,
vol.SC-11, pp.374-378, June 1976）が参考になる。

リミッタ回路１２は、アンプAMP2、抵抗R3及びR4、並びに抵抗分割回路12aを有している。リミッタ回路１２には、ｎ回目の書き込みパルスのシリーズであることのｎ信号がシーケンサ１３から入力され、且つ１つの書き込みパルスのシリーズにおいてｉ番目の書き込みパルスであることのｉ信号がリミッタ回路１２に入力される。なお、ｉ信号をインクリメントするトリガー信号としては、EN2信号や、timerにより制御される信号を用いることができる。リミッタ回路１２は、これらｎ信号及びｉ信号に基づき、昇圧回路１１で生成される書き込み電圧Vppが所定の電圧に達したときに、アンプAMP2の出力であるイネーブル信号EN2をLoとし、昇圧回路へのクロック信号PMPCLK及びその逆位相の信号PMCLKBの供給を停止することにより、所定のVppを得るための回路である。

ここで、図８を参照する。図８には、本実施例におけるリミッタ回路１２の回路構成が示されている。図８に示すとおり、リミッタ回路１２の抵抗分割回路１２ａは、スイッチ回路SW0〜SW5及びそれらに対応した抵抗を有している。図８においては、SW0〜SW5に対応する抵抗に流れる電流を、それぞれ、I₀〜I₅と定義している。図８に示すとおり、I₀〜I₅には、I₁=2I₀、I₂=4I₀、I₃=8I₀、I₄=16I₀、I₅=32I₀の関係が成立する。また、抵抗R3に流れる電流を（Ia+Ib）と、抵抗R4に流れる電流をIbと定義している。また、図８に示すように、何れのスイッチも介さず、VREFが供給される抵抗Rに流れる電流をI₀’と定義している。

本実施例においては、抵抗分割回路１２ａのスイッチSW0〜SW5のうち、スイッチSW2〜SW5が、ｎ回目の書き込みパルスのシリーズであることのｎ信号によって制御され、スイッチSW0〜SW1が１つの書き込みパルスのシリーズにおいてｉ番目の書き込みパルスであることのｉ信号によって制御される。即ち、本実施例においては、０≦ｎ≦１５、０≦ｉ≦３である。

上述のとおり、昇圧回路１１から出力された書き込みパルスVppは、リミッタ回路１２によってその出力電圧が制御され、クロック振幅電圧制御回路１０によってオーバーシュート、リップルが抑制される。このVpp電圧は、メモリセルの制御ゲートに印加される。なお、ここでは、パルス発生回路９により波形コントロールされたVppとメモリセルの制御ゲートに印加される電圧Vcgは同一である。

クロック振幅電圧制御回路１０の出力Vppは、以下の数式によって計算される。

（１）Ia＝０のとき、Vppは数式（５）に従うことになる。このときのVppがVpp0（書き込みパルスの初期値）となる。

（２）Ia>0のとき、Vppは数式（６）に従うことになる。数式（５）の右辺第１項が、Vpp0（書き込みパルスの初期値）に対応し、右辺第２項が、ｉ信号及びｎ信号に基づいた書き込みパルスのシリーズ間ステップアップ幅ΔVpp及び書き込みパルスのステップアップ幅（i／m×ΔVpp）に対応する。

このようにして、ｎ信号及びｉ信号に基づき、所定の書き込みパルスVppが生成され、メモリセルの制御ゲートに印加されることになる。

なお、スイッチSW0〜SW5並びにそれに対応する抵抗の数及び値は、本実施例で示した数に限定されるわけではなく、適時設計変更することができる。例えば、０≦ｎ≦３１、０≦ｉ≦７とする場合には、スイッチSW0〜SW7を設け、ｎ信号によってSW3〜SW7が制御されるようにし、ｉ信号によってSW0〜SW2が制御されるようにしてもよい。

ここで、本発明の一実施形態に係る不揮発性半導体記憶装置において、必要とする到達出力電圧（Vpp0、Vpp1等）と、必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の関係を図９〜図１４を用いて説明する。本発明の一実施形態に係る不揮発性半導体記憶装置においては、図９〜図１４に示す必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅を設定するようにしているが、これらに限定されるわけではない。

昇圧回路１１の昇圧能力と、昇圧回路１１に使用するクロック電圧振幅との間には、一定の関係（基本的には比例関係）がある。図９に示ような、必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定においては、到達出力電圧が低いレベル(Vpp0)まで昇圧する際のクロック振幅電圧をVCLK0とすると、Vpp0からVpp1までの到達出力電圧変化分ΔVppにある一定のパラメータβを乗じた値（β・ΔVpp）をVCLK0に積算することにより、到達出力電圧が高いレベル(Vpp1)まで昇圧する際のクロック電圧VCLK1を得ることができる。

図９に示す必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定に係る関係は、以下の数式（７）〜（９）に従うことになる。
Vpp0=α・VCLK0 ・・・（７）
Vpp1=Vpp0+ΔVpp ・・・（８）
VCLK1=VCLK0+β・ΔVpp ・・・（９）

次に、図１０を参照する。図１０には、さらに到達出力電圧に達するまでの間(Vppが昇圧されている間)も、その出力電圧レベルに応じて、クロック振幅電圧を変化させる例である。

図９および図１０を用いて説明した必要とする到達出力電圧と、必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定を、本発明の一実施形態に係る不揮発性半導体記憶装置に用いた場合、書き込みパルスのタイミングチャートは、図１１〜図１４に示すようになる。

図１１は、図９に示すような必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定を本発明の一実施形態に係る不揮発性半導体記憶装置に用いた場合の書き込みパルスのタイミングチャートを示している。

図１２は、図１０に示すような必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定を本発明の一実施形態に係る不揮発性半導体記憶装置に用いた場合の書き込みパルスのタイミングチャートを示している。

図１３は、図１１に示すような必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定に加えて、更に、上述の実施形態で説明した、ある書き込みパルスの一つのシリーズにおける書き込みパルスのステップアップ幅に応じて、クロック電圧振幅を変化させたクロック電圧振幅の設定を本発明の一実施形態に係る不揮発性半導体記憶装置に用いた場合の書き込みパルスのタイミングチャートを示している。

図１４は、図１２に示すような必要とする到達出力電圧に応じた一定の振幅を有するクロック電圧振幅の設定に加えて、更に、上述の実施形態で説明した、ある書き込みパルスの一つのシリーズにおける書き込みパルスのステップアップ幅に応じて、クロック電圧振幅を変化させたクロック電圧振幅の設定を本発明の一実施形態に係る不揮発性半導体記憶装置に用いた場合の書き込みパルスのタイミングチャートを示している。

以上、図１１〜図１４に示したクロック電圧振幅は、すべて、上述の式（２）に従い、可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)を必要に応じて変化させる(制御する)ことにより実現することが可能である。

本実施例に係る本発明の不揮発性半導体記憶装置およびその動作方法によると、簡易な回路を付加するのみで、データの書き込み時間の短縮化を実現することができる。また、本実施例に係る本発明の不揮発性半導体記憶装置及びその動作方法によると、簡易な回路を付加するのみで、書き込みパルスのシリーズにおいて、書き込みパルスの電位を小刻みにステップアップ幅ΔVppずつ高くすることを実現でき、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加されることを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、不揮発性半導体記憶装置の信頼性を向上させることができる。

また、本実施例においては、必要とする到達出力電圧に応じて可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)の抵抗値を変化させることにより、到達出力電圧レベルによらず到達時間をほぼ一定にすることができる。

本実施例においては、上述の実施例１、図６及び図８で説明したパルス発生回路９におけるリミッタ回路１２において、抵抗分割回路１２ａを用いないでリミッタ回路１２を構成する例について説明する。

図１５を参照する。図１５には、本実施例のパルス発生回路９の回路構成が示されている。図１５に示すとおり、本実施例におけるパルス発生回路９のリミッタ回路１２は、抵抗R3、可変抵抗R4及びアンプAMP2によって構成されている。この場合、ｎ信号及びｉ信号に基づいて可変抵抗R4の抵抗値を変化させることにより、所定の出力Vppを得ることができる。この場合は、Vppは、以下の数式（１０）によって決まる。なお、抵抗R3を可変抵抗とし、R4を固定抵抗としてもよい。

Vpp=（1+R3／R4）・VREF ・・・（１０）

また、図１６に示すように、リミッタ回路１２において、抵抗分割回路１２ａを用いないで、且つ抵抗R4（あるいはR3）を固定値の抵抗とし、リミッタ回路１２を構成するようにしてもよい。この場合、ｎ信号及びｉ信号に基づいてリファレンス電源VREFを変化させ、チューニングすることにより、所定の出力Vppを得ることができる。この場合も、Vppは、上述の数式（１０）によって決まる。

本実施例で説明したリミッタ回路は、非常に簡単な構成であり、これを用いてパルス発生回路９を構成することにより、より簡易に本発明の不揮発性半導体記憶装置及びその動作方法を実現することができる。

本実施例においては、本発明の一実施形態に用いるパルス発生回路９におけるクロック振幅電圧制御回路１０の別の例について説明する。なお、本実施例におけるクロック振幅電圧制御回路１０において、図６に示すクロック振幅電圧制御回路１０と同様の構成要素については、ここでは改めて説明しない。

図１７に示す一実施例に係る振幅電圧制御回路１０においては、Tr1〜Tr3がデプレッション型Nチャネル型トランジスタであるように構成している。

図１８に示す一実施例に係る振幅電圧制御回路１０においては、Tr1から直接Tr4（又はTr5）のソースにVCLKを供給するように構成している。

図１９に示す一実施例に係る振幅電圧制御回路１０においては、Tr1をデプレッション型Nチャネル型トランジスタにして、直接Tr4（又はTr5）のソースにVCLKを供給するように構成している。

図２０に示す一実施例に係る振幅電圧制御回路１０においては、Tr1を能動素子１０ａとして使用し、Tr* を受動素子として用いている。Tr1からなる能動素子１０ａは、図２１（Ａ）に示すデプレッション型Nチャネル型トランジスタを用いて構成したり、図２１（Ｂ）に示す抵抗素子を用いて構成したりしてもよい。

図１７〜図２１に示すパルス発生回路９におけるクロック振幅電圧制御回路１０は、クロック電圧振幅VCLKが、VCLK＜Vddとなる場合について示した。一方、本発明の一実施形態に係る不揮発性半導体記憶装置に用いるパルス発生回路９におけるクロック振幅電圧制御回路１０においては、クロック電圧振幅VCLKがVCLK＞Vddとしてもよい。その場合であっても、到達出力電圧に応じて、昇圧回路のクロック振幅電圧を変化させることにより、その昇圧能力を変化させることができる。

また、図２２に示す一実施例に係るクロック振幅電圧制御回路１０においては、昇圧回路１０ｂにより予めクロック振幅電圧VCLKをVddより高いレベルに高めておき（例えばVddの数倍＜Vpp）、昇圧回路１１のクロック振幅電圧としている。図２２に示す一実施例に係るクロック振幅電圧制御回路１０によって得られるVCLKは、上述の式（２）で示される電圧となるため、可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)を変化させることにより、クロック振幅電圧VCLKを制御することができる。

また、図２３に示す一実施例に係るクロック振幅電圧制御回路１０においては、図６及び図１７〜図２１で示したクロック振幅電圧制御回路１０で得られたVCLKを、キャパシタンスを数段直列接続し（ここでは、キャパシタンスCa、Cb、Cc及びCdを用いて、２段直列接続し）、ブースト効果によって、クロック振幅電圧をVddより高いレベルに高める（例えばVddの数倍＜VPP）ように構成した例である。

また、クロック振幅電圧制御回路１０は、上述の数式（２）で制御されるVCLKと、それを制御するパラメータ、すなわち、可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)と、VMON電圧を検知するAMPを含む電圧制御回路であれば、いかなる構成を採用しても、図６のパルス発生回路９の中のクロック振幅電圧制御回路１０として機能し、用いることができる。

ここで、クロック振幅電圧制御回路１０内の可変抵抗R2（あるいは可変抵抗R1、あるいは（1+R1/R2）、あるいはVREF）を実現するための回路例を図２４及び図２５に示す。なお、図中のSWiは、一般的なNチャネル型トランジスタ又はPチャネル型トランジスタ等で実現可能である。

図２４（Ａ）には、抵抗Rを複数個直列に接続し、スイッチSWi（ここでは、SW1、SW2、SW3、SW4及びSW5）によって全体の抵抗値R2を制御したクロック振幅電圧制御回路１０内の可変抵抗R2の例である。なお、抵抗R1を複数の抵抗及び複数のスイッチによって構成するようにしてもよい。また、図２４（Ａ）においては、抵抗Rを数７個直列に接続し、スイッチSW1、SW2、SW3、SW4及びSW5によって全体の抵抗値R2を制御するようにしているが、抵抗Rの数及びスイッチSWiの数は、これに限定されるわけではない。

図２４（Ｂ）には、抵抗Rを複数個直列に接続し、スイッチSWi（ここでは、SW1、SW2、SW3、SW4及びSW5）によって全体の抵抗値[1+R1/R2]を制御したクロック振幅電圧制御回路１０内の可変抵抗回路R1及びR2の例である。なお、図２４（Ｂ）においては、抵抗Rを数７個直列に接続し、スイッチSW1、SW2、SW3、SW4及びSW5によって全体の抵抗値[1+R1/R2]を制御するようにしているが、抵抗Rの数及びスイッチSWiの数は、これに限定されるわけではない。

図２４（Ｃ）においては、VREFを可変制御するように構成した例である。抵抗Rを複数個直列に接続し、スイッチSWi（ここでは、SW1、SW2、SW3、SW4及びSW5）によって複数個直列に接続された抵抗からなる全体の抵抗値を制御している。また、バンドギャップレギュレータ（Bandgap Regulator）VBGRからの出力とAMPの出力のフィードバック信号とを入力信号としたAMPの出力が、複数の抵抗Rが直列接続された抵抗に入力されている。なお、図２４（Ｃ）においては、抵抗Rを数６個直列に接続し、スイッチSW1、SW2、SW3、SW4及びSW5によってVREFを制御するようにしているが、抵抗Rの数及びスイッチSWiの数は、これに限定されるわけではない。なお、ここで用いる複数の抵抗Ｒは、それぞれが同じ抵抗値のものを用いてもよいし、異なる抵抗値のものを用いてもよい。

図２５は、複数の抵抗と複数のスイッチとを用いた可変抵抗R2の例を示している。なお、図２５に示す可変抵抗R2は、図８に示す抵抗分割回路１２ａと同様の構成を有しているので、ここでは、改めて説明しない。

また、そのほか、可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)を実現する回路であれば、如何なる回路を用いた場合であっても、本発明の一実施形態に係る不揮発性半導体記憶装置に用いるパルス発生回路９の中のクロック振幅電圧制御回路１０として機能する。

さらに、可変抵抗R1、R2をキャパシタンスC1及びC2 に置き換えたクロック振幅電圧制御回路１０の例を図２６に示す。この場合、以下の数式（１０）によって決定される所定の振幅のクロック振幅電圧VCLKを得ることができる。

VCLK＝（１＋C2／C1）・VREF ・・・（１１）

以上説明したとおり、本実施例においては、必要とする到達出力電圧に応じて可変抵抗R2(あるいは可変抵抗R1、あるいは(1+R1/R2)、あるいはVREF)を変化させることにより、到達出力レベルによらず到達時間を一定にすることができる。

本実施例においては、上述の実施形態に係る本発明の不揮発性半導体記憶装置において、１つの書き込みパルスのシリーズにおいて、書き込みパルスを印加する時間を短くした場合、つまり、制御ゲートに印加する電圧Vcg（Vpp）の微分係数（dVcg／dt、dVpp／dt）を大きく、言い換えると、書き込みパルスのステップアップ幅ΔVpp／印加時間Δtを大きくした場合について説明する。

図２７及び図２８を参照する。図２７及び図２８は、本発明の一実施形態に係る不揮発性半導体記憶装置の図１（ｂ）に示すメモリセルの等価回路を用いたコンピュータ・シミュレーション結果を示す。図２７では、縦軸は、メモリセルのしきい値を示し、横軸は、書き込み時間（Tprog）を示している。図２８では、メモリセルに流れるトンネル電流（Itunnel）を示し、横軸は、書き込み時間（Tprog）を示している。図２７及び図２８には、以下の４つのパラメータ条件（（１）、（２）、（３）、（４））のシミュレーション結果が示されている。なお、これら３つのパラメータ条件のいずれの場合においても、メモリセルのしきい値の初期値は、-3.0Vとし、Vpp0=17V、ΔVpp=1Vとし、書き込みパルスのシリーズをn=0からn=5まで繰り返した。よって、各書き込みパルスのシリーズにおいて、最初に印加される書き込み電圧Vcgは、17V（n=0）、18V（n=1）、19V（n=2）、20V（n=3）、21V（n=4）、22V（n=5）となる。書き込みパルスのシリーズ４つのパラメータ条件（（１）、（２）、（３）、（４））は、以下のとおりである。

（１）0.7μs毎にΔVpp=0.1Vずつ電位を上げた0.7μs幅のパルスを１０回印加することを書き込みパルスの１つのシリーズとする場合。
（２）7μs幅のパルスを印加することを書き込みパルスの１つのシリーズとする場合（従来方式）。
（３）0.1μs毎にΔVpp=0.1Vずつ電位を上げた0.1μs幅のパルスを１０回印加することを書き込みパルスの１つのシリーズとする場合。
（４）10μs幅のパルスを印加することを書き込みパルスの１つのシリーズとする場合（従来方式）。

図４に示すコンピュータ・シミュレーションに用いた計算式及びパラメータは、以下のとおりである。

ΔVth=Itunnel×Tprog／Cono
Itunnel=s×α×E²×exp(-β／E)
S（メモリセルのCox面積）=0.005041[μm²]
E（電界強度）=Vfg／Tox
α=6.94×10^-7[A/V²]
β=2.54×10⁸[V/cm]
Tox=8.2[nm]
Cono=Cox=0.0212[fF]
（以上、実施形態１と同様の条件）

図２７のシミュレーション結果から、ΔVppが同じであれば、書き込みパルスの１つのシリーズにおける１つの書き込みパルスを印加する時間を短くすれば、即ち、書き込みパルスのステップアップ幅ΔVpp／印加時間Δtを大きくすれば、言い換えると、Vppの微分係数（dVpp／dt）を大きくすれば、メモリセルのしきい値の変化量は大きくなり、書き込み時間を短縮することができることがわかる。よって、条件（３）及び（４）よりも、条件（１）及び（２）の方が、書き込み時間を短縮することができると言える。

また、図２８のシミュレーション結果から、ΔVppが同じであれば、条件（２）及び（４）のように、書き込みパルスの１つのシリーズにおいて、ある一定の書き込みパルスを印加し続ける場合は、次の書き込みパルスのシリーズに移る際に、急峻なトンネル電流Itunnelが流れてしまう。よって、条件（１）及び（３）のように、書き込みパルスのシリーズにおいて、あるステップアップ幅毎に電圧を上げた書き込みパルスを印加した方が、急峻なトンネル電流Itunnelが流れることを防止でき、信頼性が向上すると考えられる。一方、書き込み時間の観点からは、条件（１）よりも条件（２）の方が、より書き込み時間が短くなることは上述のとおりである。

従って、書き込み時間を短縮し、且つ信頼性の向上を図るためには、条件（１）がより好ましいことが理解される。

図２９及び図３０は、図２７及び図２８と同様のシミュレーション結果であり、メモリセルのしきい値の初期値を-2.4Vとしたものである。図２９及び図３０のシミュレーション結果からも、図２７及び図２８と同様の傾向が現れていることがわかる。

よって、本実施例に係る本発明の不揮発性半導体記憶装置によると、Vppの微分係数（dVpp／dt）を大きくすることにより、書き込み時間を短縮することができるという効果を奏することがわかった。また、書き込みパルスのシリーズにおいて、あるステップアップ幅毎に電圧を上げた書き込みパルスを印加した方が、急峻なトンネル電流Itunnelが流れることを防止でき、信頼性が向上するという効果を奏することがわかった。

本実施例においては、上述の実施形態に係る本発明の不揮発性半導体記憶装置において、メモリセルに多ビットのデータを記憶する多値化(８値、１６値、３２値等)を実現した場合について説明する。

図３１には、一例として、一実施形態に係る本発明の不揮発性半導体記憶装置において、メモリセルに４値のデータを記憶する場合のしきい値分布（図３１（Ａ））及びと１６値のデータを記憶する場合（図３１（Ｂ））のしきい値分布を表した模式図である。４値から１６値へと多値化が進むに従い、あるメモリセルのしきい値分布の一山辺りのメモリセルのしきい値幅（Vth幅）をより狭くする必要がある。図３１に示す例においては、４値の場合のVth幅は０.５V、１６値の場合のVth幅は０.１Vである。

また、４値から１６値へと多値化が進むに従い、あるメモリセルのしきい値分布と、それに隣接するメモリセルのしきい値分布と間の間隔(Vth-Vth間隔)もより狭くする必要がある。図３１に示す例においては、４値の場合のVth-Vth間隔は０.５V、１６値の場合のVth-Vth間隔は０.１Vである。

一方、ステップアップ電圧ΔVppとΔVthとの関係、及び、ステップアップ電圧ΔVppでもって１つの書き込みパルスが印加されたことによるメモリセルのしきい値変化 (ΔVth) との関係は、以下の数式（１２）及び（１３）の関係がある。

ΔVth = ΔVpp ・・・（１２）
Vth幅 = ΔVpp ・・・（１３）

上述の数式（１２）及び（１３）の関係により、更なる多値化を行った場合、ステップアップ電圧をより低くする必要があることがわかる。一方、上述したとおり、書き込みによるメモリセルのしきい値変化 (ΔVth)と、書き込み電圧との間には、指数関数的な関係が成立するので、書き込み電圧がオーバーシュート等により設定値より高くなると、要求された書き込みターゲット以上に書き込みが進み、誤書き込み（オーバーライト）が発生する場合がある。

同様に、書き込みによるメモリセルのしきい値変化(ΔVth)が書き込み時間に比例する一方、書き込み電圧に到達する時間は書き込み電圧が高い場合と低い場合とで異なることになる。つまり、書き込み電圧が低いほど、書き込み電圧に到達する時間が短くなる。それ故、書き込み電圧が低い場合は、要求された書き込みターゲット以上に書き込みが進み、誤書き込み（オーバーライト）が発生する場合がある。一方、書き込み電圧が高い場合は、書き込み電圧に到達する時間が長いので、書き込み時間が遅くなることになる。

つまり、上述したように、更なる多値化を行った場合、あるメモリセルのしきい値分布の一山辺りのメモリセルのしきい値幅（Vth幅）はより狭くなり、且つ、あるメモリセルのしきい値分布と、それに隣接するメモリセルのしきい値分布と間の間隔(Vth-Vth間隔)もより狭くなる。そのため、書き込みパルスのオーバーシュート、又は、書き込み電圧に到達する時間のばらつきにより、メモリセルの書き込み特性のばらつきや、オーバーライトの発生、書き込み時間が増加する可能性がより高くなてしまう。

上述の問題点より、更なる多値化を行った場合、その書き込みパルスは、次のような制御が必要かつ重要となる。すなわち、書き込みパルスのオーバーシュートやリップルを極力押さえつつ、ターゲットとする書き込み電圧(Vpp)、及び、ステップアップパルス（ΔVpp）を出力する必要がある。また、書き込み電圧に到達する時間を、書き込み電圧が高い場合と低い場合によらず、極力一定にし、書き込み時間のばらつきをなくす必要がある。

そこで、本発明の一実施形態による不揮発性半導体記憶装置の書き込み電圧制御方式、すなわち、上述した種々のパルス発生回路９を用いることにより、書き込み電圧によらず、オーバーシュート電圧を低く抑えることができ、また到達出力電圧に達する時間をほぼ一定にすることができことにより、更なる多値化に対し、有効な手段である。

なお、ここでは、本発明の一実施形態に係る不揮発性半導体記憶装置が多値化を実現するあたり、メモリセルへのデータの書き込みに有効な手段であることを説明したが、本発明の一実施形態に係る不揮発性半導体記憶装置が、書き込みだけでなく、消去や読み出しに対しても、同様に有効な手段であることは言うまでもない。

上述の実施形態、実施例１乃至実施例５においては、本発明の不揮発性半導体記憶装置としてNANDセル型不揮発性半導体記憶装置を例にとって説明したが、本発明の半導体記憶装置をNORセル型、DINORセル型、ANDセル型EEPROM等の不揮発性半導体記憶装置としてもよい。

また、本発明の一実施形態によると、
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルと、
一定の値で段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルに印加する手段と、
前記複数のしきい値変動パルスを印加した後、前記メモリセルのしきい値を検知するベリファイ手段と、
を有することを特徴とする不揮発性半導体記憶装置が提供される。

また、本発明の一実施形態によると、
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
段階的に高い電位を有する複数のしきい値変動パルスを前記メモリセルに印加した後、前記メモリセルのしきい値を検知し、前記メモリセルのしきい値が所定の値でない場合は、前記複数のしきい値変動パルスのうち最後に印加したしきい値変動パルスの電位に一定の電位を加えた電位から段階的に高い電位を有する複数のしきい値変動パルスを前記メモリセルに印加することを特徴とする不揮発性半導体記憶装置の動作方法が提供される。

また、本発明の一実施形態によると、
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
一定の値で段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルに印加した後、前記メモリセルのしきい値を検知し、前記メモリセルのしきい値が所定の値でない場合は、前記複数のしきい値変動パルスのうち最後に印加したしきい値変動パルスの電位に一定の電位を加えた電位から一定の値で段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルに印加することを特徴とする不揮発性半導体記憶装置の動作方法が提供される。

また、本発明の一実施形態によると、
半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
一定の値で段階的に高い電位を有する複数のしきい値変動パルスが所定の電位に到達するまでの時間が、前記所定の電位の高低によらず、ほぼ一定となる、
ことを特徴とする不揮発性半導体記憶装置の動作方法が提供される。

本発明の一実施形態に係る不揮発性半導体記憶装置及びその動作方法によると、データの書き込み時間の短縮化を実現することができる。また、本発明の不揮発性半導体記憶装置及びその動作方法によると、書き込みパルスの１つのシリーズにおいて、書き込みパルスの電位を小刻みにステップアップ幅ΔVppずつ高くすることにより、ベリファイ動作後の次の書き込みパルスのシリーズにおいて、メモリセルに急峻な電界が印加される（急峻なトンネル電流が流れる）ことを防止することができ、トンネル酸化膜等の劣化や絶縁破壊等を抑制することができ、不揮発性半導体記憶装置の信頼性を向上させることができる。

よって、本発明の一実施形態に係る不揮発性半導体記憶装置及びその動作方法によると、高速且つ信頼性の高い不揮発性半導体記憶装置を実現できる。本発明の不揮発性半導体記憶装置は、コンピュータを始めとし、ディジタルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。

Claims (10)

1. 電気的に書き換え可能な複数のメモリセルと、
   段階的に高い電位を有する複数のパルス信号を前記メモリセルに印加する手段と、
   前記複数のパルス信号を印加した後、前記メモリセルのしきい値を検知するベリファイ手段と、
   を有し、
   前記パルス信号を印加する手段は、
   第１の振幅電圧を有する第１のクロック及び前記第１の電圧よりも高い第２の振幅電圧を有する第２のクロックを生成する第１の回路と、
   前記第１の回路から入力される前記第１のクロック又は前記第２のクロックに基づき、所定の電圧を有する前記パルス信号を生成する第２の回路と、
   前記第２の回路が生成する前記パルスが前記所定の電圧に到達したとき、前記第１のクロック及び前記第２のクロックの前記第２の回路への入力を停止させる第３の回路と、
   を有し、
   前記パルス信号の設定電圧が高い場合には前記第２のクロックが前記第２回路に入力され、前記パルス信号の設定電圧が低い場合には前記第１のクロックが前記第２回路に入力されることを特徴とする不揮発性半導体記憶装置。
2. 前記パルス信号は、前記メモリセルのしきい値を変動させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記段階的に高い電位を有する複数のパルス信号を印加する手段は、チャージポンプ回路のイネーブル信号をオン・オフすることにより、前記段階的に高い電位を有する複数のパルス信号を生成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記メモリセルは、半導体層上に電荷蓄積層と制御ゲートと積層して構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記電荷蓄積層は、浮遊ゲートであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記複数のメモリセルは、直列に接続されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
7. 電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置の動作方法であって、
   一定の値で段階的に高い電位を有する複数のしきい値変動パルスを生成する際に、前記しきい値変動パルスの設定電圧が高い場合には振幅電圧の大きいクロックを用い、前記しきい値変動パルスの設定電圧が低い場合には振幅電圧の小さいクロックを用いることにより、前記しきい値変動パルスの所定の電位に対するオーバーシュート電圧が、前記所定の電位によらず、ほぼ一定となる、
   ことを特徴とする不揮発性半導体記憶装置の動作方法。
8. 前記メモリセルは、半導体層上に電荷蓄積層と制御ゲートと積層して構成されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置の動作方法。
9. 前記電荷蓄積層は、浮遊ゲートであることを特徴とする請求項８に記載の不揮発性半導体記憶装置の動作方法。
10. 前記複数のメモリセルは、直列に接続されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置の動作方法。

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