CN1832034B - 用于产生高电压的方法和电路以及相关的半导体存储器件 - Google Patents

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Abstract

用于产生用于编程非易失性存储器的编程电压的方法包括：产生初始电压，并且响应于初始电压而产生第一斜坡变化电压。第一斜坡变化电压的斜坡变化速度比初始电压的慢。响应于第一斜坡变化电压产生第二斜坡变化电压。第二斜坡变化电压的斜坡变化速度比第一斜坡变化电压的慢。第二斜坡变化电压被输出为用于编程非易失性存储器件的编程电压。编程电压产生电路包括：编程电压产生单元，用于产生初始电压；斜坡变化电路，用于响应于初始电压产生第一斜坡变化电压；电压控制单元，用于产生具有较低波纹的第二斜坡变化电压，并响应于第一斜坡变化电压的电平而输出第一斜坡变化电压或第二斜坡变化电压。还公开了包括编程电压产生电路的半导体存储器件。

Description

用于产生高电压的方法和电路以及相关的半导体存储器件
技术领域
本发明涉及一种电子电路和相关联的方法，具体涉及用于产生电压电平的电路和方法。
背景技术
半导体存储器是用于诸如微处理器之类的数字逻辑电路中使用的微电子器件，所述微处理器继而用于从消费电子器件到卫星的广泛电子器件中。因此，用于制造高度集成、高速半导体存储器器件的技术的进步是用于提高数字逻辑电路的性能的关键技术驱动器。
半导体存储器可以被分类为易失性存储器或非易失性存储器。可以在易失性存储器中存储数据，并且可以在向易失性存储器提供电源的同时读取在易失性存储器中存储的数据。但是，当不向所述器件提供电源时，存储在易失性存储器中的数据会被清空。相反，即使当不向所述器件提供电源时，非易失性存储器也可以继续存储数据。一些类型的非易失性存储器包括掩模只读存储器(MROM)、可编程只读存储器(PROM)、可擦除和可编程ROM(EPROM)和/或电子可擦除和可编程ROM(EEPROM)。在非易失性存储器中，闪存存储器被广泛地用于计算机和存储卡存储器，因为闪存存储器具有同时电擦除存储在存储器的多个单元中的数据的能力。
可以按照在单元和位线之间的连接类型来将闪存存储器器件分类为NOR型(或非类型)或NAND型(与非类型)。在NOR型闪存存储器器件中，可以将超过二个的单元晶体管与一条位线并联。NOR型闪存存储器器件使用热电子注射来存储数据，并且使用福勒-诺德汉穿隧(F-N穿隧)来擦除数据。在NAND型闪存存储器中，可以将超过两个的单元晶体管与一条位线串联。NAND型闪存存储器使用F-N穿隧来存储和擦除数据。一般，NOR型闪存存储器的配置不进行高度集成，因为NOR型闪存存储器器件可能消耗大量的电功率。但是，NOR型闪存存储器器件对于高速操作可以是有益的。相反，NAND型闪存存储器器件对于高度集成是有益的，因为NAND型闪存存储器器件可能消耗的电功率比NOR型闪存存储器器件少。
例如在题目为“Nonvolatile Semiconductor Memory(非易失性半导体存储器)”的美国专利第5,473,563号和题目为“Nonvolatile integrate CircuitMemory Devices Having Adjustable Erase/Program Threshold VoltageVerification Capability(具有可调整的擦除/编程门限电压验证能力的非易失性集成电路存储器)”的美国专利第5,696,717号中，公开了用于编程和/或擦除NAND型闪存存储器的方法，两者的公开通过引用而整体被并入在此。为了编程和擦除闪存存储器单元，可以向所述单元提供高于电源电压的电压。用于编程和/或擦除闪存存储器单元的电压在此被称为“编程电压”。在题目为“Auto-Program Circuit In A Nonvolatile Semiconductor Memory Device(在非易失性半导体存储器中的自动编程电路)”的美国专利第5,642,309号中，公开了闪存存储器的高电压产生电路/编程电压产生电路，其公开通过引用而整体被并入在此。
图1是图解传统闪存存储器器件的阵列110的电路图，所述阵列可以包括多串存储单元浮动栅晶体管M0-M15。参见图1，闪存存储器一般包括存储单元的阵列110，其中每个存储单元都可以包括浮动栅晶体管。在NAND型闪存存储器中，阵列110可以包括多串(所谓的“NAND串(与非串)”)浮动栅晶体管。每个浮动栅晶体管M0-M15都可以串联在串选择晶体管SST和接地选择晶体管GST——它们被布置在每个串内——之间。而且，多条字线WL0-WL15被布置来与NAND串交叉。每条字线WL0-WL15可以连接到对应的浮动栅晶体管M0-M15的控制栅极。
在初始状态中，在存储单元中的浮动栅晶体管被清空。在被清空的状态中，所述浮动栅晶体管可以具有大约-3V的门限电压。为了编程存储单元，可以在预定的时间中向所选择的存储单元的字线提供诸如20V的编程电压，所述预定时间可以在此被称为编程时间或编程间隔。结果，可以将所选择的存储单元的门限电压提高到更高的门限电压。相反，未被选择的存储单元的门限电压并不提高。
但是，当在采用同一字线彼此连接的多个存储单元中选择一个或多个存储单元来用于编程时，可能产生一些问题。例如，当编程电压被提供给字线时，该编程电压不仅被提供给所选择的存储单元，而且也被提供给连接到同一字线的未被选择的存储单元。结果，当所选择的存储单元被编程时，未被选择的存储单元也会被编程。这个问题被称为“编程干扰”缺陷，它是对连接到所选择的字线的未被选择的存储单元的不需要的编程。
为了减少编程干扰缺陷，已经引入了使用自升压(self-boosting)方案的方法。参见例如题目为“Method Of Programming Flash EEPROM IntegratedCircuit Memory Devices To Prevent Inadvertent Programming Of NondesignatedNAND Memory Cells Therein(用于防止其中的未被指定的与非存储单元的疏忽的编程的、编程快闪EEPROM集成电路存储器的方法)”的美国专利第5,677,873号和题目为“Method For Reducing Program Disturb DuringSelf-Boosting In A NAND Flash Memory(用于减少在与非闪存存储器中的自升压期间的编程干扰的方法)”的美国专利第5,991,202号，其公开通过引用整体被并入在此。
在用于使用自升压方案来降低编程干扰缺陷的方法中，当向接地选择晶体管的栅极提供0V时可以切断接地路径。可以向所选择的位线提供0V的电压，并且可以向未选择的位线提供3.3V或5V的电源电压(Vcc)作为编程禁止电压。同时，电源电压可以提供给串选择晶体管的栅极。在所述串选择晶体管的源极被充电到Vcc-Vth——其中Vth是串选择晶体管的门限电压(Vth)——后，所述串选择晶体管截止。然后，可以向所选择的字线提供编程电压(Vpgm)，并且可以向未被选择的字线提供通过电压(pass voltage)(Vpass)以升压未被选择的晶体管的沟道电压。因此，F-N穿隧不会在未被选择的晶体管的浮动栅极和沟道之间产生。结果，可以所述未被选择的晶体管可以保持在初始清空状态。
但是，如果被提供给字线的编程电压的上升时间短(即如果所产生的编程电压的斜率大)，则会在相邻的字线和相邻的信号线SSL、GSL之间产生耦合。在这种情况下，被提供给串选择线SSL或接地选择线GSL的电压可能会在瞬间被提高。具体上，在串选择线SSL处产生的耦合可能通过串选择晶体管SST对被升压的沟道电荷进行放电。结果，升压效率可能降低，并且可能出现编程干扰缺陷。因此，需要用于控制编程电压以降低编程干扰缺陷的发生的方法以及用于向受控的编程电压提供稳定的电压的方法。
发明内容
按照本发明的一些实施例，可以提供用于产生用于编程非易失性存储器的编程电压的方法。按照一些实施例的方法包括产生具有第一编程初始电压以及响应于所述初始电压而产生第一斜坡变化电压。所述第一斜坡变化电压的斜坡变化速度比所述初始电压的斜坡变化速度慢。响应于第一斜坡变化电压而产生第二斜坡变化电压。所述第二斜坡变化电压的斜坡变化速度比第一斜坡变化电压的斜坡变化速度慢。第二斜坡变化电压可以被输出为用于编程非易失性存储器的编程电压。
产生第一斜坡变化电压可以包括：提高第一斜坡变化电压，直到第一斜坡变化电压达到预定的目标电压电平为止。
第一斜坡变化电压可以被提供为输出电压，直到第一斜坡变化电压达到所述预定的目标电压电平。更具体而言，可以将降低的斜坡变化电压提供为输出电压。在设置非易失性存储器的编程电压的同时可以把降低的斜坡变化电压提供为输出电压。
非易失性存储器可以包括多条串选择线和字线，并且第一斜坡变化电压的斜坡变化速度可以被选择来降低或最小化在非易失性存储器的多条串选择线的至少一些和/或多条字线的至少一些之间的电容性耦合。非易失性存储器可以包括闪存存储器器件。
所降低的斜坡变化电压的电压电平可以比第一斜坡变化电压的电压电平低一个基于MOS晶体管的门限电压的量。
产生第一斜坡变化电压可以包括响应于时钟信号而提高电压电平。提高电压电平可以包括响应于由电荷泵电路接收的时钟信号而使用电荷泵电路来对输出负荷进行充电。
在具体的实施例中，第二斜坡变化电压的波纹可以比第一斜坡变化电压的波纹低。而且，提高斜坡变化电压可以包括按递增步骤逐渐提高斜坡变化电压。
产生第二斜坡变化电压可以包括：向输出驱动器提供第一斜坡变化电压，在输出驱动器和地之间提供恒定电流；根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；比较所述分压与预定基准电压；并且，按照比较结果而控制第二斜坡变化电压的电平。
按照本发明的其他实施例的产生高压以用于编程非易失性存储器的方法包括：产生第一斜坡变化电压；输出第一斜坡变化电压直到第一斜坡变化电压达到预定电平为止；产生与第一斜坡变化电压相比较具有降低的波纹的第二斜坡变化电压；并且，当第一斜坡变化电压达到预定电平时输出第二斜坡变化电压。输出第一斜坡变化电压可以包括：降低第一斜坡变化电压的电压电平，并且输出降低的斜坡变化电压。
产生第一斜坡变化电压可以包括：产生第一斜坡变化电压，所述第一斜坡变化电压的斜坡变化速度比输入电压的斜坡变化速度低。类似地，产生第一斜坡变化电压可以包括：产生其上升时间比输入电压的上升时间长的第一斜坡变化电压。
而且，产生第二斜坡变化电压可以包括：响应于第一斜坡变化电压而产生第二斜坡变化电压，所述第二斜坡变化电压的波纹比第一斜坡变化电压的波纹低。
产生第二斜坡变化电压还可以包括：向输出驱动器提供第一斜坡变化电压，在输出驱动器的输出处提供第二斜坡变化电压；在输出驱动器和地之间提供相对恒定的电流；根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；比较所述分压与预定基准电压；并且，按照比较结果来控制第二斜坡变化电压的电平。
按照本发明的一些实施例的高压产生电路包括：高压产生单元，它被配置来产生具有第一斜坡变化速度的初始电压；斜坡变化电路，被配置来响应于初始电压而产生第一斜坡变化电压，所述第一斜坡变化电压具有比第一斜坡变化速度慢的第二斜坡变化速度；电压控制单元，响应于所述斜坡变化电路，并且被配置来产生具有比第二斜坡变化速度慢的第三斜坡变化速度，并且响应于第一斜坡变化电压的电压电平而输出第一斜坡变化电压或第二斜坡变化电压。高压产生单元可以包括：泵浦电路，被配置来响应于时钟信号而将输出信号充电到预定电压电平；以及第一调压器，被配置来响应于输出信号而控制时钟信号。
第一调压器可以被配置来当输出信号低于目标电平时启用时钟信号，而在输出信号超过目标电平时禁用时钟信号。
第一斜坡变化电压可以具有与其相关联的第一波纹，并且第二斜坡变化电压可以具有与其相关联的第二波纹，第二波纹低于第一波纹。而且，所述斜坡变化电路可以被配置来产生具有递增的幅值的第一斜坡变化电压。
电压控制单元可以包括第二调压器，它被配置来产生其的斜坡变化速度低于第一斜坡变化电压的斜坡变化速度的第二斜坡变化电压。具体上，第二调压器可以包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器以输出第二斜坡变化电压；以及电流源单元，用于在输出驱动器和地端子之间提供恒定的电流。第二调压器还可以包括：分压器，耦接到输出端子，并且被配置来根据预定电阻比来对第二斜坡变化电压进行分压；比较器，用于比较所述分压与预定基准电压，并且响应于其而产生比较结果；电平控制单元，被配置来按照所述比较结果而控制第二斜坡变化电压的电平。
电压控制单元可以包括旁路电路，用于在第一斜坡变化电压低于预定值时输出第一斜坡变化电压。所述旁路电路可以在输出第一斜坡变化电压之前降低第一斜坡变化电压的电平。具体上，所述旁路电路可以包括串联的、具有预定门限电压的一个或多个晶体管。
电平控制单元可以包括MOS晶体管，它具有耦接到比较器的栅极端子、耦接到输出驱动器的漏极端子和耦接到电流源单元的源极端子。
输出驱动器可以包括形成电流反射镜的一对PMOS晶体管。同样，电流源单元可以包括形成电流反射镜的一对NMOS晶体管。
按照本发明的另外的实施例的编程电压产生电路包括：泵浦电路，被配置来产生高压信号；第一调压器，耦接到泵浦电路，并且被配置来控制高压信号的电压电平；以及，斜坡变化电路，它耦接到泵浦电路，并且被配置来响应于高压信号而产生第一斜坡变化电压。第二调压器，耦接到斜坡变化电路，并且被配置来产生具有与第一斜坡变化电压相比较降低的波纹的第二斜坡变化电压。编程电压产生电路可以还包括旁路电路，它被配置来使得第一斜坡变化电压降低预定电平，并且当第一斜坡变化电压小于所述预定电平时输出降低的第一斜坡变化电压。具体上，所述旁路电路可以包括串联的、具有预定门限电压的一个或多个晶体管。
第一斜坡变化电压的斜坡变化速度可以比高压信号的斜坡变化速度慢。而且，第二调压器可以被配置来产生其斜坡变化速度比第一斜坡变化电压的斜坡变化速度低的第二斜坡变化电压。
第二调压器可以包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器，用于输出第二斜坡变化电压；电流源单元，用于在输出驱动器和地端子之间提供恒定的电流；电压驱动器可以耦接到所述输出端子，并且可以被配置来根据预定电阻比对第二斜坡变化电压进行分压。比较器对分压与预定基准电压进行比较，并且响应于其而产生比较结果，并且电平控制单元被配置来按照比较结果而控制第二斜坡变化电压。
按照本发明的另外的实施例，非易失性存储器包括：存储单元阵列，它具有多个存储单元；以及编程电压产生电路，耦接到存储单元阵列，并且被配置来了产生用于编程多个存储单元的电压。所述编程电压产生电路包括：高压产生单元，被配置来产生具有第一斜坡变化速度的初始电压；斜坡变化电路，它被配置来产生具有比第一斜坡变化速度低的第二斜坡变化速度的第一斜坡变化电压；以及，电压控制单元，响应于斜坡变化电路，并且被配置来产生具有比第二斜坡变化速度低的第三斜坡变化速度的第二斜坡变化电压，并且响应于第一斜坡变化电压的电压电平而输出第一斜坡变化电压或第二斜坡变化电压。高压产生单元可以包括：泵浦电路，被配置来响应于时钟信号而将输出信号充电到预定的电压电平；以及，第一调压器，它被配置来响应于输出信号而控制时钟信号。
非易失性存储器的第一调压器可以被配置来当输出信号低于目标电平时启用时钟信号，并且当输出信号超过目标电平时禁用时钟信号。
第一斜坡变化电压可以具有与其相关联的第一波纹，第二斜坡变化电压可以具有与其相关联的第二波纹，第二波纹低于第一波纹。
非易失性存储器的电压控制单元可以包括第二调压器，被配置来产生具有低于第一斜坡变化电压的第二斜坡变化速度的第三斜坡变化速度的第二斜坡变化电压。具体上，第二调压器可以包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器，用于输出第二斜坡变化电压；以及，电流源单元，用于在输出驱动器和地端子之间提供恒定的电流。第二调压器可以还包括：分压器，耦接到输出端子，并且被配置来根据预定电阻比对第二斜坡变化电压进行分压；比较器，用于比较所述分压与预定基准电压，并且响应于其而产生比较结果；以及电平控制单元，被配置来按照比较结果来控制第二斜坡变化电压的电平。
非易失性存储器的电压控制单元可以包括旁路电路，用于当第一斜坡变化电压低于预定值时输出第一斜坡变化电压。所述旁路电路可以在输出第一斜坡变化电压之前降低第一斜坡变化电压的电平。具体上，所述旁路电路可以包括串联的、具有预定门限电压的一个或多个晶体管。
在按照本发明的一些实施例的高压产生单元中，电平控制单元可以包括MOS晶体管，它具有耦接到比较器的栅极端子、耦接到输出驱动器的漏极端子和耦接到电流源单元的源极端子。
非易失性存储器的输出驱动器可以包括形成电流反射镜的一对PMOS晶体管。同样，电流源单元可以包括形成电流反射镜的一对NMOS晶体管。
按照本发明的另外的实施例的非易失性存储器包括：存储单元阵列，它具有多个存储单元；以及，高压产生电路，它耦接到存储单元阵列，并且被配置来产生用于编程多个存储单元的电压。高压产生电路可以包括：泵浦电路，被配置来产生高压信号；第一调压器，它耦接到泵浦电路，并且被配置来控制高压信号的电压电平；以及，斜坡变化电路，耦接到泵浦电路，并且被配置来响应于高压信号而产生第一斜坡变化电压。第二调压器耦接到斜坡变化电路，并且被配置来产生具有与第一斜坡变化电压相比较降低的波纹的第二斜坡变化电压。旁路电路可以被配置成使得第一斜坡变化电压降低预定电平，并且当第一斜坡变化电压低于预定值时输出降低的第一斜坡变化电压。具体上，旁路电路可以包括串联的、具有预定门限电压的一个或多个晶体管。
第一斜坡变化电压的斜坡变化速度可以低于高压信号的斜坡变化速度。而且，第二调压器可以被配置来产生其斜坡变化速度低于第一斜坡变化电压的第一斜坡变化速度的第二斜坡变化电压。
非易失性存储器的第二调压器可以包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器，用于输出第二斜坡变化电压；电流源单元，用于在输出驱动器和地端子之间提供恒定的电流。分压器可以耦接到输出端子，并且可以被配置来根据预定电阻比对第二斜坡变化电压进行分压。比较器对所述分压与预定基准电压进行比较，并且响应于其而产生比较结果，电平控制单元被配置来按照比较结果来控制第二斜坡变化电压。
具体来讲，按照本发明的第一方面，提供了一种产生高压以用于编程非易失性存储器的方法，包括：产生具有第一电压斜坡变化速度的初始电压；响应于所述初始电压而产生第一斜坡变化电压，所述第一斜坡变化电压具有比第一斜坡变化速度慢的第二斜坡变化速度；并且响应于第一斜坡变化电压而产生第二斜坡变化电压，所述第二斜坡变化电压具有比第二斜坡变化速度慢的第三斜坡变化速度，其中，第一斜坡变化电压具有第一波纹，第二斜坡变化电压具有小于第一波纹的第二波纹，并且，其中，产生第二斜坡变化电压包括：向输出驱动器提供第一斜坡变化电压；在输出驱动器的输出处提供第二斜坡变化电压；在输出驱动器和地之间提供恒定的电流；根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；将所述分压与预定基准电压相比较；并且，按照比较结果而控制第二斜坡变化电压的电平。
按照本发明的第二方面，提供了一种产生高压以用于编程非易失性存储器的方法，包括：产生具有第一斜坡变化速度的第一斜坡变化电压，所述第一斜坡变化电压的斜坡变化速度比输入电压的斜坡变化速度低；输出第一斜坡变化电压直到第一斜坡变化电压达到预定电平为止；产生与第一斜坡变化电压相比较具有降低的波纹的第二斜坡变化电压，所述第二斜坡变化电压的斜坡变化速度比第一斜坡变化电压的斜坡变化速度低；并且，当第一斜坡变化电压达到预定电平时输出第二斜坡变化电压，其中，产生第二斜坡变化电压包括：向输出驱动器提供第一斜坡变化电压；在输出驱动器的输出处提供第二斜坡变化电压；在输出驱动器和地之间提供恒定的电流；根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；将所述分压与预定基准电压相比较；并且，按照比较结果来控制第二斜坡变化电压的电平。
按照本发明的第三方面，提供了一种高压产生电路，其产生高压以用于编程非易失性存储器，所述高压产生电路包括：高压产生单元，它被配置来产生具有第一斜坡变化速度的初始电压；斜坡变化电路，被配置来响应于初始电压而产生第一斜坡变化电压，所述第一斜坡变化电压具有比第一斜坡变化速度慢的第二斜坡变化速度；电压控制单元，响应于所述斜坡变化电路，并且被配置来产生具有比第二斜坡变化速度慢的第三斜坡变化速度的第二斜坡变化电压，并且响应于第一斜坡变化电压的电压电平而输出第一斜坡变化电压或第二斜坡变化电压，其中，所述第一斜坡变化电压具有与其相关联的第一波纹，并且第二斜坡变化电压具有与其相关联的第二波纹，第二波纹低于第一波纹，其中，所述电压控制单元包括第二调压器，它被配置来产生具有低于第一斜坡变化电压的第二斜坡变化速度的第三斜坡变化速度的第二斜坡变化电压，所述第二调压器包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器以输出第二斜坡变化电压；以及电流源单元，用于在输出驱动器和地端子之间提供恒定的电流；分压器，耦接到输出端子，并且被配置来根据预定电阻比来对第二斜坡变化电压进行分压；比较器，用于将所述分压与预定基准电压相比较，并且响应于其而产生比较结果；以及电平控制单元，被配置来按照所述比较结果而控制第二斜坡变化电压的电平。
按照本发明的第四方面，提供了一种编程电压产生电路，其产生编程电压以用于编程非易失性存储器，所述编程电压产生电路包括：泵浦电路，被配置来产生初始电压信号；第一调压器，耦接到泵浦电路，并且被配置来控制初始电压信号的电压电平；斜坡变化电路，耦接到泵浦电路，并且被配置来响应于初始电压信号而产生第一斜坡变化电压；以及，第二调压器，耦接到斜坡变化电路，并且被配置来产生具有与第一斜坡变化电压的波纹相比较降低的波纹的第二斜坡变化电压，其中，斜坡变化电路将第一斜坡变化电压的斜坡变化速度控制为小于初始电压信号的斜坡变化速度，并且其中，第二斜坡变化电压具有比第一斜坡变化电压的斜坡变化速度低的斜坡变化速度，所述第二调压器包括：输出驱动器，用于接收第一斜坡变化电压；输出端子，耦接到输出驱动器，用于输出第二斜坡变化电压；电流源单元，用于在输出驱动器和地端子之间提供恒定的电流；分压器，耦接到输出端子，并且被配置来根据预定电阻比对第二斜坡变化电压进行分压；比较器，用于比较所述分压与预定基准电压，并且响应于其而产生比较结果；以及电平控制单元，被配置来按照比较结果来控制第二斜坡变化电压的电平。
按照本发明的第五方面，提供了一种非易失性存储器，包括上述本发明第三方面的高压产生电路，所述高压产生电路耦接到具有多个存储单元的存储单元阵列，并且被配置来产生用于编程多个存储单元的电压。
按照本发明的第六方面，提供了一种非易失性存储器，包括上述本发明第四方面的编程电压产生电路，其中，编程电压产生电路耦接到具有多个存储单元的存储单元阵列，并且被配置来产生用于编程多个存储单元的电压。
附图说明
被包括进来用于对本发明提供进一步的理解，并且被并入本申请并组成本申请的一部分的附图图解了本发明的某些实施例。附图中：
图1是图解传统的闪存存储器的配置的电路图；
图2A和2B是图解按照本发明的一些实施例的高压产生电路的方框图；
图3是图解按照本发明的一些实施例的第一调压器的电路图；
图4是图解按照本发明的一些实施例的、由斜坡变化电路按照编程周期而产生的斜坡变化电压的波形的图；
图5是图解按照本发明的一些实施例的、在斜坡变化电路的波形中的编程周期中产生的斜坡变化电压的波形的图；
图6是图解按照本发明的一些实施例的第二调压器的电路图；
图7是图解按照本发明的一些实施例的旁路电路的电路图；
图8是图解按照本发明的一些实施例的、从高压产生电路产生的编程电压的波形的图；
图9是图解按照本发明的一些实施例的方法的流程图。
具体实施方式
以下，参照附图来更全面地说明本发明的实施例，本发明的多个实施例示于这些附图中。但是，本发明可以以不同形式实施，并且不应当被理解为限制在此给出的实施例。相反，提供这些实施例是为了使得本公开是彻底和完整的，并且将充分地向本领域的技术人员传送本发明的范围。在全部附图中，相同的编号表示相同的元件。
将会理解的是，虽然在此使用术语第一、第二等来描述各种元件，但是这些元件不应当受这些术语限制。这些术语仅仅用于使元件彼此区别开。例如，在不脱离本发明的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。在此使用的术语“和/或”包括一个或多个所述相关联的所列出的项目的任何和所有的组合。
将会理解的是，当诸如层、区域或基片之类的元件被称为在另一个元件
“上”或延伸“到”另一个元件“上”时，它可以直接在所述另一个元件上或直接地延伸到所述另一个元件上，或者也可以存在内插的元件。相反，当一个元件被称为“直接在”另一个元件“之上”或“直接地”延伸到另一个元件“之上”时，就没有内插的元件存在。还将会理解的是，当一个元件被称为“连接”或“耦接”在另一个元件上，它可以直接地连接到或耦接到另一个元件，或者可以存在内插元件。相反，当一个元件被称为“直接地连接到”或“直接地耦接到”另一个元件时，不存在任何内插元件。应当以类似的方式来解释用于描述在元件之间的关系的其他词汇(即“在...之间”对“直接地...在...之间”，“相邻”对于“直接邻接”等)。
可以在此使用相对性术语——诸如“之下”或“之上”或“上部”或“下部”或“水平的”或“垂直的”——来描述在附图中图解的一个元件、层或区域相对于另一个元件、层或区域的关系。应当明白，这些术语除了包括附图中所示的方向之外还意欲包括器件的不同方向。
也应当明白，在此使用的术语“行”和“列”指示可以彼此正交的两个非平行方向。但是，术语行和列不指示特定的水平或垂直方向。
在此使用的术语仅仅用于描述特定实施例，并且不意欲限制本发明。在此使用的单数形式“一个”和“所述”意欲也包括复数形式，除非上下文清楚地指示。还应当明白，在此使用的术语“包括”指定存在所述的特征、整数、步骤、操作、元件和/或部件，但并不排除存在或添加一个或多个其他的特征、整数、步骤、操作、元件、部件和/或其组合。
除非另外限定，在此使用的所有术语(包括技术和科学术语)具有与本发明所属的本领域的技术人员通常理解的相同的含义。还应当明白，在此使用的术语应当被理解为具有与它们在本说明书的上下文和相关领域中的含义一致的含义，并且不应当以理想的或过分正式的意义上被理解，除非在此明确地如此定义。
按照本发明的一些实施例的高压产生电路和包括其的半导体存储器可以产生编程电压，通过控制所述编程电压的斜坡变化速度而使得所述编程电压具有逐渐提高的电平。在此使用的术语“斜坡变化速度”意指电压电平增加的速度。术语“斜坡变化速度”通常指的是电压信号的斜率或平均斜率。例如，可以通过将在第二电平和第一电平之间的差除以上升时间来确定电压信号从第一电平增加到第二电平的斜坡变化速度，所述上升时间即信号从第一电平增加到第二电平所需要的时间间隔。
按照本发明的一些实施例的高压产生电路可以提供编程电压，通过逐渐地提高所述编程电压的电平而使得所述编程电压具有较低水平的波纹。可以在已经设置了编程电压后将具有降低的波纹的编程电压提供给字线。在编程电压已经设置之前，旁路电路可以提供作为编程电压的斜坡变化电压。结果，可以在编程间隔期间较快地向字线提供相对稳定的编程电压。
参照闪存存储器半导体器件来说明本发明的实施例，所述闪存存储器半导体器件包括存储单元阵列、列解码电路、行解码电路和感测放大电路。存储单元阵列具有类似于图1所示的存储单元阵列的结构。可以将由高压产生电路100产生的输出电压(Vpgm)提供到字线来用于编程存储单元。但是，按照本发明的一些实施例的高压产生电路100不限于闪存存储器器件，而是可以与其他类型的存储器结合使用。
图2A是图解按照本发明的一些实施例的编程电压产生电路100的方框图。
参见图2A，编程电压产生电路100包括高压产生单元40、斜坡变化电路50和电压控制单元60。高压产生单元40产生初始编程电压(Vpgmi)。斜坡变化电路50响应于初始编程电压(Vpgmi)而产生斜坡变化编程电压(VpgmR)。所述斜坡变化编程电压(VpgmR)的斜坡变化速度比初始编程电压(Vpgmi)的斜坡变化速度慢。向电压控制单元60提供所述斜坡变化编程电压(VpgmR)，所述电压控制单元60被配置来降低可能在斜坡变化编程电压(VpgmR)中存在的波纹。因此，由电压控制单元60输出的编程电压(Vpgm)可以具有低于斜坡变化编程电压(VpgmR)的波纹。
图2B是更详细地图解按照本发明的一些实施例的编程电压产生电路100的方框图。参见图2A和2B的实施例，高压产生单元40可以包括泵浦电路10和第一调压器30。电压控制单元60可以包括第二调压器70和旁路电路90。
泵浦电路10可以是传统的电荷泵电路，其设计在本领域内是公知的，并且不必在此说明。泵浦电路10响应于时钟信号(CLK)而对输出负荷进行充电，并且产生作为输出电压的、具有比电源电压(Vcc)更高的电压电平的输出电压(Vpgmi)。泵浦电路10可以向第一调压器30和斜坡变化电路50输出由电荷抽运操作产生的编程电压。第一调压器30可以产生时钟信号(CLK)，它用于使得泵浦电路10能够产生具有通常恒定电平的初始电压(Vpgmi)。
斜坡变化电路50通过将由斜坡变化电路50产生的斜坡变化电压(VpgmR)的斜坡变化速度控制为低于由泵浦电路10产生的初始电压(Vpgmi)的斜坡变化速度而可以产生具有逐渐提高的电压电平的斜坡变化电压(VpgmR)。由斜坡变化电路50产生的斜坡变化电压(VpgmR)的上升时间可能慢得足以使得电容性耦合不产生。结果，可以减少由电容性耦合可能引起的编程干扰缺陷的发生，因为用于编程存储单元的最后编程电压可以逐渐地提高。可以在其中可以降低或消除电容性耦合的预定范围内提供由斜坡变化电路50提供的斜坡变化电平。
第二调压器70可以降低或消除在斜坡变化电压(VpgmR)中的波纹，以便稳定将被施加到存储器的最终输出电压(Vpgm)。即，第二调压器70可以产生斜坡变化电压(VpgmR)的低波纹版本(VpgmR’)。因此，可以进一步降低斜坡变化电压(VpgmR)的斜坡变化速度。
最后的输出电压(Vpgm)可以低于斜坡变化电压(VpgmR)。由于第二调压器70的操作，由第二调压器70输出的电压的上升时间可能长。即，由第二调压器70输出的电压的斜坡变化速度可以随着输出电压中的波纹的降低而降低。因此，旁路电路90可以提供小于预定电压电平的斜坡变化电压(VpgmR)来作为输出电压(Vpgm)，直到斜坡变化电压(VpgmR)达到预定电平为止。在编程电压完全地设置之后，即在斜坡变化电压(VpgnR)达到预定电平后，第二调压器70可以输出基本无波纹的电压信号(VpgmR’)来作为输出电压(Vpgm)。结果，可以在编程间隔期间使得采用第二调压器70来控制电压上升时间的影响最小化的同时提供稳定的编程电压。可以理解，第二调压器70可以用于降低在诸如由泵浦电路10产生的电压的、非斜坡变化电压中的波纹。
以下，将更详细地说明高压产生电路100的一些功能块和它们的操作。图3是图2B中所示的第一调压器30的电路图。参见图2B和3，按照本发明的一些实施例的第一调压器30可以包括分压器31、比较器33和时钟驱动器35。
分压器31通过对从泵浦电路10产生的高压进行分压而产生分压(Vdvd)。为了对初始电压(Vpgmi)进行分压，分压器31包括具有预定电阻的电阻器R1、R2。比较器33将从分压器31产生的分压(Vdvd)与从基准电压产生器(未示出)输入的基准电压(Vref)相比较。比较器33产生时钟启用信号(CLK_EN)作为比较结果。例如，比较器33在所述分压(Vdvd)低于所述基准电压(Vref)时激活时钟启用信号(CLK_EN)，而在分压(Vdvd)大于所述基准电压(Vref)时使时钟启用信号(CLK_EN)失活。时钟驱动器35接收从振荡器(未示出)输入的振荡器信号(OSC)，并且响应于所述振荡器信号(OSC)和时钟启用信号(CLK_EN)而输出时钟信号(CLK)。例如，如果时钟启用信号(CLK_EN)高，则所述振荡信号(OSC)被输出为时钟信号(CLK)。当时钟信号(CLK)有效并且振荡信号(OSC)被提供作为时钟信号(CLK)时，泵浦电路10通过采用电荷抽运操作来对输出负荷进行充电而提高输出电压(Vpgmi)。如果时钟启用信号(CLK_EN)低，则中断振荡信号(OSC)。在这种情况下，时钟信号(CLK)不反复(toggled)，并且将使得抽运操作失活，以便由泵浦电路10产生的电压不进一步提高。
可能需要特定量的时间来产生时钟信号(CLK)，这可能引起在由泵浦电路10产生的电压(Vpgmi)中产生波纹。当使用由分压器31、比较器33和时钟驱动器35形成的反馈回路来控制泵浦电路10的通/断状态时，用于转换时钟信号(CLK)通断的延迟时间可能不能避免。因此，在本发明的一些实施例中，第二调压器70可以降低在编程电压中的波纹，并且将编程电压保持在稳定的电平上。结果，第二调压器70也可以降低编程电压的过冲(overshoot)的可能。下面将参照图6来更详细地讨论第二调压器70。
在一些实施例中，高压产生电路100可以通过递增步长脉冲编程(ISPP)方案来产生编程电压。按照所述ISPP方案，在一个编程周期期间，具有不恒定脉冲宽度的输出电压(Vpgm)逐渐地从最小电压增加到最大电压。在Suh等人的题目为“A3.3V 32Mb NAND Flash Memory with Incremental Step PulseProgramming Scheme”，IEEE Journal of Solid-State Circuits，vol.30，No.11，Nov.1995，pp.1149-1156(“具有递增步长脉冲编程方案的3.3V 32Mb与非闪存存储器器件”，IEEE会刊固态电路，第30卷，第11号，1995年11月，第1149-1156页)论文中描述了一种ISPP方案，其公开在此通过引用被整体包含在此。
按照所述ISPP方案，编程电压的目标电平随着编程周期的重复的编程循环而逐渐地提高。每个编程周期包括一个编程循环期和一个编程验证循环期。所述编程电压可以按照预定的递增量(ΔVpgm)提高，并且对于每个编程循环稳定地保持编程时间。
当在每个编程步长中递增编程电压时，可能产生耦合噪音。耦合噪音通过电容性耦合产生，因为半导体存储器的提高的集成度和在相邻信号线之间的对应的降低的间隙，所述电容性耦合可能在相邻的信号线、即相邻的字线和/或串选择线(SSL)和/或地选择线(GSL)之间增加。为了减轻这个问题，斜坡变化电路50可以逐渐地提高在每个编程周期中的电压，直到所述电压达到目标电压为止，而不是在每个编程周期直接地产生递增地提高的编程电压。
图4是示出由斜坡变化电路50在连续的编程周期中产生的斜坡变化电压(VpgmR)的输出波形的图。如其中所示，在每个编程周期中，在ISPP方案的每个步长产生的电压不可从0V(或电源电压电平(Vcc))向目标电压提高。而是，在ISPP方案的每个步长产生的电压可以通过斜坡变化电路50逐渐地提高。可以控制从斜坡变化电路50产生的斜坡变化电压(VpgmR)的上升时间以降低或最小化电容性耦合。结果，可以提高在每个编程周期使用的编程电压的上升时间，并且可以降低和/或最小化由于在串选择线和/或字线之间的耦合而引起的升压充电的减少。
图5是示出了在一个编程周期中产生的斜坡变化电压(VpgmR)的图。如图5的实施例中所示，可能在由斜坡变化电路50中产生的斜坡变化电压(VpgmR)中存在一些波纹。即，斜坡变化电压可能不稳定地保持在目标电压电平(Vtarget)。如上所述，可能由于在图2所示的高压产生方案中使用反馈回路而导致电压波纹。因此，可以使用第二调压器70来降低和/或消除在斜坡变化电压(VpgmR)中的波纹。为了降低在斜坡变化电压(VpgmR)中的波纹，第二调压器70可以使得斜坡变化电压(VpgmR)的上升时间提高。即，第二调压器70可以使得斜坡变化电压(VpgmR)提高的速度(以下称为电压提高速度)降低。
图6是图解按照本发明的一些实施例的第二调压器70的电路图。如其中所示，第二调压器70可以包括电流源单元71、输出驱动器73、分压器75、比较器77和电平控制单元79。
电流源单元71包括电阻器711和第一NMOS晶体管713以及第二NMOS晶体管715，所述电阻器711和第一NMOS晶体管713串联在电源电压(Vcc)和地之间，第二NMOS晶体管715与第一NMOS晶体管713形成电流反射镜。可以使用低压晶体管来用作在电流源单元71中的第一和第二NMOS晶体管713和715。第二NMOS晶体管715的电流路径被连接在第一节点N1和地之间。第一和第二NMOS晶体管713和715被电源电压(Vcc)保持在导通状态，以在第一节点N1和地之间提供第一相对恒定的电流I1。
电平控制单元79串联在输出驱动器73和第一节点N1之间。电平控制单元79可以包括NMOS晶体管，它具有连接到第一节点N1的源极端子和连接到第二节点N2的漏极端子。电平控制单元79按照由比较器77输出的比较结果来控制电路的电流驱动能力。比较器77的输出耦接到电平控制单元79的NMOS晶体管的栅极。可以将高压晶体管用作电平控制单元79的NMOS晶体管，以承受被施加到其上的斜坡变化电压(VpgmR)。
输出驱动器73在第三结果N3从斜坡变化电路50接收斜坡变化电压(VpgmR)。输出驱动器73包括：第一PMOS晶体管731，它具有连接到第二节点N2的漏极端子和连接到第三节点N3的源极端子；以及第二PMOS晶体管733，它与第一PMOS晶体管731形成电流反射镜。第二PMOS晶体管733的源极端子连接到第一PMOS晶体管的731的源极端子和第三节点N3。而且，第二PMOS晶体管733的漏极端子连接到第四节点N4。第二调压器70的输出端子连接到第四节点N4，与分压器75一样。可以将高压晶体管用于输出驱动器73的PMOS晶体管731、733以承受被施加到其上的斜坡变化电压(VpgmR)。
输出驱动器73向输出端子传送从斜坡变化电路50输入的斜坡变化电压(VpgmR)。通过在第三节点N3和第四节点N4之间流动的第二电流I2的量来控制由输出驱动器73传送到输出端子的电压。第二电流I2与在第三结果N3和第二节点N2之间流动的电流成比例。在第三节点N3和第二节点N2之间流动的电流的幅值由电流源单元71的电阻器711的电阻确定，并且按照电平控制单元79的电流驱动能力来进一步控制所述电流的幅值。
分压器75按照预定的电阻比来对在第二调压器70的第四节点N4处存在的输出电压进行分压。为了对输出电压进行分压，分压器75包括：第一电阻器751，它连接在第四节点N4和第五节点N5之间；以及，第二电阻器753，它连接在第五节点N5和地之间。在第五节点N5处输出的分压(Vdvd)被提供给比较器77。即，只要所述分压Vdvd低于预定门限，这电平控制单元79将允许电流流过其中。
比较器77在反相输入端子(-)从分压器75接收所述分压(Vdvd)，并且在非反相输入端子(+)接收预定基准电压(Vref)。比较器77将所述分压(Vdvd)与基准电压(Vref)相比较，并且产生比较结果，所述比较结果被提供到电平控制单元79的NMOS晶体管的栅极。因此，电平控制单元79的电流驱动能力根据比较器77的比较结果而改变。
比较器77输出所述比较结果，所述比较结果根据被输入到比较器77的两个电压的比较结果可以具有在地电压和电源电压(Vcc)之间的值。比较器77的比较结果当在分压(Vdvd)和基准电压(Vref)之间的差大时接近地电压或电源电压(Vcc)。相反，如果在分压(Vdvd)和基准电压(Vref)之间的差小，这比较器77的比较结果将是在地电压和电源电压(Vcc)之间的预定值。
例如，如果分压(Vdvd)明显小于基准电压(Vref)(即Vdvd＜Vref)，则比较器77可以产生接近电源电压(Vcc)的比较结果。在这种情况下，因为电平控制单元79的电流驱动能力足够大，因此从电流源单元71提供的电流I1不受电平控制单元79显著限制，并且输出驱动器73向用于对输出负荷电容(未示出)进行充电的输出端子N4提供电流I2，它较为稳定，并且与电流I1成比例。因此，可以逐渐地提高由第二调压器70提供的电压(VpgmR’)。通过从由输出驱动器73提供的电流I2减去由分压器75释放的电流而获得用于对输出负荷电容进行充电的电流的幅值。因为输出电压(VpgmR’)的斜坡变化速度由从输出驱动器73提供的电流I2的幅值来确定，并且因为电流I2与由电阻器711确定的电流I1成比例，因此通过控制电阻器711的电阻可以减低在输出电压(VpgmR’)中的波纹。
因为当第二调压器70的输出电压(VpgmR’)随着输出负荷电容被充电而提高时流向分压器75的电流提高，因此由分压器75输出的分压(Vdvd)也提高。分压(Vdvd)可以提高直到分压(Vdvd)变得等于基准电压(Vref)为止。
如果在分压(Vdvd)和基准电压(Vref)之间的差被降低，则比较器77的比较结果可以开始从接近电源电压(Vcc)的值向在电源电压(Vcc)和地之间的预定电平降低。因此，可以降低电平控制单元79的电流驱动能力。于是，可以降低从电流源单元71提供的电流I1。也可以降低从输出驱动器73向输出端子N4提供的电流I2。结果，第二调压器70的输出电压(VpgmR’)的斜坡变化速度进一步变慢。
如果分压(Vdvd)明显大于基准电压(Vref)(即Vdvd＞Vref)，则比较器77产生接近地电压的比较结果。因此，从电流源单元71提供的电流不被传送到输出驱动器73，因为电平控制单元79被截止。因此，被提供到输出端子N4的电流I2可以具有小值。在这种情况下，可以通过流过分压器75的电流来对输出负荷电容进行放电，使得输出负荷电容逐渐降低。结果，也可以降低由分压器75输出的分压(Vdvd)。
由于如上所述的反馈效果，可以将第二调压器70的输出电压(VpgmR’)固定在分压(Vdvd)变得等于基准电压(Vref)的电平。当分压(Vdvd)等于基准电压(Vref)时，从输出驱动器73提供的充电电流I2可以变得等于流向分压器75的放电电流。结果，在输出负荷电容中存储的电荷的数量可以较为稳定，由此将第二调压器70的输出电压(VpgmR’)保持在较为固定的电平。通过经由控制从电流源单元71提供的电流I1而充分地减慢示出第二调压器70的输出电压的斜坡变化速度，第二调压器70的输出电压(VpgmR’)可以不超越目标电平，并且可以被保持在基本上恒定的电平上。具体上，第二调压器70的输出电压的电平(VpgmR’)可以等于由基准电压(Vref)和分压器75的电阻比确定的目标电压电平。
图7是按照本发明的一些实施例的旁路电路90的电路图。如图2B所示，旁路电路90可以与第二调压器70并联。具体上，旁路电路90可以通过图6所示的第三节点N3和第四节点N4而与第二调压器70并联。
参见图6和7，按照本发明的一些实施例的旁路电路90可以包括第一和第二NMOS晶体管91和93，它们串联在输入端子(即第三结果N3)和输出端子(即第四结果N4)之间。高压晶体管可以用于第一和第二NMOS晶体管91和93，以承受被施加到其上的编程电压(VpgmR)。第一和第二NMOS晶体管91和93的门限电压的和(即2Vth)可以被设置为小于输出驱动器73的第二PMOS晶体管733的击穿电压，以便在调压器70的节点N3的输入电压和在节点N4的输出电压之间的电压差将不引起第二PMOS晶体管733的击穿。
在通过第三节点N3输入的斜坡变化电压(VpgmR)达到预定目标电压(Vtarget)之前，旁路电路90可以工作在短时段中。即，旁路电路90可以在通过第二调压器70设置编程电压的周期期间工作。在这个周期期间，旁路电路90将斜坡变化电压(VpgmR)降低预定的电压电平(即2Vth)，并且产生所降低的斜坡变化电压来作为最后的输出电压(Vpgm)。直到斜坡变化电压(VpgmR)达到目标电压(Vtarget)，几乎所有的电流流向具有较低阻抗的旁路电路90，并且很小的电流流向第二调压器70，第二调压器70可以具有较大的阻抗。因此，在此期间，第二调压器70可以不实质地影响高压产生电路100的输出信号(Vpgm)。
当被输入到第二调压器70的斜坡变化电压(VpgmR)达到预定目标电压(target)时，旁路电路90的电流提供路径被中断，并且通过第二调压器70来确定高压产生电路100的输出信号(Vpgm)。在此期间，第二调压器70使得输出斜坡变化电压(VpgmR’)的递增斜率平缓，并且可以降低或消除在输入斜坡变化电压(VpgmR)中可能存在的波纹和/或过冲。结果，可以提供稳定的编程电压。即，一旦输入斜坡变化电压(VpgmR)达到目标电平，则调压器70使得在节点N4的输出电压(VpgmR’)逐渐提高。当在节点N4的输出电压升高时，在节点N3的输入电压(VpgmR)和在节点N4的输出电压(VpgmR’)之间的差降低到小于2Vth，这使得旁路电路90截止。
图8是示出了按照本发明的一些实施例的、由高压产生电路100产生的输出电压(Vpgm)的例证波形的图。参见图2和8，当泵浦电路10开始产生高压时，初始电压(Vpgmi)将迅速提高到目标电压(Vtarget)。响应于由泵浦电路10产生初始电压(Vpgmi)，斜坡变化电路50将编程电压的上升速度限制到不可产生电容性耦合的范围。斜坡变化电路50产生被逐渐提高到目标电压(Vtarget)的斜坡变化电压(VpgmR)。结果，可以降低或防止由电容性耦合引起的编程干扰缺陷的出现。
但是，可以有图8所示的围绕目标电压(Vtarget)的中心的预定幅值的波纹。所产生的波纹可以影响存储单元的编程特性，并且使得门限电压的分布更宽。因此，在本发明的一些实施例中，第二调压器70可以控制斜坡变化电压(VpgmR)的电压上升速度，以便降低或消除在最后的输出电压(Vpgm)中的波纹。结果，可以在降低或消除由电容性耦合引起的编程干扰缺陷的同时可以降低在输出电压(Vpgm)中的波纹。
但是，在通过第二调压器70的操作而降低波纹的同时，由于被降低的电压上升速度而导致需要更长的时间来设置编程电压。因此，在第二调压器70提高其输出电压的同时(即或者当斜坡变化电压(VpgmR)的电平低于目标电压的同时)，旁路电路90可以提供斜坡变化电压(VpgmR)来作为最后的输出电压(Vpgm)。直到斜坡变化电压(VpgmR)达到目标电平，由旁路电路90提供的电压可以比斜坡变化电压(VpgmR)低2Vth。而且当斜坡变化电压(VpgmR)的电平达到目标电压时，由第二调压器70产生的相对于无波纹的电压(VpgmR’)被输出为最后输出电压(Vpgm)。结果，可以降低或最小化在编程间隔期间的电压上升时间的影响，并且以将编程电压保持在较为恒定的电平。
图9是图解按照本发明的一些实施例的方法900的流程图。如其中所示，产生初始电压(Vpgmi)(方框910)。如上所述，可以通过图2B所示的电荷泵电路10来产生初始电压(Vpgmi)。但是，由于由电荷泵电路10输出的电压电平的反馈控制，在初始电压Vpgmi中有一些波纹。
然后响应于初始电压(Vpgmi)的产生而产生/提高斜坡变化电压(VpgmR)(方框920)。可以通过图2B所示的斜坡变化电路50来产生斜坡变化编程电压(VpgmR)。
如果所述斜坡变化电压(VpgmR)不超过目标电压(Vtarget)(方框930)，则所述斜坡变化电压(小于2Vth)被输出为最后的输出电压(Vpgm)(方框940)。但是，如果斜坡变化电压VpgmR大于或等于目标电压，则产生具有降低的波纹的斜坡变化电压VpgmR’(方框950)。如图2B所示，可以通过第二调压器70来降低在斜坡变化电压(VpgmR)中的波纹。所述降低波纹的斜坡变化电压(VpgmR’)然后被输出为最后输出电压(Vpgm)以编程非易失性半导体存储器(方框960)。
如上所述，按照本发明的一些实施例的编程电压产生电路和半导体存储器可以通过将编程电压的上升时间控制在不导致足够引起编程干扰缺陷的电容性耦合的范围内而降低编程干扰缺陷的发生。
而且，按照本发明的一些实施例的高压产生电路和半导体存储器可以降低在编程间隔期间控制电压提高速度的影响，并且提供稳定的编程电压。
在附图和说明书中，已经公开了本发明的典型实施例，并且虽然使用特定术语，但是它们仅仅在一般和说明性的含义上被使用，而不是用于限制，在所附的权利要求中给出了本发明的范围。
本申请要求2004年12月20日提交的韩国专利申请第2004-108789号的优先权，其公开通过引用被整体包含在此。

Claims (42)

1.一种产生高压以用于编程非易失性存储器的方法，包括：
产生具有第一电压斜坡变化速度的初始电压；
响应于所述初始电压而产生第一斜坡变化电压，所述第一斜坡变化电压具有比第一斜坡变化速度慢的第二斜坡变化速度；并且
响应于第一斜坡变化电压而产生第二斜坡变化电压，所述第二斜坡变化电压具有比第二斜坡变化速度慢的第三斜坡变化速度，
其中，第一斜坡变化电压具有第一波纹，第二斜坡变化电压具有小于第一波纹的第二波纹，并且，
其中，产生第二斜坡变化电压包括：
向输出驱动器提供第一斜坡变化电压；
在输出驱动器的输出处提供第二斜坡变化电压；
在输出驱动器和地之间提供恒定的电流；
根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；
将所述分压与预定基准电压相比较；并且，
按照比较结果而控制第二斜坡变化电压的电平。
2.按照权利要求1的方法，其中，产生第一斜坡变化电压包括：提高第一斜坡变化电压，直到第一斜坡变化电压达到预定的目标电压电平为止。
3.按照权利要求2的方法，还包括：输出第一斜坡变化电压，直到第一斜坡变化电压达到所述预定的目标电压电平为止。
4.按照权利要求3的方法，其中，输出第一斜坡变化电压包括：降低第一斜坡变化电压的电压电平，并且输出降低的第一斜坡变化电压。
5.按照权利要求4的方法，其中，所述降低的第一斜坡变化电压的电压电平比第一斜坡变化电压的电压电平低一个基于MOS晶体管的门限电压的量。
6.按照权利要求4的方法，其中，当设置非易失性存储器的编程电压时，输出所述降低的第一斜坡变化电压。
7.按照权利要求6的方法，其中，所述非易失性存储器包括多条串选择线和字线，并且其中，第一斜坡变化电压的斜坡变化速度被选择来降低或最小化在所述非易失性存储器的多条串选择线的至少一些和/或所述多条字线的至少一些之间的电容性耦合。
8.按照权利要求6的方法，其中，所述非易失性存储器包括闪存存储器器件。
9.按照权利要求1的方法，其中，产生第一斜坡变化电压包括响应于时钟信号而提高电压电平。
10.按照权利要求9的方法，其中，提高电压电平包括响应于由电荷泵电路接收的时钟信号而使用所述电荷泵电路来对输出负荷充电。
11.按照权利要求2的方法，其中，提高第一斜坡变化电压包括按递增步长逐渐提高斜坡变化电压。
12.一种产生高压以用于编程非易失性存储器的方法，包括：
产生具有第一斜坡变化速度的第一斜坡变化电压，所述第一斜坡变化电压的斜坡变化速度比输入电压的斜坡变化速度低；
输出第一斜坡变化电压直到第一斜坡变化电压达到预定电平为止；
产生与第一斜坡变化电压相比较具有降低的波纹的第二斜坡变化电压，所述第二斜坡变化电压的斜坡变化速度比第一斜坡变化电压的斜坡变化速度低；并且，
当第一斜坡变化电压达到预定电平时输出第二斜坡变化电压，
其中，产生第二斜坡变化电压包括：
向输出驱动器提供第一斜坡变化电压；
在输出驱动器的输出处提供第二斜坡变化电压；
在输出驱动器和地之间提供恒定的电流；
根据预定电阻比来对第二斜坡变化电压进行分压以提供分压；
将所述分压与预定基准电压相比较；并且，
按照比较结果来控制第二斜坡变化电压的电平。
13.按照权利要求12的方法，其中，输出第一斜坡变化电压包括：降低第一斜坡变化电压的电压电平，并且输出降低的第一斜坡变化电压。
14.按照权利要求12的方法，其中，产生第一斜坡变化电压包括：产生具有比输入电压的上升时间长的上升时间的第一斜坡变化电压。
15.按照权利要求12的方法，其中，产生第二斜坡变化电压包括：响应于第一斜坡变化电压而产生第二斜坡变化电压，所述第二斜坡变化电压的波纹比第一斜坡变化电压的波纹低。
16.按照权利要求12的方法，其中，所述非易失性存储器包括闪存存储器器件。
17.一种高压产生电路，其产生高压以用于编程非易失性存储器，所述高压产生电路包括：
高压产生单元，它被配置来产生具有第一斜坡变化速度的初始电压；
斜坡变化电路，被配置来响应于初始电压而产生第一斜坡变化电压，所述第一斜坡变化电压具有比第一斜坡变化速度慢的第二斜坡变化速度；
电压控制单元，响应于所述斜坡变化电路，并且被配置来产生具有比第二斜坡变化速度慢的第三斜坡变化速度的第二斜坡变化电压，并且响应于第一斜坡变化电压的电压电平而输出第一斜坡变化电压或第二斜坡变化电压，
其中，所述第一斜坡变化电压具有与其相关联的第一波纹，并且第二斜坡变化电压具有与其相关联的第二波纹，第二波纹低于第一波纹，
其中，所述电压控制单元包括第二调压器，它被配置来产生具有低于第一斜坡变化电压的第二斜坡变化速度的第三斜坡变化速度的第二斜坡变化电压，所述第二调压器包括：
输出驱动器，用于接收第一斜坡变化电压；
输出端子，耦接到输出驱动器以输出第二斜坡变化电压；以及
电流源单元，用于在输出驱动器和地端子之间提供恒定的电流；
分压器，耦接到输出端子，并且被配置来根据预定电阻比来对第二斜坡变化电压进行分压；
比较器，用于将所述分压与预定基准电压相比较，并且响应于其而产生比较结果；以及
电平控制单元，被配置来按照所述比较结果而控制第二斜坡变化电压的电平。
18.按照权利要求17的高压产生电路，其中，所述高压产生单元包括：
泵浦电路，被配置来响应于时钟信号而将输出信号充电到预定电压电平；以及，
第一调压器，被配置来响应于输出信号而控制时钟信号。
19.按照权利要求18的高压产生电路，其中，所述第一调压器被配置来当输出信号低于目标电压电平时启用时钟信号，并且当输出信号超过目标电压电平时禁用时钟信号。
20.按照权利要求17的高压产生电路，其中，所述斜坡变化电路被配置来产生具有递增的幅值的第一斜坡变化电压。
21.按照权利要求17的高压产生电路，其中，所述电压控制单元包括旁路电路，用于当第一斜坡变化电压低于预定值时输出第一斜坡变化电压。
22.按照权利要求21的高压产生电路，其中，所述旁路电路在输出第一斜坡变化电压之前降低第一斜坡变化电压的电平。
23.按照权利要求21的高压产生电路，其中，所述旁路电路包括具有预定门限电压的一个晶体管或具有预定门限电压的串联的多个晶体管。
24.按照权利要求17的高压产生电路，其中，电平控制单元包括MOS晶体管，它具有耦接到比较器的栅极端子、耦接到输出驱动器的漏极端子和耦接到电流源单元的源极端子。
25.按照权利要求17的高压产生电路，其中，输出驱动器包括形成电流反射镜的一对PMOS晶体管。
26.按照权利要求17的高压产生电路，其中，电流源单元包括形成电流反射镜的一对NMOS晶体管。
27.一种编程电压产生电路，其产生编程电压以用于编程非易失性存储器，所述编程电压产生电路包括：
泵浦电路，被配置来产生初始电压信号；
第一调压器，耦接到泵浦电路，并且被配置来控制初始电压信号的电压电平；
斜坡变化电路，耦接到泵浦电路，并且被配置来响应于初始电压信号而产生第一斜坡变化电压；以及，
第二调压器，耦接到斜坡变化电路，并且被配置来产生具有与第一斜坡变化电压的波纹相比较降低的波纹的第二斜坡变化电压，
其中，斜坡变化电路将第一斜坡变化电压的斜坡变化速度控制为小于初始电压信号的斜坡变化速度，并且
其中，第二斜坡变化电压具有比第一斜坡变化电压的斜坡变化速度低的斜坡变化速度，所述第二调压器包括：
输出驱动器，用于接收第一斜坡变化电压；
输出端子，耦接到输出驱动器，用于输出第二斜坡变化电压；
电流源单元，用于在输出驱动器和地端子之间提供恒定的电流；
分压器，耦接到输出端子，并且被配置来根据预定电阻比对第二斜坡变化电压进行分压；
比较器，用于比较所述分压与预定基准电压，并且响应于其而产生比较结果；以及
电平控制单元，被配置来按照比较结果来控制第二斜坡变化电压的电平。
28.按照权利要求27的编程电压产生电路，还包括旁路电路，它被配置来使得第一斜坡变化电压降低预定电平，并且当第一斜坡变化电压小于预定电平时输出降低的第一斜坡变化电压。
29.按照权利要求27的编程电压产生电路，其中，所述旁路电路包括具有预定门限电压的一个晶体管或具有预定门限电压的串联的多个晶体管。
30.一种非易失性存储器，包括按照权利要求17所述的高压产生电路，所述高压产生电路耦接到具有多个存储单元的存储单元阵列，并且被配置来产生用于编程多个存储单元的电压。
31.按照权利要求30的非易失性存储器，其中，所述高压产生单元包括：
泵浦电路，它被配置来响应于时钟信号而将输出信号充电到预定的电压电平；以及，
第一调压器，它被配置来响应于输出信号而控制时钟信号。
32.按照权利要求31的非易失性存储器，其中，第一调压器被配置来当输出信号低于目标电压电平时启用时钟信号，并且当输出信号超过目标电压电平时禁用时钟信号。
33.按照权利要求31的非易失性存储器，其中，斜坡变化电路被配置来产生具有递增的幅值的第一斜坡变化电压。
34.按照权利要求30的非易失性存储器，其中，电压控制单元包括旁路电路，用于当第一斜坡变化电压低于预定值时输出第一斜坡变化电压。
35.按照权利要求34的非易失性存储器，其中，所述旁路电路在输出第一斜坡变化电压之前降低第一斜坡变化电压的电平。
36.按照权利要求34的非易失性存储器，其中，所述旁路电路包括具有预定门限电压的一个晶体管或具有预定门限电压的串联的多个晶体管。
37.按照权利要求30的非易失性存储器，其中，电平控制单元包括MOS晶体管，它具有耦接到比较器的栅极端子、耦接到输出驱动器的漏极端子和耦接到电流源单元的源极端子。
38.按照权利要求30的非易失性存储器，其中，输出驱动器包括形成电流反射镜的一对PMOS晶体管。
39.按照权利要求30的非易失性存储器，其中，电流源单元包括形成电流反射镜的一对NMOS晶体管。
40.一种非易失性存储器，包括按照权利要求27所述的编程电压产生电路，其中，编程电压产生电路耦接到具有多个存储单元的存储单元阵列，并且被配置来产生用于编程多个存储单元的电压。
41.按照权利要求40的非易失性存储器，还包括旁路电路，被配置来将第一斜坡变化电压降低预定电平，并且当第一斜坡变化电压低于预定电平时输出降低的第一斜坡变化电压。
42.按照权利要求40的非易失性存储器，其中，所述旁路电路包括具有预定门限电压的一个晶体管或具有预定门限电压的串联的多个晶体管。
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