JP5395167B2 - 相関複数パスプログラミングのための不揮発性メモリおよび方法 - Google Patents
相関複数パスプログラミングのための不揮発性メモリおよび方法 Download PDFInfo
- Publication number
- JP5395167B2 JP5395167B2 JP2011513587A JP2011513587A JP5395167B2 JP 5395167 B2 JP5395167 B2 JP 5395167B2 JP 2011513587 A JP2011513587 A JP 2011513587A JP 2011513587 A JP2011513587 A JP 2011513587A JP 5395167 B2 JP5395167 B2 JP 5395167B2
- Authority
- JP
- Japan
- Prior art keywords
- programming
- memory
- pulse train
- volatile memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
多状態またはマルチレベルEEPROMメモリセルの場合、導通ウィンドウは2つ以上のブレークポイントによって3つ以上の領域に区分され、各セルが2ビット以上のデータを記憶することができるようになっている。したがって、所与のEEPROMアレイが記憶することができる情報は、各セルが記憶することができる状態の数とともに増加する。多状態またはマルチレベルメモリセルを有するEEPROMまたはフラッシュEEPROMは、米国特許第5,172,338号(特許文献1)に記載されている。
メモリセルとして働くトランジスタは、一般に、2つのメカニズムのうちの1つによって「プログラムされた」状態にプログラムされる。「ホットエレクトロン注入」では、ドレインに印加される高い電圧によって、基板のチャネル領域にわたって電子が加速される。同時に、コントロールゲートに印加される高い電圧によって、ホットエレクトロンは薄いゲート誘電体を介してフローティングゲート上に引き込まれる。「トンネル注入」では、基板に対して高い電圧がコントロールゲートに印加される。このようにして、基板から介在するフローティングゲートに電子が引き込まれる。
メモリデバイスは、一般に、カード上に搭載されることもある1つ以上のメモリチップを含む。各メモリチップは、デコーダならびに消去、書き込みおよび読み出し回路などの周辺回路によってサポートされるメモリセルのアレイを含む。さらに高度なメモリデバイスは、インテリジェントでかつ高水準のメモリ動作およびインターフェイスを実行する外部メモリコントローラで動作する。
一連の交互に実施されるプログラム/ベリファイサイクルを使用している従来のプログラミング技術は、相対的に大きなVPGM の変化に応答してセルのしきい値電圧が最初に急速に増大するというプログラミングプロセスにおける不確実性に対処することである。しかし、フローティングゲートにプログラムされる電荷がシールドとして働いて電子をフローティングゲート内にさらにトンネルさせる有効電界を減少させるにつれて、この増大は衰えて行き最終的に止まる。このプロセスは極めて非線形に見えるので、試行錯誤しながら進められる。
従来の方法は、プログラム分解能を改善するためにプログラムパルスステップサイズをより細かくすることである。しかし、このことはプログラムするのに必要なパルスの数を比例的に増加させる効果があり、これによってプログラミング時間が増大する。さらに、従来の方法では、プログラミングパルスの増加は、インターリーブするベリファイの数と組み合わされることになる。
したがって、大容量で高性能な不揮発性メモリが一般に必要である。特に、前述した欠点が最小限に抑えられた改善されたプログラミング性能を有する大容量不揮発性メモリを有する必要がある。
多状態メモリでは、所定の範囲のしきい値電圧のうちの1つの範囲内のしきい値電圧で多状態のうちの1つに各セルをプログラムすることができる。このようなメモリセルの集団では、様々な範囲のしきい値電圧または分布が広がって不明瞭な範囲を形成しないように正確にプログラムすることが望ましい。分布を絞り込む1つの技術は、複数のプログラミングパスを実施して、その都度細かいプログラミングパルスステップサイズを使用することである。しかし、さらに細かいパルスステップサイズを用いる場合、パルスの数が増加するに伴ってプログラミング性能が低下する。
複数パスインデックスプログラミング技術によって、ベリファイ動作の数を大幅に削減することができる。同様に、複数パス相関プログラミング技術によって、必要なプログラミングパルスの数を大幅に削減することができる。2つの技術をまとめて高性能な複数パスインデックスおよび相関プログラミングに統合することができる。セル当たり3ビット以上のデータを記憶するように構成されるメモリの場合、この恩恵はなおさら大きい。
図1〜図10は、本発明の様々な態様が実施され得る例示的なメモリシステムを示す。
図11および図12は、従来のプログラミング技術を示す。
図13〜図29は、本発明の様々な態様および実施形態を示す。
メモリアレイ200は、行デコーダ230(230Aと230Bとに分割)を介してワード線によって、および列デコーダ260(260Aと260Bとに分割)を介してビット線によってアドレス指定可能である(図4および図5も参照)。読み出し/書き込み回路270(270Aと270Bとに分割)は、メモリセルのページを並列に読み出すかまたはプログラムできるようにする。データI/Oバス231は、読み出し/書き込み回路270に接続されている。
好適な実施形態では、ページは、同一ワード線を共有するメモリセルの隣接する行から構成される。別の実施形態では、メモリセルの行が複数のページに区分されるが、読み出し/書き込み回路270を個々のページに多重化するためにブロックマルチプレクサ250(250Aと250Bとに分割)が設けられる。例えば、メモリセルの奇数列および偶数列によってそれぞれ形成される2つのページが読み出し/書き込み回路に多重化される。
メモリアレイ200は、一般に、行および列に配置されるメモリセルの2次元アレイとして編成され、ワード線およびビット線によってアドレス指定可能である。NOR型またはNAND型アーキテクチャに従ってアレイを形成することができる。
今日使用されている不揮発性ソリッドステートメモリデバイスで商業的に成功しているものが多い。このようなメモリデバイスは、異なる種類のメモリセルを使用してもよく、それぞれの種類は1つ以上の電荷蓄積素子を有している。
一般的な不揮発性メモリセルは、EEPROMおよびフラッシュEEPROMを含む。EEPROMセルおよびそれを製造する方法の例は、米国特許第5,595,924号(特許文献15)に与えられている。フラッシュEEPROMセル、メモリシステムにおけるその使用およびそれを製造する方法の例は、米国特許第5,070,032号(特許文献2)、第5,095,344号(特許文献3)、第5,315,541号(特許文献4)、第5,343,063号(特許文献5)、第5,661,053号(特許文献6)、第5,313,421号(特許文献7)および第6,222,762号(特許文献8)に与えられている。特に、NANDセル構造を有するメモリデバイスの例は、米国特許第5,570,315号(特許文献9)、第5,903,495号(特許文献10)、第6,046,935号(特許文献11)に記載されている。さらに、誘電体記憶素子を利用するメモリデバイスの例は、Eitan et al., "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell," IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pp.543-545 、ならびに米国特許第5,768,192号(特許文献12)および第6,011,725号(特許文献13)に記載されている。
あるいは、区分された電流ウィンドウの中で伝導電流を検出する代わりに、テスト中に所与のメモリ状態に対するしきい値電圧をコントロールゲートで設定し、伝導電流がしきい値電流より小さいか大きいかを検出することも可能である。1つの実施例では、しきい値電流に対する伝導電流の検出は、伝導電流がビット線の容量を介して放電する速度を評価することによって達成される。
図6は、メモリセルのアレイにわたってp個のセンスモジュールのバンクを含む、図1に示される読み出し/書き込み回路270Aおよび270Bを示す。並列に動作するp個のセンスモジュール480のバンク全体によって、行に沿ったp個のセル10のブロック(またはページ)を並列に読み出したりプログラムしたりすることが可能になる。本質的に、センスモジュール1はセル1の電流I1 を検知し、センスモジュール2はセル2の電流I2 を検知し・・・センスモジュールpはセルpの電流Ip を検知することになるなど、以下同様である。ソース線34から集約ノードCLSRCに、さらにそこから接地に流れるそのページのすべてのセル電流iTOT は、p個のセルのすべての電流の総和となる。従来のメモリアーキテクチャでは、共通ワード線を有するメモリセルの行は2つ以上のページを形成し、ページ内のメモリセルは並列に読み出しおよびプログラムされる。2つのページを有する行の場合、一方のページは偶数ビット線によってアクセスされ、他方のページは奇数ビット線によってアクセスされる。検知回路のページは、偶数ビット線か奇数ビット線かに一度に接続される。その場合、読み出し/書き込み回路270Aおよび270Bを個々のページにそれぞれ多重化するように、ページマルチプレクサ250Aおよび250Bが設けられる。
データラッチのスタック430は、そのスタックに関連する各メモリセルについて1つのデータラッチ430−1〜430−kから構成されている。I/Oモジュール440は、データラッチがI/Oバス231を介して外部とデータを交換することができるようにする。
さらに、共通プロセッサは、エラー状態などのメモリ動作の状態を示す状態信号を出力する出力507も含む。状態信号を使用して、ワイヤードOR構成でフラグバス509に接続されるn形トランジスタ550のゲートを駆動する。フラグバスは、コントローラ310によってプリチャージされるのが好ましく、状態信号が読み出し/書き込みスタックのいずれかでアサートされるとプルダウンされることになる。
メモリセルがそれぞれ複数ビットのデータを記憶する不揮発性メモリを、図3に関連してこれまで説明した。特定の例は、電界効果トランジスタのアレイから形成されるメモリであって、各電界効果トランジスタはそのチャネル領域とそのコントロールゲートとの間に電荷蓄積層を有する。電荷蓄積層またはユニットは、各電界効果トランジスタのしきい値電圧の範囲のもとになる電荷の範囲を蓄積することができる。可能なしきい値電圧の範囲は、しきい値ウィンドウの範囲にわたる。しきい値ウィンドウが複数の小領域またはゾーンのしきい値電圧に区分される場合、それぞれの分解可能なゾーンを使用してメモリセルの異なるメモリ状態を表す。1つ以上のバイナリビットによって複数のメモリ状態を符号化することができる。例えば、4つのゾーンに区分されるメモリセルは、2ビットのデータとして符号化することができる4つの状態をサポートすることができる。同様に、8つのゾーンに区分されるメモリセルは、3ビットのデータとして符号化することができる8つのメモリ状態をサポートすることができるなど、以下同様である。
ページをプログラムする1つの方法は、フルシーケンスプログラミングである。ページのすべてのセルは、最初消去状態にある。したがって、ページのすべてのセルは消去状態からその目標状態へと並列にプログラムされる。目標状態として「1」状態を有するこれらのメモリセルは、一度「1」状態にプログラムされるとそれ以上プログラムされるのを禁止されることになるが、目標状態「2」あるいはそれ以上を有する他のメモリセルは、さらにプログラムされることになる。最終的に、目標状態として「2」を有するメモリセルについてもそれ以上プログラムされるのをロックされることになる。同様に、進行するプログラミングパルスによって、目標状態「3」〜「7」を有するセルが実現されてロックされる。
プログラム/ベリファイプログラミング技術の欠点は、ベリファイサイクルは時間がかかる上に性能に影響を与えることである。この問題は、複数のビットを記憶可能なメモリセルの実施例によって深刻化する。本質的に、ベリファイは、メモリセルの可能な複数の状態のそれぞれに対して実施される必要がある。16の可能なメモリ状態を有するメモリの場合、これは各ベリファイステップが少なくとも16検知動作まで担うことになることを意味する。他の一部の方式では、これが数倍にもなり得る。したがって、メモリがますます多くの状態数に区分化されると、プログラム/ベリファイ方式のベリファイサイクルはますます時間がかかるようになる。
したがって、ベリファイサイクル数の少ない改善されたプログラミング性能を有するメモリデバイスが必要である。
本発明の1つの一般的な態様によれば、メモリセルのグループに対して並列に動作するマルチパスインデックスプログラミング方法は、後のプログラミングパスにおいて、プログラムインデックスに応じてセルのプログラミングを実施したりあるいはプログラミングを禁止したりすることができるように、セルが受け取った最後のプログラミング電圧レベルなどの情報を提供するために、各セルについてプログラムインデックスを維持するステップを含む。
各プログラミングパスにおいて、階段パルストレインの形態をとる一連の増加するパルスとしてプログラミング電圧をメモリセルのグループに印加して、パルスカウントが増加するに伴ってメモリセルが増加するプログラミング電圧を受けるようにするのが好ましい。好適な実施形態では、それぞれ別々のプログラミング電圧レベルは、パルスカウントまたはパルス数として表現するのが便利である。同様に、プログラムインデックスもパルス数によって表現される。
メモリセルのグループのプログラミングパスでは、そのグループのセルのプログラムインデックスを使用して、増加するそれぞれのパルスに応じてプログラミングを許可するか禁止するかを制御する。
ステップ700:並列にプログラムされるメモリセルのグループを提供する。各メモリセルは個別の目標しきい値電圧レベルにプログラム可能である。
ステップ710は、ステップ720、ステップ730およびステップ732をさらに含むインデックスプログラミングである。
ステップ720:プログラム中にグループの各メモリセルのプログラムインデックスを提供する。メモリセルのプログラムインデックスは、メモリセルをプログラムするのに最後に使用されたプログラミング電圧レベル、または次のプログラミングでメモリセルが受け取ることを許される最大プログラミング電圧レベルを示す。プログラムインデックスは、読み出し/書き込み回路と協働する追加のラッチ回路によって実施されるのが好ましい。
ステップ730:プログラミングパスで一連の増加する電圧パルスとして増加するプログラミング電圧をメモリセルのグループに印加する。
ステップ740:メモリセルのプログラムインデックスに応じて、増加するプログラミング電圧レベルに基づいてプログラミングパスの間にプログラムされるメモリセルのプログラミングを禁止あるいは許可する。
プログラミング電圧が増加してプログラミング電圧がセルのプログラムインデックスによって示されるレベルに到達したら、並列にプログラムされているグループの各メモリセルを過剰にプログラムしないようすることが分かる。このようにして、従来のプログラミング方法とは異なり、それぞれすべてのプログラミングパルス間でベリファイステップを有する必要がない。
メモリセルのプログラムインデックスを提供することの第1の実施例では、メモリセルが目標のしきい値電圧レベルとプログラムベリファイされるまで、メモリセルは各パルスの後にベリファイが続く一連のプログラミングパルスによってプログラムされる。メモリセルがプログラムベリファイされると、メモリセルのプログラムインデックスは最後のプログラミング電圧と同じになるように設定される。
ステップ721:目標しきい値電圧レベルがプログラムベリファイされるまでメモリセルを交互にプログラムおよびベリファイする。
ステップ722:メモリセルが目標しきい値電圧レベルとプログラムベリファイされるプログラミング電圧レベルと同じ値にプログラムインデックスを設定する。
第1の実施例は、メモリセルが各プログラミングパルスの後にベリファイされる従来のプログラミング技術によってプログラムインデックスを得ることであると分かる。この方法はその目標に近いセルの最も正確なプログラミングを提供するが、ベリファイ動作がかなり多くなるという犠牲を払うことになる。
ステップ720’’:セルの目標状態に近いがそれを超えないようにセルをプログラムすると推定されるプログラミング電圧レベルまたは等価なパルス数にメモリセルのプログラムインデックスを設定する。
第3の実施形態では、セルのプログラムインデックスは、メモリセルの最初のプログラミング経験から推定される。特に、メモリセルは、それぞれパルスの後にベリファイが続く一連のプログラミングパルスによって、消去状態から所与のしきい値電圧レベルにプログラムされ、所与のしきい値電圧レベルはチェックポイントとして働き、所与の目標しきい値電圧レベルのプログラムインデックスまたはプログラミング電圧レベルが得られる予測関数を較正する。
ステップ720’’’:1つ以上のチェックポイントによって較正される予測関数によってメモリセルのプログラムインデックスを設定する。
予測技術によってセルのプログラムインデックスを得ることの第3の実施例を、図14D〜図21に関連してさらに詳細に説明する。
ステップ723:メモリセルを目標しきい値電圧レベルにプログラムすると予測されるプログラミング電圧レベルを生成するメモリセルの所定の予測関数を提供する。
ステップ724:対応するチェックポイントプログラミング電圧レベルによってプログラム可能な指定のチェックポイントしきい値電圧レベルで、メモリセルの所定の関数のチェックポイントを指定する。
ステップ725:チェックポイントしきい値電圧レベルがプログラムベリファイされるまでメモリセルを交互にプログラムおよびベリファイすることによって、対応するチェックポイントプログラミング電圧値を決定する。
ステップ726:チェックポイントしきい値電圧レベルで評価される場合に、所定の関数を較正して決定された対応するチェックポイントプログラミング電圧レベルを生成する。
ステップ727:メモリセルの目標しきい値電圧レベルで所定の関数を評価することによってプログラムインデックスを推定する。
メモリセルのプログラムインデックスを提供することの第2の実施形態は、複数のチェックポイントを使用してプログラムインデックスの精度を向上させる。
したがって、図13に示されるステップ720に対応するステップ720’’’は、ステップ728をさらに含む。
ステップ728:より多くのチェックポイントを使用してさらに精度の高いプログラミングを得ること以外は、図14Dのステップ723〜727と同様である。
図15、図16および図17は、図14Aのステップ720’’’に示される予測プログラミングをさらに詳細に説明する。
メモリセルがしきい値電圧レベルの範囲のうちの1つに個別にプログラム可能であるメモリセルのアレイを有する不揮発性メモリでは、所与のメモリセルを所与の目標しきい値電圧レベルにプログラムするためにどんなプログラミング電圧レベルを印加する必要があるかを予測する所定の関数が提供される。このようにして、ベリファイ動作を実施する必要がなくなることによってプログラミング動作の性能が大幅に向上する。
予測プログラミング技術は、目標状態へのプログラミングがベリファイ動作を必要としない点で有利である。ベリファイ動作は、メモリの可能な状態すべてではなくチェックポイント状態をベリファイする必要があるだけである。
VT (VPGM )=<Slope>VPGM +VT (0) 数式(1)
(ここで、<Slope>=ΔVT /ΔVPGM )
逆に、
VPGM (VT )=1/<Slope>[VT −VT (0)] 数式(2)
一般に、所定の関数は、線形関数によって近似される必要はない。所定の関数がしきい値電圧レベルの広範囲を正確にカバーするようになっている場合には、所定の関数は、工場で製造バッチをテストすることによって決定し、任意の適切な関数によってモデル化することができる。
数式(1)または(2)のVT (0)はセルに依存し、消去状態のしきい値電圧レベルよりもわずかに高いチェックポイントしきい値電圧を指定し、パルス間で所与のセルをチェックポイントに対して交互に実際にプログラムおよびベリファイすることによって予め決定される。このようにして、所与のセルをチェックポイントしきい値電圧にプログラムするのに必要な実際のプログラミング電圧が分かる。次に、この実際の座標を使用して数式(2)のVT (0)の値を求める。
図14A、ステップ722、ステップ723およびステップ724は、所定の関数のチェックポイントを使用してメモリセルの所定の関数を較正する一般的な原理を示す。
ステップ724’:第1のプログラムされたメモリ状態のしきい値電圧レベルをメモリセルの所定の関数のチェックポイントとして指定する。
1つ以上のチェックポイントによって較正される予測プログラミングは、本願明細書において参照により援用されている、本願と同じ発明者によって2007年4月10日に出願された同時係属中の「PREDICTIVE PROGRAMMING IN NON-VOLATILE MEMORY 」という米国特許出願第11/733,694号(特許文献17)、および本願と同じ発明者によって2007年4月10日に出願された同時係属中の「NON-VOLATILE MEMORY WITH PREDICTIVE PROGRAMMING 」という米国特許出願第11/733,706号(特許文献18)にも開示されている。
好適な実施形態では、プログラミング電圧ステップサイズは、追加の各パルスがメモリセルを次のメモリ状態にプログラムすることになるように調整される。16の可能なメモリ状態を有するメモリセルの例の場合、パルスサイズは300mVであってもよい。このようにして、一方の追加パルスがメモリを状態(1)にプログラムし、他方の追加パルスがメモリを状態(2)にプログラムすることになるなど、以下同様である。したがって、所与のメモリ状態にプログラムすることは、状態(0)からの状態の数をカウントすることと、同じ数のパルスを供給することとに短縮することができる。例えば、状態(0)でフラグが一度設定されてもよく、その後、目標状態が状態(0)から離れている状態の数と同じパルスの数によってプログラムすることができる。
他のプログラミングパルスサイズも可能である。例えば、16の可能なメモリ状態を有するメモリセルの場合、パルスサイズは150mVであってもよい。その場合、1つのメモリ状態から次の隣接するメモリ状態までプログラムするのに2パルスかかることになる。これによって、プログラミングにおいてより細かい分解能が提供されることになり、目標しきい値からのマージンが使用される一部の実施例で役立つ。
ステップ712:振幅が増加するパルストレインの形態で時間とともに増加する振幅を有するプログラミング電圧を供給する。
ステップ714:メモリセルが1つのプログラムされたメモリ状態から次のプログラムされたメモリ状態まで連続するパルスによってプログラムされるようにパルス間の振幅増加を調整する。
ステップ752:メモリセルのプログラムインデックスを記憶するラッチを提供する。
ステップ754:チェックポイント状態から目標状態にメモリセルをプログラムすると見込まれるパルスの数の形態で最初に目標状態をラッチに記憶する。例えば、目標状態が状態(5)である場合、状態(5)がラッチに記憶されることになる(バイナリ値0101)。
ステップ756:メモリセルを消去状態からチェックポイント状態にプログラムするのに必要なパルスの数をラッチに累積することによってメモリセルのプログラムインデックスを計算する。プログラムインデックスは、メモリセルを目標状態にプログラムすることが見込まれるパルスの数を示す。例えば、メモリセルを消去状態からチェックポイントにプログラムする際にメモリセルにパルスが印加される毎に、ラッチ内のプログラムインデックスは1だけ増加される。
図20(A)は、図18Bに示される例示的な「通常」メモリセルのプログラムインデックスを計算するラッチ動作を示す。「通常」メモリセルは、消去された集団のしきい値電圧の範囲の中央付近にあるしきい値電圧まで消去された。メモリセルは、目標状態ラッチのデータによって示される状態(3)にプログラムされることになる。したがって、プログラムインデックスを維持するデータラッチは、最初に「3」に設定される。消去状態からチェックポイント状態(0)にメモリセルをするためのすべてのプログラミングパルスで、データラッチ内の値は1だけ増加される。チェックポイントがプログラムベリファイされると増加は止まる。この例では、1パルス後にこれが発生し、ラッチ内のプログラムインデックスが「4」に増加された。これは、このセルが4つのパルスで状態(3)にプログラムされると見込んでいることを意味する。このセルをチェックポイントから状態(3)にプログラムするために、合計が4パルスとなる追加の3つのパルスが印加される。セルがプログラムインデックスと等しいパルス数を受けたらそのセルはプログラムすることを禁止されるが、ページ内の他のセルはプログラムされ続けることもできる。これは「P」から「I」に進んで行くプログラム/禁止状況によって示される。
本発明の別の一般的な態様によれば、メモリセルのグループに対して並列で動作するマルチパスインデックスプログラミング方法は、最初のプログラミングパスと、各セルのプログラムインデックスの構築とを含む。最初のプログラミングパスの後にベリファイステップおよび追加のプログラミングステップが続き、最初のパスによるいかなる不足もトリミングする。インデックスプログラミングを使用することによって、大幅に削減された数のベリファイ動作でマルチパスプログラミングが実施される。
インデックスプログラミングの利点は、プログラミングパスの各プログラミングパルスの間にベリファイステップを必要としないでセルのグループをプログラムすることができることである。インデックスプログラミングは、プログラミング動作の性能を大幅に向上させることになる。
ステップ800:並列にプログラムされるメモリセルのグループを提供する。各メモリセルは、一連の増加するプログラミング電圧パルスによってそれぞれの目標状態にプログラム可能である。
ステップ810:最初のプログラミングパスの間にグループの各セルのプログラムインデックスを構築する。プログラムインデックスは、各セルによって経験された最後のプログラミング電圧レベルをパルス数によって記憶している。
ステップ820は、プログラミングパスの後でベリファイし、次のプログラミングパスのプログラムインデックスを更新することである。ステップ820は、ステップ822、ステップ824、ステップ826およびステップ828をさらに含む。
ステップ830:グループ内のメモリセルをベリファイする。
ステップ840:グループ内の各メモリセルはそのそれぞれの目標状態とベリファイされるか?ベリファイされる場合はステップ870に進み、そうでない場合はステップ850に進む。
ステップ850:ベリファイ前の各メモリセルのプログラムインデックスを1だけ増加させる。
ステップ860:ベリファイ前の各メモリセルを各プログラムインデックスによって選択されたプログラミングパルスでプログラムする。好適な実施形態では、選択されたプログラミングパルスは、プログラムインデックスによって示されるものと同じパルス数を有する。別のプログラミングパスについてステップ830に進む。
ステップ870:グループ内のすべてのメモリセルがベリファイされ、そのそれぞれの目標状態にプログラムされた。
図13および図21に示されるインデックスプログラミング方法は、メモリアレイ200のメモリ動作を制御する制御回路110の状態マシン112(図1参照)で実施されるのが好ましい。
ステップ842:ベリファイ結果に従ってラッチ内のベリファイ状態フラグを設定する。
ステップ844:メモリセルがベリファイされていないことを示すベリファイ状態フラグに応答してステップ850に進み、そうでない場合は図21のステップ870に進む。
第2の好適な実施形態では、ベリファイ前のメモリセルは、メモリセルのプログラムインデックスを所定の数だけ高くオフセットさせることによってプログラミングをさらにトリミングすることが可能になる。ほとんどの場合、オフセットの所定の数は1である。このようにして、次のプログラミングパスで、メモリセルは、追加の所定のパルス数によってプログラムされることになる。
ステップ850’:メモリセルがベリファイされていない場合、所定の数だけメモリセルのプログラムインデックスを増加して、その後のプログラミングパスでメモリセルが追加の所定のパルス数を受けることができるようにする。
第3の好適な実施形態では、ベリファイ前のメモリセルは、次のプログラミングパルスでパルスカウントを所定の数だけ低くオフセットさせることによってプログラミングをさらにトリミングすることが可能になる。このようにして、メモリセルは、追加の所定のパルス数によってプログラムされることになる。
ステップ852:メモリセルがベリファイされていない場合、所定の数だけプログラミングパルスカウントを減少させて、その後のプログラミングパスでメモリセルが追加の所定のパルス数を受けることができるようにする。
図13に示されるインデックスプログラミング方法には、複数のプログラミングパスが必要である。インデックス作成および予測プログラミングのための最初のパスの後には、プログラムされたしきい値を目標状態付近にトリミングするために1つまたは2つのインデックスプログラミングパスが続く可能性が非常に高い。各プログラミングパスのパルスの数は、メモリ状態の数に少なくとも等しい。これは、各パルスが2つの状態間の距離に等しい量だけセルのしきい値電圧を増加させる粗い粒度を与えることになる。その結果、各メモリ状態のしきい値分布(例えば、図10を参照)は広がることになる。
したがって、相関マルチパスプログラミングは、各プログラミングパスで同じ階段パルストレインを使用する。ただし、階段パルス全体のDCレベルが各パスについて所定の量だけ高くシフトされている点は除く。好適な実施形態では、第2のパスは、その前のパスに対して1/2ステップサイズだけシフトされ、第3のパスは1/4ステップサイズだけシフトされている。これらの3つの相関プログラミング電圧波形を使用するプログラミングは、各パスがその前のステップサイズの1/2ステップサイズの階段波形を使用する3つの従来の単一パスプログラミングと同じ分解能が得られる。
ステップ960:所定のステップサイズを有する階段パルストレインの形態で限られた期間経時的に増加するプログラミング電圧を供給する。
ステップ970:所定の数の複数のプログラミングパスでメモリセルのグループをプログラムする。各連続するプログラミングパスは、メモリセルのグループをプログラムするために印加される階段パルストレインを有し、各連続するプログラミングパスは、その前のプログラミングパスの階段パルストレインから所定のオフセットレベルだけオフセットしている階段パルストレインを有する。
ステップ980:グループに対するプログラミングが完了する。
本発明の様々な態様を特定の実施形態を参照しながら説明してきたが、当然のことながら、本発明は、添付の特許請求の範囲の全範囲内においてその権利が保護される権利を有する。
Claims (30)
- 不揮発性メモリセルのグループを並列にプログラムする方法であって、
所与のステップサイズによって違っている連続する個々のパルスを有する階段パルストレインの形態で、限られた期間経時的に増加するプログラミング電圧を提供するステップと、
複数のプログラミングパスであって、各連続するプログラミングパスが前記不揮発性メモリセルのグループをプログラムするために適用される前記階段パルストレインを有し、前記プログラミングパスの個々のパルスが次のプログラミングパスのものと一致しないように、前記プログラミングパスの階段パルストレインは次のプログラミングパスの階段パルストレインから所定のオフセットレベルだけオフセットしている複数のプログラミングパスで、前記不揮発性メモリセルのグループをプログラムするステップと、
を含む方法。 - 請求項1記載の方法において、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズより小さく、前のプログラミングパスの所定のオフセットレベル以下である方法。 - 請求項1記載の方法において、
前記複数のプログラミングパスが、
第1の階段パルストレインを使用する最初のプログラミングパスと、
前記第1の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第1の階段パルストレインからオフセットしている第2の階段パルストレインを使用する第2のプログラミングパスと、
を含む方法。 - 請求項3記載の方法において、
前記第2の階段パルストレインと類似しているが、前記ステップサイズの4分の1だけ前記第2の階段パルストレインからオフセットしている第3の階段パルストレインを使用する第3のプログラミングパスをさらに含む方法。 - 請求項1記載の方法において、
前記不揮発性メモリセルのグループの各メモリセルが、それぞれの目標状態にプログラム可能であり、
前記方法が、
(a)プログラム中の前記グループの各メモリセルにプログラムインデックスを提供するステップであって、メモリセルのプログラムインデックスは前記メモリセルをプログラムするのに使用される最後のプログラミング電圧レベルを示す、前記プログラムインデックスを提供するステップと、
(b)前記プログラミング電圧をプログラミングパスの一連の増加する電圧パルスとして前記メモリセルのグループに印加するステップと、
(c)前記メモリセルのプログラムインデックスに従って前記プログラミングパスの間にメモリセルのプログラミングを可能にするかあるいはプログラミングを禁止するステップと、
をさらに含む方法。 - 請求項5記載の方法において、
前記プログラミング電圧を一連の増加する電圧パルスとして印加するステップが、前記プログラミングパスの間の電圧パルス間に前記メモリセルのグループに対してベリファイステップなしに実施される方法。 - 請求項5記載の方法において、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズよりも小さく、前のプログラミングパスの所定のオフセットレベル以下である方法。 - 請求項5記載の方法において、
前記複数のプログラミングパスが、
第1の階段パルストレインを使用する最初のプログラミングパスと、
前記第1の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第1の階段パルストレインからオフセットしている第2の階段パルストレインを使用する第2のプログラミングパスと、
を含む方法。 - 請求項8記載の方法において、
前記第2の階段パルストレインと類似しているが、前記ステップサイズの4分の1だけ前記第2の階段パルストレインからオフセットしている第3の階段パルストレインを使用する第3のプログラミングパスをさらに含む方法。 - 請求項1記載の方法において、
各メモリセルが、電界効果トランジスタのフローティングゲートである電荷蓄積素子を有する方法。 - 請求項1記載の方法において、
各メモリセルが、電界効果トランジスタの誘電層である電荷蓄積素子を有する方法。 - 請求項1記載の方法において、
前記不揮発性メモリが、NAND構造を有するメモリセルを有する方法。 - 請求項1記載の方法において、
前記不揮発性メモリは、フラッシュEEPROMである方法。 - 請求項1記載の方法において、
前記不揮発性メモリが、メモリカードに具現化される方法。 - 請求項1記載の方法において、
プログラム中の前記メモリセルが、それぞれ2ビット以上のデータを記憶する方法。 - 不揮発性メモリであって、
各メモリセルがそれぞれの目標状態にプログラム可能であるメモリセルのアレイと、
メモリセルのグループを並列に読み出すとともにプログラムする読み出し/書き込み回路と、を備え、
プログラミングを実施する前記読み出し/書き込み回路が、
所与のステップサイズによって違っている連続する個々のパルスを有する階段パルストレインの形態で、限られた期間経時的に増加するプログラミング電圧を提供することと、
複数のプログラミングパスであって、各連続するプログラミングパスが前記不揮発性メモリセルのグループをプログラムするために適用される前記階段パルストレインを有し、前記プログラミングパスの個々のパルスが次のプログラミングパスのものと一致しないように、前記プログラミングパスの階段パルストレインは次のプログラミングパスの階段パルストレインから所定のオフセットレベルだけオフセットしている複数のプログラミングパスで、前記不揮発性メモリセルのグループをプログラムすることと、を含む不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズよりも小さく、前のプログラミングパスの所定のオフセットレベル以下である不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
前記複数のプログラミングパスが、
第1の階段パルストレインを使用する最初のプログラミングパスと、
前記第1の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第1の階段パルストレインからオフセットしている第2の階段パルストレインを使用する第2のプログラミングパスと、
を含む不揮発性メモリ。 - 請求項18記載の不揮発性メモリにおいて、
前記第2の階段パルストレインと類似しているが、前記ステップサイズの4分の1だけ前記第2の階段パルストレインからオフセットしている第3の階段パルストレインを使用する第3のプログラミングパスをさらに含む不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
プログラム中の前記グループの各メモリセルのプログラムインデックスであって、前記メモリセルをプログラムするのに使用される最後のプログラミング電圧レベルを示すメモリセルのプログラムインデックスをさらに備え、
プログラミングを実施する前記読み出し/書き込み回路が、
前記プログラミング電圧をプログラミングパスの一連の増加する電圧パルスとして前記メモリセルのグループに印加することと、
前記メモリセルのプログラムインデックスに従って前記プログラミングパスの間にメモリセルのプログラミングを可能にするかあるいはプログラミングを禁止することができることと、を含む不揮発性メモリ。 - 請求項20記載の不揮発性メモリにおいて、
プログラミング電圧を一連の増加する電圧パルスとして印加する前記読み出し/書き込み回路が、前記プログラミングパスの間の電圧パルス間に前記メモリセルのグループに対してベリファイステップなしに実施される不揮発性メモリ。 - 請求項20記載の不揮発性メモリにおいて、
各プログラミングパスの所定のオフセットレベルが、所与のステップサイズより小さく、前のプログラミングパスの所定のオフセットレベル以下である不揮発性メモリ。 - 請求項20記載の不揮発性メモリにおいて、
前記複数のプログラミングパスが、
第1の階段パルストレインを使用する最初のプログラミングパスと、
前記第1の階段パルストレインと類似しているが、前記ステップサイズの半分だけ前記第1の階段パルストレインからオフセットしている第2の階段パルストレインを使用する第2のプログラミングパスと、
を含む不揮発性メモリ。 - 請求項23記載の不揮発性メモリにおいて、
前記第2の階段パルストレインと類似しているが、前記ステップサイズの4分の1だけ前記第2の階段パルストレインからオフセットしている第3の階段パルストレインを使用する第3のプログラミングパスをさらに含む不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
各メモリセルが、電界効果トランジスタのフローティングゲートである電荷蓄積素子を有する不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
各メモリセルが、電界効果トランジスタの誘電層である電荷蓄積素子を有する不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
前記不揮発性メモリが、NAND構造を有するメモリセルを有する不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
前記不揮発性メモリは、フラッシュEEPROMである不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
前記不揮発性メモリが、メモリカードに具現化される不揮発性メモリ。 - 請求項16記載の不揮発性メモリにおいて、
プログラム中の前記メモリセルが、それぞれ2ビット以上のデータを記憶する不揮発性メモリ。
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/138,382 US7796435B2 (en) | 2008-06-12 | 2008-06-12 | Method for correlated multiple pass programming in nonvolatile memory |
US12/138,387 US7813172B2 (en) | 2008-06-12 | 2008-06-12 | Nonvolatile memory with correlated multiple pass programming |
US12/138,382 | 2008-06-12 | ||
US12/138,387 | 2008-06-12 | ||
PCT/US2009/046318 WO2009152037A2 (en) | 2008-06-12 | 2009-06-04 | Nonvolatile memory and method for correlated multiple pass programming |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2011524599A JP2011524599A (ja) | 2011-09-01 |
JP2011524599A5 JP2011524599A5 (ja) | 2012-06-28 |
JP5395167B2 true JP5395167B2 (ja) | 2014-01-22 |
Family
ID=41268168
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011513587A Active JP5395167B2 (ja) | 2008-06-12 | 2009-06-04 | 相関複数パスプログラミングのための不揮発性メモリおよび方法 |
Country Status (6)
Country | Link |
---|---|
EP (1) | EP2297739B1 (ja) |
JP (1) | JP5395167B2 (ja) |
KR (1) | KR101558144B1 (ja) |
CN (1) | CN102089827B (ja) |
TW (1) | TWI394162B (ja) |
WO (1) | WO2009152037A2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20110036884A (ko) * | 2008-06-12 | 2011-04-12 | 쌘디스크 코포레이션 | 확인 단계가 감소하고 인덱스 프로그래밍을 이용하는 비휘발성 메모리와 방법 |
JP6539608B2 (ja) * | 2016-03-15 | 2019-07-03 | 東芝メモリ株式会社 | 半導体記憶装置 |
TWI600009B (zh) * | 2016-11-04 | 2017-09-21 | 財團法人工業技術研究院 | 可變電阻記憶體電路以及可變電阻記憶體電路之寫入方法 |
CN110634527B (zh) * | 2018-06-25 | 2021-06-22 | 西安格易安创集成电路有限公司 | 一种非易失存储器处理方法及装置 |
US10741568B2 (en) | 2018-10-16 | 2020-08-11 | Silicon Storage Technology, Inc. | Precision tuning for the programming of analog neural memory in a deep learning artificial neural network |
CN111326200A (zh) * | 2018-12-14 | 2020-06-23 | 北京兆易创新科技股份有限公司 | 非易失性存储器及其编程方法 |
CN113488093A (zh) * | 2021-07-01 | 2021-10-08 | 中国科学院上海微系统与信息技术研究所 | 一种实现存储器多级存储的方法及装置 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5729489A (en) * | 1995-12-14 | 1998-03-17 | Intel Corporation | Programming flash memory using predictive learning methods |
US5903495A (en) | 1996-03-18 | 1999-05-11 | Kabushiki Kaisha Toshiba | Semiconductor device and memory system |
JP3930074B2 (ja) * | 1996-09-30 | 2007-06-13 | 株式会社ルネサステクノロジ | 半導体集積回路及びデータ処理システム |
US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
DE60139670D1 (de) * | 2001-04-10 | 2009-10-08 | St Microelectronics Srl | Verfahren zur Programmierung nichtflüchtiger Speicherzellen mit Programmier- und Prüfalgorithmus unter Verwendung treppenförmiger Spannungsimpulse mit variablem Stufenabstand |
JP2002367381A (ja) * | 2001-06-05 | 2002-12-20 | Sony Corp | 不揮発性半導体メモリ装置およびその書き込み方法 |
US6522580B2 (en) * | 2001-06-27 | 2003-02-18 | Sandisk Corporation | Operating techniques for reducing effects of coupling between storage elements of a non-volatile memory operated in multiple data states |
US6987693B2 (en) * | 2002-09-24 | 2006-01-17 | Sandisk Corporation | Non-volatile memory and method with reduced neighboring field errors |
US7136304B2 (en) * | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
US6882567B1 (en) * | 2002-12-06 | 2005-04-19 | Multi Level Memory Technology | Parallel programming of multiple-bit-per-cell memory cells on a continuous word line |
US7177199B2 (en) * | 2003-10-20 | 2007-02-13 | Sandisk Corporation | Behavior based programming of non-volatile memory |
US7151692B2 (en) | 2004-01-27 | 2006-12-19 | Macronix International Co., Ltd. | Operation scheme for programming charge trapping non-volatile memory |
JP2005235287A (ja) * | 2004-02-19 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置 |
TWI267864B (en) * | 2004-05-06 | 2006-12-01 | Samsung Electronics Co Ltd | Method and device for programming control information |
US7272037B2 (en) * | 2004-10-29 | 2007-09-18 | Macronix International Co., Ltd. | Method for programming a multilevel phase change memory device |
KR100748553B1 (ko) * | 2004-12-20 | 2007-08-10 | 삼성전자주식회사 | 리플-프리 고전압 발생회로 및 방법, 그리고 이를 구비한반도체 메모리 장치 |
US7130210B2 (en) * | 2005-01-13 | 2006-10-31 | Spansion Llc | Multi-level ONO flash program algorithm for threshold width control |
ITMI20050798A1 (it) * | 2005-05-03 | 2006-11-04 | Atmel Corp | Metodo e sistema per la generazi0ne di impulsi di programmazione durante la programmazione di dispositivi elettronici non volatili |
US7366014B2 (en) * | 2005-07-28 | 2008-04-29 | Stmicroelectronics S.R.L. | Double page programming system and method |
-
2009
- 2009-06-04 WO PCT/US2009/046318 patent/WO2009152037A2/en active Application Filing
- 2009-06-04 KR KR1020107027838A patent/KR101558144B1/ko not_active IP Right Cessation
- 2009-06-04 CN CN200980126873.4A patent/CN102089827B/zh active Active
- 2009-06-04 JP JP2011513587A patent/JP5395167B2/ja active Active
- 2009-06-04 EP EP09763328.3A patent/EP2297739B1/en active Active
- 2009-06-12 TW TW98119816A patent/TWI394162B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR20110036885A (ko) | 2011-04-12 |
TW201011756A (en) | 2010-03-16 |
CN102089827B (zh) | 2017-05-17 |
EP2297739A2 (en) | 2011-03-23 |
WO2009152037A3 (en) | 2010-03-18 |
CN102089827A (zh) | 2011-06-08 |
TWI394162B (zh) | 2013-04-21 |
JP2011524599A (ja) | 2011-09-01 |
WO2009152037A2 (en) | 2009-12-17 |
KR101558144B1 (ko) | 2015-10-08 |
EP2297739B1 (en) | 2015-03-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5529858B2 (ja) | インデックスプログラミングおよび削減されたベリファイを有する不揮発性メモリおよび方法 | |
JP5266393B2 (ja) | 最も速いおよび/または最も遅いプログラミングビットを無視することによってプログラムベリファイを削減する不揮発性メモリおよび方法 | |
US8300458B2 (en) | Nonvolatile memory with correlated multiple pass programming | |
US7826271B2 (en) | Nonvolatile memory with index programming and reduced verify | |
US7800945B2 (en) | Method for index programming and reduced verify in nonvolatile memory | |
JP5266389B2 (ja) | ランプダウンプログラミングのための不揮発性メモリおよび方法 | |
JP5175985B2 (ja) | 隣接摂動をパイプライン訂正するとともに検知する不揮発性メモリおよび方法 | |
KR101905218B1 (ko) | 감소된 검증을 가진 개선된 프로그래밍을 위한 비휘발성 메모리 및 방법 | |
JP5180382B2 (ja) | 連続操作時間領域検知をともなう不揮発性メモリおよび方法 | |
JP4638544B2 (ja) | 不揮発性メモリにおける改善されたプログラムベリファイ操作のための方法および装置 | |
US7796435B2 (en) | Method for correlated multiple pass programming in nonvolatile memory | |
JP2010524147A (ja) | 不揮発性メモリと予測プログラミングの方法 | |
US20080253193A1 (en) | Non-Volatile Memory with Predictive Programming | |
JP5395167B2 (ja) | 相関複数パスプログラミングのための不揮発性メモリおよび方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110405 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120510 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120510 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20120510 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20120615 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20120613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120724 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20121009 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20121016 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130402 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130726 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20130802 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130726 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130924 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131017 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5395167 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |