JP2002367381A

JP2002367381A - 不揮発性半導体メモリ装置およびその書き込み方法

Info

Publication number: JP2002367381A
Application number: JP2001170034A
Authority: JP
Inventors: Toshio Kobayashi; 敏夫小林; Toshio Terano; 登志夫寺野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-05
Filing date: 2001-06-05
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】多値書き込みでは、ベリファイ回数が多くベリ
ファイを含めた書き込みサイクル時間が長い。また、電
力消費が大きい。【解決手段】チャネルが形成される半導体と制御電極と
の間に積層された誘電体膜内に電荷を注入して、３値以
上のデータをメモリセルに書き込む工程が、基準となる
閾値レベルを設定する工程（不図示）と、電荷の注入に
よりさらにＮ（２以上の自然数）個の閾値レベルを設定
するプログラム工程（ＳＴ１〜ＳＴ３）と、設定した閾
値レベルのうちＭ（Ｎより小さい自然数）個の閾値レベ
ルをベリファイする工程（ＳＴ４）とを含む。ベリファ
イした結果、追加プログラムが必要な場合に、好適に、
Ｎ個の各閾値レベルに対し、それぞれ、ベリファイの結
果に応じて予め定められた条件を用いて追加プログラム
（ＳＴ１〜ＳＴ３）を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネルが形成さ
れる半導体と制御電極との間に積層された誘電体膜内に
電荷を注入して、３値以上のデータをメモリセルに書き
込む際にベリファイ工程を必要最小限に低減した不揮発
性半導体メモリ装置の書き込み方法に関する。また、本
発明は、上記書き込み方法を好適に実施できる構成を有
した不揮発性半導体メモリ装置に関する。

【０００２】

【従来の技術】電気的にプログラムし一括消去可能な不
揮発性メモリ（フラッシュＥＥＰＲＯＭ）の素子構造の
代表的なものとして、チャネルが形成される半導体基板
と制御ゲート電極との間の誘電体膜内に単一の導電層を
埋め込んで電気的にフローティング状態としたＦＧ型が
ある。

【０００３】図１１は、ＦＧ型メモリトランジスタの基
本構造を示す断面図である。チャネルが形成されるｐ型
半導体、たとえばｐ型半導体基板ＳＵＢの上に、二酸化
珪素からなるボトム誘電体膜ＢＴＭが形成され、その上
に、多結晶珪素からなるフローティングゲートＦＧが形
成されている。フローティングゲートＦＧ上に、ＯＮＯ
(Oxide-Nitride-Oxide) 膜からなるゲート間誘電体膜Ｉ
ＮＴが形成され、その上に、多結晶珪素からなるコント
ロールゲートＣＧが形成されている。これらの積層膜の
両側の半導体基板ＳＵＢ表面には、ｎ型半導体からなる
ソース・ドレイン領域Ｓ／Ｄが形成されている。

【０００４】ＦＧ型フラッシュメモリでは、たとえばチ
ャネル全面あるいはチャネル両側のソース・ドレイン不
純物領域Ｓ／ＤからＦＮトンネリングを利用して電荷を
フローティングゲートＦＧに注入したり、逆に、フロー
ティングゲートＦＧ内の電荷を基板側に引き抜くことを
基本動作とする。この電荷の有無、電荷量の相違によっ
てメモリトランジスタの閾値電圧が変化する。たとえば
電子注入によって書き込みがされる場合、電子注入によ
ってｎチャネル型メモリトランジスタの閾値電圧は消去
状態“１”から上昇して書き込み状態“０”に推移す
る。消去時には、フローティングゲートＦＧから電子を
引く抜くことによって閾値電圧が低下し、書き込み状態
“０”から消去状態“１”に戻される。また、読み出し
時には、この閾値電圧の違いに応じてメモリトランジス
タをオンまたはオフさせることで、記憶データをビット
線電位差に変換し、外部に出力する。

【０００５】ＦＧ型フラッシュメモリの書き込み動作サ
イクルにおいて、所望の範囲内に閾値電圧が変化したか
否かを確認する読み出しステップとして、書き込みベリ
ファイが行われる。

【０００６】ＦＧ型フラッシュメモリにおいて、３値以
上のデータを設定する多値化の方法として、下位の閾値
から上位に向かって１閾値ステップごとに書き込みとベ
リファイを繰り返し実行する逐次プログラム方法が一般
的である。

【０００７】図１２は、文献“A Selective Verify Sch
eme for Achieving a 5-MB/s Program Rate in 3-bit/c
ell Flash Memories, 2000 Symposium on VLSI Circuit
s Digest of Technical Papers, p166-167”に記載され
た逐次プログラム方法のシーケンスを示すフロー図であ
る。この図１２は、図１０（Ａ）に示す４つの閾値レベ
ルを設定する場合の逐次プログラム手順を示す。初めに
基準となる閾値レベル“００”を設定する。コントロー
ルゲート（ワード線ＷＬ）に印加する電圧はＶ１＜Ｖ２
＜Ｖ３の関係を満たす３種類の電圧である。消去状態の
閾値に最も近い最下位の書き込み状態“０１”の閾値設
定時には電圧Ｖ１を印加し、次の書き込み状態“１０”
の閾値設定時には電圧Ｖ２を印加し、最上位の書き込み
状態“１１”の閾値設定時には電圧Ｖ３を印加する。

【０００８】図１２に示すように、データロード（ＳＴ
０）の後、ステップＳＴ１１において“０１”のプログ
ラムを行い、ステップＳＴ１２において“０１”のベリ
ファイを行い、次のステップＳＴ１３において、ベリフ
ァイの結果により全ての最下位の閾値レベルが正しく設
定されたかを確認する。閾値レベルの設定が完了してい
る場合は次のステップに進むが、未完了の場合は追加プ
ログラム，ベリファイおよび確認を、当該閾値レベルの
設定が完了するまで何回でも繰り返す。以後のステップ
ＳＴ２１〜ＳＴ３３において、このプログラム，ベリフ
ァイおよび確認の工程を、閾値レベル“１０”，“１
１”のそれぞれに対し逐次実行する。

【０００９】

【発明が解決しようとする課題】この従来のＦＧ型の不
揮発性メモリ装置の多値書き込み方法では、プログラム
毎にベリファイ工程が必要となり、このため、行方向の
共通接続線（ワード線）および列方向の共通接続線（ビ
ット線等）を充放電する時間が繰り返し必要であった。
したがって、多値プログラムのサイクル時間が長く、こ
れが高速動作を阻害していた。また、共通接続線の充放
電による消費電力の増大も無視できない課題であった。

【００１０】とくに、ＦＧ型メモリトランジスタの閾値
分布の分散は、後述するように０．１５Ｖ前後と大き
く、ブロードな分布であるため、各閾値レベル間に十分
なマージンを確保しようとすると、１回のプログラムで
印加するパルスの時間を短くし、書き込む量を細かくす
る必要がある。このため、ステップＳＴｘ１〜ＳＴｘ３
（ｘ＝１，２，３）の繰り返し回数が増大し、トータル
のプログラムパルスの印加回数およびベリファイ回数は
極めて多くなるという不利益があった。

【００１１】一方、前記した文献には、電圧をＶ１から
Ｖ３に変化させる間にセンスアンプの接続を適宜スイッ
チングすることにより、閾値レベル“０１”，“１０”
および“１１”を連続してプログラムして、その後、各
閾値レベルを逐次ベリファイするプログラム方法が記載
されている。しかし、この方法を用いても、ＦＧ型メモ
リトランジスタ閾値分布がブロードであることから、１
回のプログラムで印加するパルスの時間を短くし、書き
込む量を細かくする必要があることに変わりない。した
がって、繰り返し回数が多く、ト−タルのプログラム回
数を極端に少なくできない。また、ベリファイ回数は低
減できない。以上の理由から、これらのプログラム方法
を用いる場合、多値プログラムサイクル時間の低減に限
界があり、さらなる高速化を図ることが困難であった。
とくに、４値以上の多値化では、ＦＧ型メモリトランジ
スタの閾値分布の収束性の悪さが、高速動作を益々困難
なものとし消費電力の増大を加速する致命的要因となっ
ていた。

【００１２】本発明の第１の目的は、ベリファイ回数が
少なく、ベリファイを含めた書き込みサイクル時間が短
く、また、消費電力が少ない不揮発性半導体メモリ装置
の書き込み方法を提供することにある。本発明の第２の
目的は、上記書き込み方法を好適に実施可能な構成の不
揮発性メモリ装置を提供することにある。

【００１３】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の第１の観点に係る不揮発性半導体メ
モリ装置の書き込み方法は、チャネルが形成される半導
体と制御電極との間に積層された誘電体膜内に電荷を注
入して、３値以上のデータをメモリセルに書き込む不揮
発性半導体メモリ装置の書き込み方法であって、上記書
き込み工程が、基準となる閾値レベルを設定するプログ
ラム工程と、上記電荷の注入によりさらにＮ（２以上の
自然数）個の閾値レベルを設定するプログラム工程と、
設定した閾値レベルのうちＭ（Ｎより小さい自然数）個
の閾値レベルをベリファイする工程とを含む。

【００１４】上記Ｍ個の閾値レベルをベリファイした結
果、追加プログラムが必要な場合に、好適に、Ｎ個の各
閾値レベルに対し、それぞれ、上記ベリファイの結果に
応じて予め定められた条件を用いて追加プログラムを行
う工程を更に含む。Ｍが１である場合、好適に、上記ベ
リファイの対象となる閾値レベルが最上位の閾値レベル
である。また、好適に、上記メモリセルが、その上記半
導体と制御電極との間に積層された複数の誘電体膜内
に、情報を捕獲電荷量として記憶するための離散準位を
含む。

【００１５】この不揮発性半導体メモリ装置の書き込み
方法では、消去状態から変化させる閾値レベル数Ｎより
少ないＭ個の閾値レベルに対しベリファイする。たとえ
ば、Ｍを１として、かつ、そのベリファイの対象となる
閾値レベルが最上位の閾値レベルであるとする。具体的
には、消去状態から変化させる複数の閾値レベルを逐
次、プログラムし、その後、最上位の閾値レベルのベリ
ファイを行う。このベリファイの結果、所定の閾値電圧
に達していない場合は、ベリファイ対象の閾値レベルを
含めて全ての書き込み対象の閾値レベルに対してそれぞ
れの閾値レベルに対応した条件で追加書き込みを行う。
その後、再度、ベリファイ対象の閾値レベルをベリファ
イする。ベリファイの結果、所定の閾値電圧に達してい
れば書き込みプログラムは終了する。所定の閾値電圧に
達していなければ、再度、全ての書き込み対象の閾値レ
ベルに対して追加書き込みを行う。このような書き込み
方法は、たとえばＭＯＮＯＳ型のようにメモリトランジ
スタが離散準位に電荷を保持する閾値電圧の分散の狭い
不揮発性半導体メモリトランジスタの場合に好適に実施
できる。ＭＯＮＯＳ型メモリトランジスタの閾値分布の
分散は、ＦＧ型のそれより１／４未満と小さいからであ
る。

【００１６】上記第２の目的を達成するために、本発明
の第２の観点に係る不揮発性半導体メモリ装置は、チャ
ネルが形成される半導体と制御電極との間に積層された
誘電体膜内に電荷を注入して、３値以上のデータをメモ
リセルに書き込む不揮発性半導体メモリ装置であって、
上記メモリセルを行列状に配置し、行方向および列方向
で結線したメモリセルアレイと、上記メモリセルの行方
向の共通接続線と列方向の共通接続線を駆動して、基準
となる閾値レベルを設定し、さらに上記電荷の注入によ
りＮ（２以上の自然数）個の閾値レベルを設定してプロ
グラムを行い、かつ、設定した閾値レベルのうちＭ（Ｎ
より小さい自然数）個の閾値レベルをベリファイする制
御回路とを有している。

【００１７】

【発明の実施の形態】図１は、本発明の実施の形態に係
る不揮発性メモリ装置の要部構成を示すブロック図であ
る。この不揮発性メモリ装置は、４Ｍｂｉｔのメモリセ
ルアレイＭＣＡと、ロウデコーダＲ−ＤＥＣを含むロウ
制御回路と、カラム制御回路ＣＣと、ロジックコントロ
ーラＬＣを含むアドレス制御回路と、図示しない電源回
路などを有する。これらロウ制御回路，カラム制御回路
およびアドレス制御回路が、本発明の“制御回路”に該
当する。

【００１８】メモリセルアレイＭＣＡは、１本のワード
線に２０４８ｂｉｔのメモリセルが接続され、ワード線
が約２ｋ本存在し、４Ｍｂｉｔの記憶容量を有してい
る。各メモリセルは、例えば１つのメモリトランジスタ
から構成される。メモリトランジスタ間のビット線およ
びワード線等の接続方式には種々あり、ＮＯＲ型、ＮＡ
ＮＤ型などに大別される。メモリセルの構成例は後述す
る。

【００１９】ロウデコーダＲ−ＤＥＣは、外部から入力
されたＸアドレスに基づいて２ｋ本のワード線の１本ま
たは複数本を選択して活性化する。

【００２０】カラム制御回路ＣＣは、Ｉ／Ｏピン数が８
本の場合を想定して構成されている。つまり、メモリセ
ルアレイＭＣＡの（２５６×２ｋ）ｂｉｔを１つの単位
として、カラムデコーダＣ−ＤＥＣ、１つのセンスアン
プＳＡ、および図示しない２５６ｂｉｔ分のデータ保持
回路（データラッチ）を付属する。これに応じて、図１
では、メモリセルアレイＭＣＡの（２５６×２ｋ）ｂｉ
ｔそれぞれを、左からＩ／Ｏ０，Ｉ／Ｏ１，Ｉ／Ｏ２，
Ｉ／Ｏ３，Ｉ／Ｏ４，Ｉ／Ｏ５，Ｉ／Ｏ６，Ｉ／Ｏ７と
表記する。各カラムデコーダＣ−ＤＥＣは、入力された
Ｙアドレスに基づいて約２５６本のビット線の１本を選
択し所定の電圧を印加する。書き込み時における、この
電圧としては、カラム制御回ＣＣ内の図示しないデータ
ラッチに格納されたライトデータに応じて決められる。
消去時および読み出し時には、所定の電圧が予め決めら
れている。センスアンプＳ／Ａは２５６ｂｉｔに１つ設
けられており、カラムデコーダＣ−ＤＥＣが選択したビ
ット線に適宜接続され、選択メモリセルに対するビット
線電位差を増幅する。増幅後のデータは、再びデータラ
ッチに格納され、データバッファＤ−ＢＵＦを経て、リ
ードデータとして出力される。

【００２１】図２には、メモリセルアレイＭＣＡの（２
５６×２ｋ）ｂｉｔ部分の回路図を示す。メモリセルア
レイＭＣＡの接続方式に限定はないが、ここでは、分離
ソース線ＮＯＲ型が採用されている。すなわち、行列状
に配置したメモリセルＭＣを構成するメモリトランジス
タのうち、同一列のメモリトランジスタのソースがソー
ス線ＳＬ１，ＳＬ２，…に接続され、同一列のメモリト
ランジスタのドレインがビット線ＢＬ１，ＢＬ２，…に
接続されている。また、同一行のメモリトランジスタの
ゲートがワード線ＷＬ１，ＷＬ２，…に接続されてい
る。

【００２２】メモリセルＭＣを構成するＭＯＮＯＳ型メ
モリトランジスタの基本構造を、図３の概略断面図に示
す。チャネルが形成されるｐ型半導体、たとえばｐ型半
導体基板，ｐ型ウエルまたはｐ型ＳＯＩ(Silicon On In
sulator)層（以下、単に基板ＳＵＢという）の上に、ボ
トム誘電体膜ＢＴＭが形成されている。ボトム誘電体膜
ＢＴＭは、たとえば二酸化珪素, 酸化窒化珪素、トラッ
プの少ない窒化珪素またはそれらの積層体からなる。ボ
トム誘電体膜ＢＴＭ上に電荷蓄積膜ＣＨＳが形成されて
いる。電荷蓄積膜ＣＨＳは、ボトム誘電体膜ＢＴＭより
電荷捕獲準位（電荷トラップ）が十分多い誘電体、たと
えば窒化珪素などの窒化物からなる。電荷蓄積膜ＣＨＳ
上に、たとえば二酸化珪素などからなるトップ誘電膜Ｔ
ＯＰが形成されている。電荷蓄積膜ＣＨＳが窒化珪素ま
たは酸化窒化珪素からなりトップ誘電膜ＴＯＰが二酸化
珪素からなる場合は、その両者の界面付近に電荷蓄積を
主に担う深い電荷トラップが形成される。これら３層の
膜により、ゲート誘電体膜ＧＤが構成されている。ゲー
ト誘電体膜ＧＤ上に、多結晶珪素からなりワード線とし
て機能するゲート電極ＧＥが形成されている。

【００２３】これらの積層膜の両側の半導体基板ＳＵＢ
表面には、ｎ型半導体からなるソース・ドレイン領域Ｓ
／Ｄが形成されている。ソース・ドレイン領域Ｓ／Ｄ自
身をソース線またはビット線としてもよい。あるいは、
ソース線およびビット線は、このソース・ドレイン領域
Ｓ／Ｄと、上層の配線層とにより階層化した構造として
もよい。

【００２４】このようなＭＯＮＯＳ型メモリトランジス
タは、閾値電圧分布の収束性が極めて良好である。図４
は、ＭＯＮＯＳ型不揮発性メモリ装置において、プログ
ラミング時間と閾値電圧変化との関係を示すグラフであ
る。このグラフは、４ＭｂｉｔのメモリセルアレイＭＣ
Ａ内の全てのメモリセルＭＣについて、その閾値電圧の
平均値をプログラミング時間ごとにプロットしたもので
ある。また、各プログラム時間における、閾値電圧分布
を図５（Ａ）〜図７（Ｃ）に示す。こららの図において
横軸は閾値電圧Ｖｔｈを表し、縦軸は４Ｍｂｉｔのメモ
リセルアレイＭＣＡ内のビット数を表す。これらの図か
ら、書き込み状態の閾値電圧Ｖｔｈｗの分散σの平均値
は、約０．０３８Ｖと極めて小さいことが分かる。これ
は、電荷蓄積手段が離散準位からなるためであり、ＭＯ
ＮＯＳ型の大きな特長である。この特長はＭＮＯＳ型で
も同じと考えられる。

【００２５】消去状態の閾値電圧Ｖｔｈｅの分散σの平
均値も同様に調べた。また、文献に記載されたＦＧ型メ
モリトランジスタの閾値電圧分布の分散値を拾った。こ
れらの結果を、図８の表にまとめた。図８から分かるよ
うに、ＭＯＮＯＳ型メモリトランジスタの閾値電圧の分
散σは、ＦＧ型の１／４未満であり、ＭＯＮＯＳ型メモ
リトランジスタの閾値電圧の収束性の良さを実証するこ
とができた。

【００２６】本発明では、このＭＯＮＯＳ型メモリトラ
ンジスタの特長を生かし、多値メモの書き込みサイクル
時間を低減する。すなわち、消去状態の閾値電圧を基準
となる電圧とし、その電圧から変化させる閾値レベルの
全てに対してベリファイを行うことはしないで、その幾
つかの閾値レベルのみベリファイにより確認する。言い
換えると、消去状態から変化させる閾値レベル数をＮ
（２以上の自然数）、ベリファイ対象の閾値レベル数を
Ｍ（自然数）とすると、Ｍ＜Ｎが成り立つ書き込みシー
ケンスとする。以下、Ｍが１で、かつ、ベリファイ対象
の閾値レベルが最上位の場合を詳細に説明する。前記し
たように閾値電圧分布の収束性が良いＭＯＮＯＳ型では
閾値レベルを１つ確認すれば他の閾値レベルの推定は精
度よく行うことができ、また、最上位の閾値レベルから
の内挿による他の閾値レベルの推定が最も精度よくなる
からである。このようなベリファイ対象の閾値レベルを
限定し他の閾値レベルを確認しないことは、閾値電圧分
布が揃ったＭＯＮＯＳ型などの離散化された電荷捕獲準
位を有した不揮発性メモリ装置との組合せによって容易
に実現でき、従来のＦＧ型では容易ではない。

【００２７】図９は、本実施形態に係るプログラム手順
を示すフロー図である。このプログラムでは、基準とな
る電圧（“００”データ）を設定した後、まず、ステッ
プＳＴ０において、データロードを行う。すなわち、各
ビット線ＢＬ１，ＢＬ２，…に接続されたデータラッチ
Ｄ−ＬＡＴに書き込みデータを格納する。このとき、書
き込まれるビット数と同じだけのデータが格納される。
すなわち、ここでは約２ｋｂｉｔ分のデータがデータラ
ッチＤ−ＬＡＴに格納される。

【００２８】つぎに、ステップＳＴ１〜ＳＴ３におい
て、３つの閾値電圧のページプログラムを逐次行う。ペ
ージプログラムは３回行われ、それぞれのプログラム
は、１本のワード線に接続された２０４８ｂｉｔのメモ
リセルＭＣ群から必要なセルを選択して実行される。こ
の３回のプログラムでは、図１０（Ａ）に示す電圧Ｖ
１，Ｖ２，Ｖ３が順次ワード線に印加され、図１０
（Ｂ）に示す電圧０Ｖまたは４Ｖがビット線とソース線
に印加される。

【００２９】具体的には、まず、ステップＳＴ１におい
て、データラッチＤ−ＬＡＴに格納されたデータに基づ
いて、消去状態の“００”データのままとしておくべき
メモリセルが接続されたビット線およびソース線に書き
込み禁止電圧、たとえば４Ｖを印加する。この書き込み
禁止電圧はプログラム期間中は維持される。つぎに、ロ
ウデコーダＲ−ＤＥＣがワード線ＷＬ１，ＷＬ２，…の
何れか１本を選択し、そのワード線に電圧Ｖ１のプログ
ラムパルスを印加する。すると、書き込み禁止の“０
０”セルを除く全てのメモリセルにおいて、たとえばチ
ャネル全面から電子が注入され、それらの閾値電圧が上
昇する。これによって、ページ内で“００”セルを除く
他の全てのメモリセルに“０１”データがプログラムさ
れる。

【００３０】ステップＳＴ２において、データラッチＤ
−ＬＡＴに格納されたデータに基づいて、“００”セル
と同じように、“０１”データのままとしておくべきメ
モリセルが接続されたビット線およびソース線の電圧を
０Ｖから書き込み禁止電圧、たとえば４Ｖに変化させ
る。この書き込み禁止電圧はプログラム期間中は維持さ
れる。他のビット線，ソース線は０Ｖを維持する。そし
て、上記選択されたワード線電圧に電圧Ｖ２のプログラ
ムパルスを印加する。すると、書き込み禁止の“０
０”，“０１”セルを除く全てのメモリセルにおいて、
たとえばチャネル全面から電子が注入され、それらの閾
値電圧が更に上昇する。これによって、ページ内で“０
０”“０１”データに加え“１０”データまでのプログ
ラムが完了する。

【００３１】ステップＳＴ３において、データラッチＤ
−ＬＡＴに格納されたデータに基づいて、“００”，
“０１”セルと同じように、“１０”データのままとし
ておくべきメモリセルが接続されたビット線およびソー
ス線の電圧を０Ｖから書き込み禁止電圧、たとえば４Ｖ
に変化させる。この書き込み禁止電圧はプログラム期間
中は維持される。他のビット線，ソース線は０Ｖを維持
する。そして、上記選択されたワード線電圧に電圧Ｖ３
のプログラムパルスを印加する。すると、書き込み禁止
の“００”，“０１”，“１０”セルを除く全てのメモ
リセルにおいて、たとえばチャネル全面から電子が注入
され、それらの閾値電圧が更に上昇する。これによっ
て、ページ内で“００”，“０１”，“１０”データに
加え“１１”データがプログラムされ１回目のプログラ
ムが完了する。

【００３２】ステップＳＴ４では、書き込みが適正に行
われたか否かを確認する書き込みベリファイを実行す
る。この書き込みベリファイは、データラッチＤ−ＬＡ
Ｔに格納されたデータに基づいて“１１”セルに対し実
行される。このベリファイは、ワード線ごとに１個また
は所定数個のメモリセルで行う。あるいは、メモリセル
アレイＭＣＡとは別に設けられた参照セルに対して行
う。この後者の場合、参照セルは各行ごとにメモリセル
ＭＣとワード線を共通にして設けられ、この参照セルに
対し、メモリセルアレイＭＣＡのプログラムと同時に
“１１”データが予め記憶されている。以下の説明で
は、メモリセルアレイＭＣＡの（２５６×２ｋ）ｂｉｔ
部分Ｉ／Ｏｘ（ｘ＝０〜７）のそれぞれに１個の“１
１”セルをベリファイする場合を例示する。

【００３３】メモリセルアレイＭＣＡの（２５６×２
ｋ）ｂｉｔ部分Ｉ／Ｏｘ（ｘ＝０〜７）内それぞれで
“１１”セルが選択され、そのビット線とソース線にセ
ンスアンプＳ／Ａが接続される。また、そのビット線と
ソース線との間に電圧１．５Ｖが印加され、その後、ビ
ット線電位はフローティングとなる。選択行のワード線
電圧に２Ｖが印加された後、“１１”セルに接続された
センスアンプが活性化される。これにより、この“１
１”セルの記憶データがビット線の電位差に変換されて
読み出される。

【００３４】ステップＳＴ５では、全ての“１１”セル
でプログラムが適正に行われたか否かを調べる。その結
果、適正な書き込みが全ての“１１”セルで完了したと
判断された場合は、そのベリファイ結果が、読み出しを
行ったビット線に接続されたデータラッチに格納され
る。一方、適正な書き込みが終了していない“１１”セ
ルがある場合、そのセルを含むＩ／Ｏｘに対し、ステッ
プＳＴ５で適正な書き込み終了と判断されるまで、追加
プログラム（ステップＳＴ１〜ＳＴ３），ベリファイ
（ステップＳＴ４）および判断（ステップＳＴ５）を繰
り返す。

【００３５】具体的には、複数の“１１”セルのうち追
加プログラムが必要なセルをベリファイ結果に応じて選
択し、選択された“１１”セルに対し、リファレンスと
するセルを基準に所定の閾値シフト量が得られるような
条件で追加プログラムを実施する。ここで、ベリファイ
結果に応じた追加プログラム条件に関し、追加プログラ
ムを既定値の１種類の短時間パルスの印加で行うことと
し、たとえば、“０１”レベルに対しては１回、“１
０”レベルには２回、“１１”レベルには３回とそのパ
ルスの印加回数を決めておく。これにより１回のベリフ
ァイの結果に応じて、次の追加プログラム条件が定ま
る。そして、ほとんどの場合、追加プログラムは１回で
済ませることが出来る。

【００３６】本実施形態では、このような書き込み手順
によって、たとえば、“０１”プログラム時には、“０
１”、“１０”、“１１”を書き込むべき各セルにパル
スを印加し、“１０”プログラム時には、“１０”、
“１１”を書き込むべき各セルにパルスを印加し、“１
１”プログラム時には、“１１”を書き込むべきセルに
のみパルスを印加するという方法を採用することが出来
る。この場合、従来方法に比較してパルス印加積算時間
とベリファイ回数とともに１／２となる。また、ベリフ
ァイに関する消費電力が数桁、低減する。

【００３７】なお、本実施形態では種々の変更が可能で
ある。メモリセルアレイの各ビット線ごとにセンスアン
プが設けられ、ベリファイ動作を一括して行うビット毎
ベリファイを想定した構成の不揮発性メモリ装置に対し
ても本発明の適用が可能である。ただし、本発明の書き
込み方法では、センスアンプをビット線ごとに設ける利
点がなく、むしろエリアペナルティを被るため、上記実
施形態のように複数のビット線ごとにセンスアンプを設
ける構成が、より望ましい。また、プログラム時のワー
ド線電圧を一定として、ビット線やソース線の電圧を多
値化する方法でも本発明の適用が可能である。この場
合、図９のステップＳＴ１〜ＳＴ３は一括して行なわ
れ、プログラム時間の低減が可能となる。

【００３８】メモリトランジスタは、ＭＯＮＯＳ型に限
定されず、ＭＮＯＳ型などでもよい。書き込み，消去方
法は、チャネル全面ＦＮトンネリング注入に限らず、直
接トンネリング注入、チャネルホット電荷注入、ソース
サイド・ホット電荷注入、バンド−バンド間トンネリン
グに起因したホット電荷注入など、種々の書き込み／消
去方法が適用できる。電荷蓄積手段が離散化されている
ので、その分布領域の両側に独立に多値データを記憶す
ることもできる。とくに、ＭＯＮＯＳ型など離散準位を
利用した不揮発性メモリ装置では、閾値電圧分布幅が狭
いためベリファイ回数を減らした多値化がＦＧ型より容
易であり、ビットコストの低減が容易である。

【００３９】

【発明の効果】本発明に係る不揮発性半導体メモリ装置
およびその書き込み方法によれば、従来のＦＧ型と比較
すると、検証読み出し（ベリファイ）が少ない分だけベ
リファイを含む書き込みサイクルの時間が短い。また、
書き込み時に消費する電力が削減された。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る不揮発性メモリ装置
の要部構成を示すブロック図である。

【図２】本発明の実施の形態に係るメモリセルアレイの
（２５６×２ｋ）ｂｉｔ部分の回路図を含むブロック図
である。

【図３】本発明の実施の形態に係るＭＯＮＯＳ型メモリ
トランジスタの基本構造を示す概略断面図である。

【図４】本発明の実施の形態に係る４ＭｂｉｔのＭＯＮ
ＯＳ型メモリセルアレイにおいて、プログラミング時間
と閾値電圧変化との関係を示すグラフである。

【図５】（Ａ）および（Ｂ）は、本発明の実施の形態に
係る４ＭｂｉｔのＭＯＮＯＳ型メモリセルアレイにおい
て、プログラム時間０ｓと２μｓでの閾値電圧分布を示
す図である。

【図６】（Ａ），（Ｂ）および（Ｃ）は、本発明の実施
の形態に係る４ＭｂｉｔのＭＯＮＯＳ型メモリセルアレ
イにおいて、それぞれプログラム時間１０μｓ，１００
μｓおよび１ｍｓでの閾値電圧分布を示す図である。

【図７】（Ａ），（Ｂ）および（Ｃ）は、本発明の実施
の形態に係る４ＭｂｉｔのＭＯＮＯＳ型メモリセルアレ
イにおいて、それぞれプログラム時間１０ｍｓ，１００
ｍｓおよび１ｓでの閾値電圧分布を示す図である。

【図８】本発明の実施の形態に係る４ＭｂｉｔのＭＯＮ
ＯＳ型メモリセルアレイにおける、書き込み状態と消去
状態の閾値電圧の分散を、文献に記載されたＦＧ型メモ
リトランジスタのそれと比較した表である。

【図９】本発明の実施の形態に係るプログラム手順を示
すフロー図である。

【図１０】（Ａ）は、本発明の実施の形態に係る多値プ
ログラムの閾値分布とワード線印加電圧との関係を示す
図である。（Ｂ）は、本発明の実施の形態に係る多値プ
ログラム時のビット線およびソース線電圧の具体例をま
とめた表である。

【図１１】従来のＦＧ型メモリトランジスタの基本構造
を示す概略断面図である。

【図１２】従来のプログラム手順の典型例を示すフロー
図である。

【符号の説明】

ＳＵＢ…基板（チャネルが形成される半導体）、ＢＴＭ
…ボトム誘電体膜、ＣＨＳ…電荷蓄積膜、ＴＯＰ…トッ
プ誘電膜、ＧＥ…ゲート電極（制御電極）、Ｓ／Ｄ…ソ
ース・ドレイン領域、ＭＣＡ…メモリセルアレイ、ＭＣ
…メモリセル、ＢＬ１等…ビット線、ＳＬ１等…ソース
線、ＷＬ１等…ワード線、ＣＣ…カラム制御回路（制御
回路の一部）、ＳＡ…センスアンプ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AA07 AB01 AB03 AC01 AD04 AD05 AE05 AE06 5F083 EP18 EP23 EP44 EP77 ER03 ER06 ER09 ER14 ER19 ER21 GA05 HA02 JA04 JA32 KA06 KA12 ZA20 ZA21 5F101 BA46 BB05 BC02 BC11 BD02 BE02 BE05 BE07 BH26

Claims

【特許請求の範囲】

【請求項１】チャネルが形成される半導体と制御電極と
の間に積層された誘電体膜内に電荷を注入して、３値以
上のデータをメモリセルに書き込む不揮発性半導体メモ
リ装置の書き込み方法であって、上記書き込み工程が、基準となる閾値レベルを設定するプログラム工程と、上記電荷の注入によりさらにＮ（２以上の自然数）個の
閾値レベルを設定するプログラム工程と、設定した閾値レベルのうちＭ（Ｎより小さい自然数）個
の閾値レベルをベリファイする工程とを含む不揮発性半
導体メモリ装置の書き込み方法。
【請求項２】上記Ｍ個の閾値レベルをベリファイした結
果、追加プログラムが必要な場合に、Ｎ個の各閾値レベ
ルに対し、それぞれ、上記ベリファイの結果に応じて予
め定められた条件を用いて追加プログラムを行う工程を
更に含む請求項１記載の不揮発性半導体メモリ装置の書
き込み方法。
【請求項３】Ｍが１である請求項１記載の不揮発性半導
体メモリ装置の書き込み方法。
【請求項４】上記ベリファイの対象となる閾値レベルが
最上位の閾値レベルである請求項３記載の不揮発性半導
体メモリ装置の書き込み方法。
【請求項５】上記メモリセルが、その上記半導体と制御
電極との間に積層された複数の誘電体膜内に、情報を捕
獲電荷量として記憶するための離散準位を含む請求項１
記載の不揮発性半導体メモリ装置の書き込み方法。
【請求項６】チャネルが形成される半導体と制御電極と
の間に積層された誘電体膜内に電荷を注入して、３値以
上のデータをメモリセルに書き込む不揮発性半導体メモ
リ装置であって、上記メモリセルを行列状に配置し、行方向および列方向
で結線したメモリセルアレイと、上記メモリセルの行方向の共通接続線と列方向の共通接
続線を駆動して、基準となる閾値レベルを設定し、さら
に上記電荷の注入によりＮ（２以上の自然数）個の閾値
レベルを設定してプログラムを行い、かつ、設定した閾
値レベルのうちＭ（Ｎより小さい自然数）個の閾値レベ
ルをベリファイする制御回路とを有した不揮発性半導体
メモリ装置。
【請求項７】上記メモリセルが、その上記半導体と制御
電極との間に積層された複数の誘電体膜内に、情報を捕
獲電荷量として記憶するための離散準位を含む請求項６
記載の不揮発性半導体メモリ装置。