JPH10214492A - 多値メモリ - Google Patents

Abstract

(57)【要約】 【課題】 書き込みベリファイ時間を短くすることので
きる多値メモリの提供。 【解決手段】 少なくとも消去状態と第１の書き込み状
態と第２の書き込み状態とを持ち電気的に書き込み可能
なメモリセル（Ｍ）、および前記メモリセル（Ｍ）に書
き込み電圧を印加し所定の書き込みを行う書き込み動作
と、前記書き込み動作後に前記メモリセル（Ｍ）が前記
第１の書き込み状態に達したか否かを確認する第１の書
き込み確認動作、あるいは、前記書き込み動作後に前記
メモリセル（Ｍ）が前記第２の書き込み状態に達したか
否かを確認する第２の書き込み確認動作とを繰り返しな
がらデータ書き込みを行う書き込み回路（２、３、６、
７、９）を備え、データ書き込み当初の第１の期間は、
前記第２の書き込み確認動作を省略して前記書き込み動
作と前記第１の書き込み確認動作を繰り返し、前記第１
の期間の後の第２の期間は、前記書き込み動作と前記第
１の書き込み確認動作と前記第２の書き込み確認動作を
繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多値メモリに係わ
り、特に多値フラッシュメモリ、多値ＥＥＰＲＯＭ、多
値ＥＰＲＯＭなどの多値記憶を行う半導体記憶装置に関
する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルの１つとし
て、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲ
ートが積層形成されたＭＯＳＦＥＴ構造を有するものが
知られている。通常、浮遊ゲートに蓄えられた電荷量に
よって、データ“０”または“１”を記憶し１つのセル
に１ビットのデータを記憶する。これに対してより高密
度なＥＥＰＲＯＭを実現させるため、１つのセルに多ビ
ット分のデータを記憶させる多値記憶方式も知られてい
る。例えば４値記憶方式では、データ“０”、“１”、
“２”、“３”を１つのセルに記憶させるため、データ
に対応した４つの電荷量を浮遊ゲートに蓄える。

【０００３】４値方式を例にデータの記憶状態の一例を
説明する。浮遊ゲートの電荷量が０の状態を中性状態と
し、中性状態より正の電荷を蓄えた状態を消去状態とす
る。また、消去状態をデータ“０”に対応させる。例え
ば、基板に高電圧（〜２０Ｖ）を印加し、制御ゲートを
０Ｖとして消去は行われる。中性状態より負の電荷を蓄
えた状態をデータ“１”の状態とする。データ“２”の
状態も中性状態より負の電荷を蓄えた状態であるが、負
の電荷量がデータ“１”の状態の負の電荷量より多くさ
れる。データ“３”の状態はさらに負の電荷量が多くさ
れる。例えば、書き込み動作中、基板、ソース、ドレイ
ンを０Ｖ、制御ゲートを高電圧（〜２０Ｖ）として、負
の電荷を浮遊ゲートに蓄え、データ“１”、“２”、
“３”を書き込む。また、書き込み動作中、基板を０
Ｖ、ソース、ドレインを１０Ｖ、制御ゲートを高電圧
（〜２０Ｖ）として、浮遊ゲート中の電荷を保持し、デ
ータ“０”をメモリセルに記憶する。これによって、メ
モリセルトランジスタにおけるしきい値レベルの互いに
異なった、４つの書き込み状態（“０”、“１”、
“２”、“３”）がメモリセルの中に実現される。

【０００４】多値記憶ＥＥＰＲＯＭの１つとして、複数
のバイト分のデータを一括してメモリセルに多値レベル
データとして書き込むものが知られている（例えば、特
開平７−９３９７９号公報）。一括して書き込むのは、
書き込み時間を短縮するためであり、個々のメモリセル
に多値データを書き込むための制御データを記憶する複
数のデータ記憶回路を備えている。また、書き込み状態
を精度よく制御するため、例えば、書き込み動作後にメ
モリセルの書き込み状態を検出し（書き込みベリファ
イ）、書き込み不十分なメモリセルがあれば、そのメモ
リセルのみに書き込みを促進するような書き込み電圧が
印加されるよう、データ記憶回路の制御データは変換さ
れる。変換された制御データを用いて、再度書き込み動
作が行われ、全ての選択されたメモリセルが十分書き込
まれるまで、書き込み動作と書き込みベリファイ動作が
続けられる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の多値記憶ＥＥＰＲＯＭにおいては、実際
に浮遊ゲートに電荷を蓄積するために要する時間に加
え、書き込みベリファイ動作を行っているため、書き込
みに要するトータルの時間が冗長になる、という問題が
あった。特に、“１”書き込み状態にメモリセルが達し
たか否かを検出し、その後“２”書き込み状態にメモリ
セルが達したか否かを検出し、というように、それぞれ
の書き込み状態にメモリセルが達したか否かを別々に検
出する場合、毎回、全ての書き込み状態を検出すると書
き込み時間が著しく長くなってしまう。然るに、メモリ
セルがそれぞれの書き込み状態に達する時間には差があ
り、つまり、“１”、“２”、“３”の順に書き込みさ
れていくので、最も書き込みし易いメモリセルが“１”
状態に達するころは、まだ“２”や“３”の状態にはメ
モリセルは達しておらず、ここで“２”や“３”の状態
に達したか否かを検出するのは全くの無駄である。即
ち、こうした書き込みベリファイ動作においては、書き
込み初期に不必要なベリファイ読み出しが実行されてい
ることになり、これが書き込み時間の長時間化を招いて
いた。

【０００６】また、書き込みベリファイを行い制御デー
タの変換を行うため、１つのデータ記憶回路は複数のセ
ンス回路を持つ。ある特定の書き込み状態を検出する際
に複数のセンス回路で同時に検出すると、あるセンス回
路は書き込み十分と検出し、またあるセンス回路は書き
込み不十分と検出することがある。これは、センス回路
を構成するトランジスタの性能のばらつきなどにより、
センス感度差があるためである。このため、制御データ
の変換を正常に行えない場合がある、という問題があっ
た。

【０００７】以上のように、多値記憶方式は高密度化の
ための有効な手段であるが、メモリセルがそれぞれの書
き込み状態に達する時間に差があるので、不必要なベリ
ファイ読み出しが実行されると書き込み時間が冗長にな
り、結果的に書き込みベリファイのため書き込み時間が
長くなるという問題があった。また、１つのメモリセル
の書き込み状態を複数のセンス回路で同時に検出する
と、センス感度ばらつきにより結果が異なることがあ
り、ひいては信頼性が損なわれるという問題があった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、書き込みベリファイ時
間を短くすることのできる多値メモリを提供することに
ある。さらに、本発明の他の目的は、安定した書き込み
ベリファイ結果が得られる信頼性の高い多値メモリを提
供することにある。

【０００９】

【課題を解決するための手段】本願第１の発明では、上
記課題を解決するために、次のような構成を採用してい
る。即ち、本発明における多値メモリは、少なくとも消
去状態と第１の書き込み状態と第２の書き込み状態とを
持ち電気的に書き込み可能なメモリセル、および前記メ
モリセルに書き込み電圧を印加し所定の書き込みを行う
書き込み動作と、前記書き込み動作後に前記メモリセル
が前記第１の書き込み状態に達したか否かを確認する第
１の書き込み確認動作、あるいは、前記書き込み動作後
に前記メモリセルが前記第２の書き込み状態に達したか
否かを確認する第２の書き込み確認動作とを繰り返しな
がらデータ書き込みを行う書き込み回路を備えた多値メ
モリであって、前記書き込み回路は、データ書き込み当
初の第１の期間は、前記第２の書き込み確認動作を省略
して前記書き込み動作と前記第１の書き込み確認動作を
繰り返し、前記第１の期間の後の第２の期間は、前記書
き込み動作と前記第１の書き込み確認動作と前記第２の
書き込み確認動作を繰り返すことを特徴とする。

【００１０】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記書き込み回路は、前記第２の期間の後の第３
の期間は、前記第１の書き込み確認動作を省略して前記
書き込み動作と前記第２の書き込み確認動作を繰り返
す。 （２）前記書き込み回路は、前記メモリセルが所定の前
記第１の書き込み状態あるいは第２の書き込み状態に達
したと確認すると、前記メモリセルに印加する書き込み
電圧を変更する。

【００１１】また、本発明における多値メモリは、少な
くとも消去状態と第１の書き込み状態と第２の書き込み
状態とを持ち電気的に書き込み可能な複数のメモリセ
ル、および前記複数のメモリセルに書き込み電圧を印加
し所定の書き込みを行う書き込み動作と、前記書き込み
動作後に前記複数のメモリセルのうち第１の書き込み状
態となるべきメモリセルが前記第１の書き込み状態に達
したか否かを確認する第１の書き込み確認動作、あるい
は、前記書き込み動作後に前記複数のメモリセルのうち
第２の書き込み状態となるべきメモリセルが前記第２の
書き込み状態に達したか否かを確認する第２の書き込み
確認動作とを繰り返しながらデータ書き込みを行う書き
込み回路を備えた多値メモリであって、前記書き込み回
路は、データ書き込み当初の第１の期間は、前記第２の
書き込み確認動作を省略して前記書き込み動作と前記第
１の書き込み確認動作を繰り返し、前記第１の期間の後
の第２の期間は、前記書き込み動作と前記第１の書き込
み確認動作と前記第２の書き込み確認動作を繰り返すこ
とを特徴とする。

【００１２】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記書き込み回路は、前記第２の期間の後の第３
の期間は、前記第１の書き込み確認動作を省略して前記
書き込み動作と前記第２の書き込み確認動作を繰り返
す。 （２）前記書き込み回路は、前記第１の書き込み状態と
なるべきメモリセルが前記第１の書き込み状態に達した
と確認すると、前記第１の書き込み状態となるべきメモ
リセルに印加する書き込み電圧を変更し、前記第２の書
き込み状態となるべきメモリセルが前記第２の書き込み
状態に達したと確認すると、前記第２の書き込み状態と
なるべきメモリセルに印加する書き込み電圧を変更す
る。 （３）前記第１の期間は予め決められている。 （４）前記書き込み回路は、前記第１の書き込み状態と
なるべきメモリセルの全てが前記第１の書き込み状態に
達したと確認すると、前記第１の書き込み確認動作を省
略して前記書き込み動作と前記第２の書き込み確認動作
を繰り返す。 （５）前記書き込み回路は、前記第１の書き込み状態と
なるべきメモリセルの全てが前記第１の書き込み状態に
達したか否かを一括して検出する。 （６）前記書き込み回路は、前記第２の書き込み状態と
なるべきメモリセルの全てが前記第２の書き込み状態に
達したか否かを一括して検出する。 （７）前記第１の書き込み状態となるべきメモリセルに
印加される書き込み電圧と前記第２の書き込み状態とな
るべきメモリセルに印加される書き込み電圧が等しい。 （８）前記書き込み回路は、書き込みが行われたメモリ
セルの全てが所定の書き込み状態に達したことを確認し
て前記書き込み動作を終了する。 （９）前記書き込み回路は、書き込みが行われたメモリ
セルの全てが所定の書き込み状態に達したことを一括し
て検出する。

【００１３】本願第１の発明に係わる多値メモリは、書
き込み後に行われる書き込みベリファイが必要な書き込
み状態にのみ注目して書き込みベリファイを行う。メモ
リセルがそれぞれの書き込み状態に達する時間に差があ
るので、これを考慮して必要なベリファイ読み出しのみ
を実行する。これによって、冗長な書き込みベリファイ
時間を省略し、高速に書き込み可能な多値メモリを実現
することができる。

【００１４】さらに本願第２の発明では、上記課題を解
決するために、次のような構成を採用している。即ち、
本発明における多値メモリは、各々がｎ値（ｎ≧３）の
データを記憶可能な複数の不揮発性メモリセルから構成
されるメモリセルアレイ、および前記メモリセルアレイ
中の選択されたメモリセルに書き込み動作中に印加され
る書き込み制御電圧を決める制御データを記憶するデー
タ記憶回路を具備し、前記データ記憶回路は、前記デー
タ記憶回路に記憶されている前記制御データに基づいて
選択されたメモリセルに前記書き込み制御電圧を印加
し、第１の制御データを記憶している前記データ記憶回
路は、選択されたメモリセルの書き込み状態が第１の状
態に達したか否かを検出し、達している場合に制御デー
タを第２の制御データに変更し、前記第２の制御データ
を記憶している前記データ記憶回路は、選択されたメモ
リセルの書き込み状態が第２の状態に達したか否かを検
出し、達している場合に制御データを第３の制御データ
に変更することを特徴とする。

【００１５】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記第１の状態は第１のしきい値レベルを有し、
前記第２の状態は前記第１のしきい値レベルよりも低い
第２のしきい値レベルを有する。 （２）前記データ記憶回路は、第１のサブデータ回路と
第２のサブデータ回路から構成され、第１のサブデータ
回路に第１の論理レベルのサブデータを記憶し第２のサ
ブデータ回路に前記第１の論理レベルのサブデータを記
憶して、前記第１の制御データを記憶し、第１のサブデ
ータ回路に前記第１の論理レベルのサブデータを記憶し
第２のサブデータ回路に第２の論理レベルのサブデータ
を記憶して、前記第２の制御データを記憶し、第１のサ
ブデータ回路に前記第２の論理レベルのサブデータを記
憶し第２のサブデータ回路に前記第２の論理レベルのサ
ブデータを記憶して、前記第３の制御データを記憶す
る。 （３）前記データ記憶回路は、選択されたメモリセルの
書き込み状態が前記第１の状態に達したか否かを、第１
および第２のサブデータ回路の一方で検出し、選択され
たメモリセルの書き込み状態が前記第２の状態に達した
か否かを、第１および第２のサブデータ回路の他方で検
出する。 （４）さらに、全ての前記データ記憶回路を構成する第
１および第２のサブデータ回路に記憶されている全ての
サブデータが前記第２の論理レベルであるか否かを一括
して検出する回路を具備する。 （５）前記メモリセルは４値記憶可能であって、前記第
１および第２のサブデータ回路はそれぞれ１つのフリッ
プフロップ回路を含む。 （６）前記メモリセルは３値記憶可能であって、前記第
１および第２のサブデータ回路はそれぞれ１つのフリッ
プフロップ回路を含む。

【００１６】本願第２の発明に係わる多値メモリは、書
き込み後に行われる書き込みベリファイ時に、ある書き
込み状態を検出するのに１つのサブデータ回路のみでセ
ンス動作を行う。これによって、書き込みベリファイ結
果が安定し、信頼性の高い多値メモリを実現することが
できる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の多値メモリ、具
体的には多値記憶式ＮＡＮＤフラッシュメモリの概略構
成を示すブロック図である。

【００１８】メモリセルアレイ１は、電気的にデータの
書き換えが可能な複数のメモリセルがマトリクス状に配
置されて形成される。このメモリセルアレイ１は、各メ
モリセルが行毎に接続される複数のビット線と、各メモ
リセルが列毎に接続される複数のワード線とを含み、メ
モリセルアレイ１に対して、ビット線を制御するための
ビット線制御回路２とワード線制御回路６が設けられ
る。

【００１９】ビット線制御回路２は、ビット線を介して
メモリセルアレイ１中のメモリセルのデータを読み出し
たり、ビット線を介してメモリセルアレイ１中のメモリ
セルの状態を検出したり、ビット線を介してメモリセル
アレイ１中のメモリセルに書き込み制御電圧を印加して
メモリセルに書き込みを行う。ビット線制御回路２は、
複数のデータ記憶回路を含み、カラムデコーダ３によっ
て選択されたデータ記憶回路から読み出されたメモリセ
ルのデータは、データ入出力バッファ４を介してデータ
入出力端子５から外部へ出力される。また、外部からデ
ータ入出力端子５に入力された書き込みデータは、デー
タ入出力バッファ４を介して、カラムデコーダ３によっ
て選択されたデータ記憶回路に初期的な制御データとし
て入力される。ビット線制御回路２に含まれる複数のデ
ータ記憶回路に記憶されている内容を検出するために、
データ検出回路９が設けられる。

【００２０】ワード線制御回路６は、メモリセルアレイ
１中のワード線を選択し、読み出しあるいは書き込みあ
るいは消去に必要な電圧を与える。メモリセルアレイ
１、ビット線制御回路２、カラムデコーダ３、データ入
出力バッファ４、ワード線制御回路６、およびデータ検
出回路９は、制御信号および制御電圧発生回路７によっ
て制御される。制御信号および制御電圧発生回路７は、
外部から制御信号入力端子８に入力される制御信号によ
って制御される。また、データ検出回路９で検出され
た、ビット線制御回路２に含まれる複数のデータ記憶回
路の内容に応答する。

【００２１】図２は、本発明の第１の実施の形態におい
て、図１に示されたメモリセルアレイ１およびビット線
制御回路２の構成例を示すものである。メモリセルＭが
４個直列接続されたＮＡＮＤ型セルユニットの一端が選
択トランジスタＳを介してビット線ＢＬに接続され、他
端が選択トランジスタＳを介して共通ソース線ＳＲＣに
接続される。メモリセルＭの制御ゲート電極はワード線
ＷＬに接続され、２つの選択トランジスタＳはそれぞれ
選択ゲートＳＧ１、ＳＧ２に接続される。１本のワード
線ＷＬを共有するメモリセルＭはページと言う単位を形
成し、４ページで１ブロックを構成する。ここでは、２
ブロック分が示されているが、任意の整数、例えば１０
２４ブロックなどでもよい。また、ビット線ＢＬはＢＬ
０〜ＢＬ４２２３の４２２４本が示されているが、任意
の整数、例えば２１１２本などでもよい。

【００２２】ビット線制御回路２は、複数のデータ記憶
回路１０を含む。ここでは、２本のビット線ＢＬに対し
て１つのデータ記憶回路１０が設けられているが、任意
の整数本、例えば１本や４本や６本や９本に対し１つ設
けてもよい。信号ＣＳＬはカラムデコーダ３の出力信号
で、例えば、ビット線ＢＬ０とＢＬ１に接続されるデー
タ記憶回路１０に記憶されているメモリセルのデータは
ＣＳＬ０とＣＳＬ１によってデータ入出力バッファ４に
出力される。また、例えばＣＳＬ２とＣＳＬ３によっ
て、ビット線ＢＬ２とＢＬ３に接続されるデータ記憶回
路１０に、データ入出力バッファ４から、制御データが
初期的に転送される。データ記憶回路１０は、読み出し
の際、どちらか一方のビット線に接続されるメモリセル
のデータを読み出す。また、書き込みの際、どちらか一
方のビット線に接続されるメモリセルに、記憶されてい
る制御データに従って書き込み制御電圧を印加する。ま
た、書き込み状態検出の際、どちらか一方のビット線に
接続されるメモリセルの書き込み状態を検出する。

【００２３】図３は、図２に示されたメモリセルＭと選
択トランジスタＳの断面図である。ｐ型の半導体基板１
１の表面にｎ型の拡散層１２が形成される。メモリセル
Ｍでは、半導体基板１１上に絶縁膜１３を介して浮遊ゲ
ート１４、さらにその上に絶縁膜１５を介してワード線
ＷＬとなる制御ゲート１６が形成される。選択トランジ
スタＳでは、半導体基板１１上に絶縁膜１７を介して選
択ゲートＳＧとなる選択ゲート１８が形成される。

【００２４】図４は、図２に示されたＮＡＮＤ型セルユ
ニットの構造をその両端の２つの選択トランジスタと併
せて示す断面図である。メモリセルＭは４つが直列接続
され、一端は選択トランジスタＳを介して共通ソース線
ＳＲＣに接続される。他端は選択トランジスタＳを介し
てビット線ＢＬに接続される。選択されたワード線を例
えばＷＬ２とすると、書き込み時は、選択されたワード
線ＷＬ２に２０Ｖが印加される。非選択ワード線ＷＬ
１、ＷＬ３とＷＬ４には１０Ｖが与えられる。また、選
択ゲートＳＧ１には電源電圧ＶＣＣが与えられる。選択
ゲートＳＧ２は０Ｖである。

【００２５】例えば４値記憶の場合、データ“１”、
“２”、“３”を書き込むときは、ビット線ＢＬを０Ｖ
にする。これによって、選択メモリセルでは浮遊ゲート
に電子が注入されしきい値が正になる。データ“０”を
書き込む場合は、ビット線ＢＬを電源電圧ＶＣＣにす
る。この場合、浮遊ゲートには電子が注入されない。デ
ータ“１”、“２”、“３”を書くときのビット線ＢＬ
の電圧は０Ｖでなくてもよい。例えば、データ“１”を
書くときビット線ＢＬの電圧を０．８Ｖにして、データ
“２”、“３”を書くときのビット線ＢＬの電圧を０Ｖ
としてもよい。これは、データ“１”を記憶させるため
にメモリセルＭの浮遊ゲートに注入する電子量は、デー
タ“２”、“３”を記憶させるために注入する電子より
少なくてよいからである。また、データ“１”、
“２”、“３”を書くときのビット線ＢＬの電圧はそれ
ぞれ異なっていてもよい。例えば、それぞれ０．８Ｖ、
０．４Ｖ、０Ｖとしてもよい。

【００２６】消去時は、基板の電圧Ｖｓｕｂを２０Ｖに
する。また、選択ゲートＳＧ１とＳＧ２、共通ソース線
ＳＲＣ、ビット線ＢＬも２０Ｖにする。消去するブロッ
クのワード線ＷＬ１〜ＷＬ４を０Ｖにすると、電子が浮
遊ゲートから放出されしきい値が負になる（データ
“０”の状態）。消去しないブロックのワード線ＷＬ１
〜ＷＬ４を２０Ｖにすると、電子は浮遊ゲートから放出
されない。

【００２７】例えば４値記憶の場合、データ“０”に対
応するメモリセルのしきい値を０Ｖ以下、データ“１”
に対応するメモリセルのしきい値を０．４Ｖ〜０．８
Ｖ、データ“２”に対応するメモリセルのしきい値を
１．２Ｖ〜１．６Ｖ、データ“３”に対応するメモリセ
ルのしきい値を２．０Ｖ〜２．４Ｖとする。読み出し時
は、選択ワード線ＷＬ２をＶｒｅａｄにする。非選択ワ
ード線ＷＬ１、ＷＬ３とＷＬ４は電源電圧ＶＣＣ（例え
ば３．３Ｖ）にする。選択ゲートＳＧ１とＳＧ２もＶＣ
Ｃにする。共通ソース線ＳＲＣは０Ｖである。

【００２８】（１）Ｖｒｅａｄを０Ｖにすると、選択メ
モリセルがデータ“１”か“２”か“３”を記憶してい
れば、ＶＣＣに充電され浮遊状態にされたビット線の電
圧はＶＣＣのままである。選択メモリセルがデータ
“０”を記憶していれば、ＶＣＣに充電され浮遊状態に
されたビット線の電圧は０Ｖに下がる。

【００２９】（２）Ｖｒｅａｄを１Ｖにすると、選択メ
モリセルがデータ“２”か“３”を記憶していれば、Ｖ
ＣＣに充電され浮遊状態にされたビット線の電圧はＶＣ
Ｃのままである。選択メモリセルがデータ“０”か
“１”を記憶していれば、ＶＣＣに充電され浮遊状態に
されたビット線の電圧は０Ｖに下がる。

【００３０】（３）Ｖｒｅａｄを１．８Ｖにすると、選
択メモリセルがデータ“３”を記憶していれば、ＶＣＣ
に充電され浮遊状態にされたビット線の電圧はＶＣＣの
ままである。選択メモリセルがデータ“０”か“１”か
“２”を記憶していれば、ＶＣＣに充電され浮遊状態に
されたビット線の電圧は０Ｖに下がる。

【００３１】以上の（１）〜（３）のように、電圧Ｖｒ
ｅａｄを変化させたときのビット線の電圧を検出するこ
とにより、メモリセルＭに記憶されているデータが判定
される。

【００３２】図５は、図２に示されたメモリセルアレイ
１とデータ記憶回路１０のより具体的な構成例を説明す
るためのもので、ビット線ＢＬｉとＢＬｉ＋１に着目し
一部の回路構成を抽出して示している。なおここでは、
４値記憶フラッシュメモリの構成例を示す。

【００３３】即ち、データ記憶回路１０中には、それぞ
れフリップフロップ回路を含む第１および第２のサブデ
ータ回路２０、２１が設けられている。具体的には、ｐ
チャネルＭＯＳトランジスタＱｐ１とＱｐ２、およびｎ
チャネルＭＯＳトランジスタＱｎ１、Ｑｎ２、Ｑｎ４、
Ｑｎ５、Ｑｎ８で第１のサブデータ回路２０を構成す
る。また、ｐチャネルＭＯＳトランジスタＱｐ４とＱｐ
５、およびｎチャネルＭＯＳトランジスタＱｎ１２、Ｑ
ｎ１３、Ｑｎ１５、Ｑｎ１６、Ｑｎ１９で第２のサブデ
ータ回路２１を構成する。第１および第２のサブデータ
回路２０、２１は、それぞれ書き込み時に第１および第
２のサブデータを記憶し、それぞれ読み出し時に第１お
よび第２の読み出しサブデータを記憶する。ｐチャネル
ＭＯＳトランジスタＱｐ３およびＱｐ６はそれぞれ第１
および第２のサブデータ回路２０、２１をリセットする
ためのものである。リセットされると第１のサブデータ
回路２０内のノードＮａｉは“Ｈ”レベルとなる。この
状態は第１のサブデータ回路２０が“１”の第１の読み
出しサブデータあるいは“１”の第１のサブデータを記
憶している状態である。また、リセットされると第２の
サブデータ回路２１内のノードＮａｉ＋１は“Ｈ”レベ
ルとなる。この状態は第２のサブデータ回路２１が
“１”の第２の読み出しサブデータあるいは“１”の第
２のサブデータを記憶している状態である。第１のサブ
データ回路２０内のノードＮａｉが“Ｌ”レベルの状態
は、第１のサブデータ回路２０が“０”の第１の読み出
しサブデータあるいは“０”の第１のサブデータを記憶
している状態である。第２のサブデータ回路２１内のノ
ードＮａｉ＋１が“Ｌ”レベルの状態は、第２のサブデ
ータ回路２１が“０”の第２の読み出しサブデータある
いは“０”の第２のサブデータを記憶している状態であ
る。

【００３４】ｎチャネルＭＯＳトランジスタＱｎ６およ
びＱｎ１７は第１および第２のサブデータ回路２０、２
１とそれぞれデータ入出力線ＩＯＬ、ＩＯＵを電気的に
接続するためのものである。それぞれのゲート電極に
は、カラムデコーダ３からの出力ＣＳＬｉおよびＣＳＬ
ｉ＋１がそれぞれ与えられる。例えば、ＣＳＬｉが
“Ｈ”になると、ビット線ＢＬｉとＢＬｉ＋１に設けら
れたデータ記憶回路１０の第１のサブデータ回路２０と
データ入出力線ＩＯＬが電気的に接続される。データ入
出力線ＩＯＬ、ＩＯＵはデータ入出力バッファ４に接続
されていて、第１のサブデータ回路２０にサブデータを
設定することができる。あるいは、第１のサブデータ回
路２０の読み出しサブデータをデータ入出力バッファ４
に出力することができる。ｎチャネルＭＯＳトランジス
タＱｎ３およびＱｎ１４はそれぞれ第１および第２のサ
ブデータ回路２０、２１に“０”のサブデータをプリセ
ットするためのものである。プリセットされると第１の
サブデータ回路２０内のノードＮａｉは“Ｌ”レベルと
なる。また、プリセットされると第２のサブデータ回路
２１内のノードＮａｉ＋１は“Ｌ”レベルとなる。

【００３５】ｎチャネルＭＯＳトランジスタＱｎ７およ
びＱｎ８は、第１のサブデータ回路２０に記憶されてい
る第１のサブデータに応じて、ビット線ＢＬｉあるいは
ＢＬｉ＋１の電圧を制御する。また、ｎチャネルＭＯＳ
トランジスタＱｎ１８およびＱｎ１９は、第２のサブデ
ータ回路２１に記憶されている第２のサブデータに応じ
て、ビット線ＢＬｉあるいはＢＬｉ＋１の電圧を制御す
る。

【００３６】ｎチャネルＭＯＳトランジスタＱｎ７およ
びＱｎ９は、第１のサブデータ回路２０に“１”の第１
のサブデータが記憶されているとき、ビット線ＢＬｉあ
るいはＢＬｉ＋１の電圧を０Ｖにする。また、ｎチャネ
ルＭＯＳトランジスタＱｎ１８およびＱｎ２０は、第２
のサブデータ回路２１に“１”の第２のサブデータが記
憶されているとき、ビット線ＢＬｉあるいはＢＬｉ＋１
の電圧を０Ｖにする。

【００３７】ｎチャネルＭＯＳトランジスタＱｎ１０お
よびＱｎ２１は、第１および第２のサブデータ回路２
０、２１とビット線ＢＬｉあるいはＢＬｉ＋１の電気的
接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が
“Ｌ”であれば、第１および第２のサブデータ回路２
０、２１とビット線ＢＬｉが電気的に接続される。信号
ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１お
よび第２のサブデータ回路２０、２１とビット線ＢＬｉ
＋１が電気的に接続される。

【００３８】ｎチャネルＭＯＳトランジスタＱｎ１１お
よびＱｎ２２は、ビット線ＢＬｉと電圧ＶＢＬ１の電気
的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接
続を制御する。信号ＰＲＥ１が“Ｈ”であれば、ビット
線ＢＬｉと電圧ＶＢＬ１が電気的に接続される。信号Ｐ
ＲＥ２が“Ｈ”であれば、ビット線ＢＬｉ＋１と電圧Ｖ
ＢＬ２が電気的に接続される。

【００３９】信号ＲＳＴ、ＳＥＮ１、ＳＥＮ２、ＲＤ
１、ＲＤ２、ＰＲＯ１、ＰＲＯ２、ＰＲＳＴ、ＢＬＣ
１、ＢＬＣ２、ＰＲＥ１、ＰＲＥ２、電圧ＶＲＰ、ＶＢ
Ｌ１、ＶＢＬ２は、制御信号および制御電圧発生回路７
の出力信号で、図２に示されるデータ記憶回路１０の全
てに共通である。データ入出力線ＩＯＬ、ＩＯＵはデー
タ入出力バッファ４に接続され、図２に示されるデータ
記憶回路１０の全てに共通である。電圧ＶＣＣは電源電
圧で例えば３．３Ｖである。

【００４０】第１および第２のサブデータ回路２０、２
１は、“０”あるいは“１”のサブデータを記憶する一
方、それぞれセンス回路としてビット線信号の“Ｈ”レ
ベルに応答し記憶されている“１”のサブデータを
“０”のサブデータに変更し、“０”のサブデータを保
持するよう構成されている。また、第１および第２のサ
ブデータ回路２０、２１は、“０”あるいは“１”の読
み出しサブデータを記憶し、各々、ビット線信号の
“Ｈ”レベルに応答して記憶されている“１”の読み出
しサブデータを“０”の読み出しサブデータに変更し、
“０”の読み出しサブデータを保持するよう構成されて
いる。

【００４１】即ち、図５に示される信号ＳＥＮ１あるい
はＳＥＮ２が“Ｈ”となって、このときビット線ＢＬの
“Ｈ”レベルがｎチャネルＭＯＳトランジスタＱｎ５あ
るいはＱｎ１６のゲート電極に転送されると、ｎチャネ
ルＭＯＳトランジスタＱｎ５あるいはＱｎ１６が導通
し、ノードＮａｉあるいはＮａｉ＋１が“Ｌ”レベルに
される。これによって、“１”のサブデータあるいは読
み出しサブデータは“０”のサブデータあるいは読み出
しサブデータに変更される。“０”のサブデータあるい
は読み出しサブデータは、もともとノードＮａｉあるい
はＮａｉ＋１が“Ｌ”レベルであるので変更されない。
また、ビット線ＢＬの“Ｌ”レベルによってサブデータ
あるいは読み出しサブデータは、ｎチャネルＭＯＳトラ
ンジスタＱｎ５あるいはＱｎ１６が非導通なので変更さ
れない。なお、第１および第２のサブデータ回路２０、
２１は、図５に示した構成例によらず、上述したような
機能を有する種々様々な回路を用いて同様に実現でき
る。

【００４２】図６は、図１に示されたデータ検出回路９
の具体的な構成例を示している。インバータＩ１、ＮＡ
ＮＤ論理回路Ｇ１、Ｇ２、Ｇ３で構成される回路で、デ
ータ記憶回路１０に“１”の制御データがあるか否かを
検出する。データ記憶回路１０の１つでも“１”の制御
データを記憶していると信号ＦＲ１が“Ｈ”となる。イ
ンバータＩ２、ＮＡＮＤ論理回路Ｇ４、Ｇ５、Ｇ６で構
成される回路で、データ記憶回路１０に“２”の制御デ
ータがあるか否かを検出する。データ記憶回路１０の１
つでも“２”の制御データを記憶していると信号ＦＲ２
が“Ｈ”となる。ＮＡＮＤ論理回路Ｇ７、Ｇ８、Ｇ９で
構成される回路で、データ記憶回路１０に“３”の制御
データがあるか否かを検出する。データ記憶回路１０の
１つでも“３”の制御データを記憶していると信号ＦＲ
３が“Ｈ”となる。信号ＤＴが“Ｈ”のとき、データ入
出力線ＩＯＬ、ＩＯＵを介して、データ記憶回路１０の
制御データを検出する。信号ＤＲＳＴＢが“Ｌ”となる
と、信号ＦＲ１、ＦＲ２、ＦＲ３は“Ｌ”にリセットさ
れる。信号ＤＴ、ＤＲＳＴＢは制御信号および制御電圧
発生回路７の出力信号である。信号ＦＲ１、ＦＲ２、Ｆ
Ｒ３は制御信号および制御電圧発生回路７にフィードバ
ックされる。

【００４３】図７は、メモリセルに記憶されている４値
データの読み出し動作を示している。ここでは、ビット
線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２２が選
択され（代表としてＢＬｉを示す）、ワード線ＷＬ２が
選択されている場合を示す。記憶レベルを３レベルに限
定すれば容易に３値記憶が実施できる。電圧ＶＢＬ１、
ＶＢＬ２は読み出しの間０Ｖである。

【００４４】まず、信号ＢＬＣ１が“Ｈ”となってビッ
ト線ＢＬｉは選択される（ｔ１）。信号ＲＳＴによって
第１および第２のサブデータ回路２０、２１には“１”
のそれぞれ第１および第２の読み出しサブデータが設定
される（ｔ１〜ｔ２）。電圧ＶＲＰが電源電圧ＶＣＣと
なる（ｔ１）。

【００４５】信号ＰＲＥ１が“Ｌ”となってビット線Ｂ
Ｌｉと電圧ＶＢＬ１が切り離される（ｔ３）。信号ＰＲ
Ｏ２が“Ｈ”となって（ｔ３）、ビット線ＢＬｉは第２
のサブデータ回路２１によって“Ｈ”レベルに充電され
る（ｔ３〜ｔ４）。ついで、選択されたブロックの選択
ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、
３、４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が
１．８Ｖにされる（ｔ４）。ここで、メモリセルＭに記
憶されているデータとしきい値の関係を表１に示す。

【００４６】

【表１】

【００４７】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである（図７の（１））。そ
れ以外の場合はビット線ＢＬｉは“Ｌ”となる（図７の
（２））。続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”に
し変調されたビット線ＢＬｉの電圧をセンスして読み出
す（ｔ５〜ｔ６）。メモリセルが“３”データを記憶し
ている場合のみ、第１および第２のサブデータ回路２
０、２１の第１および第２の読み出しサブデータはとも
に“０”となる。それ以外の場合は、第１および第２の
読み出しサブデータは“１”のままである。

【００４８】信号ＰＲＥ１が“Ｈ”となって（ｔ６〜ｔ
７）、ビット線ＢＬｉは０Ｖにリセットされる。その後
信号ＰＲＯ２が“Ｈ”となって（ｔ７〜ｔ８）、第２の
読み出しサブデータが“１”の場合のみ、電圧ＶＲＰに
よってビット線ＢＬｉは“Ｈ”レベルに充電される（ｔ
７〜ｔ８）。ビット線ＢＬｉは第２のサブデータ回路２
１に記憶されている第２の読み出しサブデータが“０”
の場合は、“Ｌ”レベルのままである（図７の
（５））。ついで、選択されたブロックの選択ゲートＳ
Ｇ１とＳＧ２、および非選択ワード線ＷＬ１、３、４が
電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．０Ｖ
にされる（ｔ８）。

【００４９】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“２”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである（図７の（３））。メ
モリセルが“１”あるいは“０”データを記憶している
場合はビット線ＢＬｉは“Ｌ”となる（図７の
（４））。続いて、信号ＳＥＮ２を“Ｈ”にし変調され
たビット線ＢＬｉの電圧をセンスして読み出す（ｔ９〜
ｔ１０）。メモリセルが“２”データを記憶している場
合のみ、第２の読み出しサブデータは“１”から“０”
となる。メモリセルが“１”あるいは“０”データを記
憶している場合は、第２の読み出しサブデータは“１”
のままである。メモリセルが“３”データを記憶してい
る場合は、すでに第２の読み出しサブデータは“０”で
ある。

【００５０】信号ＰＲＥ１が“Ｈ”となって（ｔ１０〜
ｔ１１）、ビット線ＢＬｉは０Ｖにリセットされる。そ
の後信号ＰＲＯ２が“Ｈ”となって（ｔ１１〜ｔ１
２）、第２の読み出しサブデータが“１”の場合のみ、
電圧ＶＲＰによってビット線ＢＬｉは“Ｈ”レベルに充
電される（ｔ１１〜ｔ１２）。ビット線ＢＬｉは第２の
サブデータ回路２１に記憶されている第２の読み出しサ
ブデータが“０”の場合は、“Ｌ”レベルのままである
（図７の（８））。ついで、選択されたブロックの選択
ゲートＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、
３、４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が
０Ｖにされる（ｔ１２）。

【００５１】選択ワード線ＷＬ２が０Ｖになると、メモ
リセルが“１”データを記憶している場合のみビット線
ＢＬｉは“Ｈ”のままである（図７の（６））。メモリ
セルが“０”データを記憶している場合はビット線ＢＬ
ｉは“Ｌ”となる（図７の（７））。続いて、信号ＳＥ
Ｎ１を“Ｈ”にし変調されたビット線ＢＬｉの電圧をセ
ンスして読み出す（ｔ１３〜ｔ１４）。メモリセルが
“１”データを記憶している場合のみ、第１の読み出し
サブデータは“１”から“０”となる。メモリセルが
“０”データを記憶している場合は、第１の読み出しサ
ブデータは“１”のままである。メモリセルが“３”デ
ータを記憶している場合は、すでに第１の読み出しサブ
データは“０”である。メモリセルが“２”データを記
憶している場合は、ビット線ＢＬｉの電圧がメモリセル
によらず“Ｌ”であるので第１の読み出しサブデータは
“１”のままである。

【００５２】信号ＣＳＬｉとＣＳＬｉ＋１が“Ｈ”にな
ると、第１の読み出しサブデータは、データ入出力線Ｉ
ＯＬに出力されてデータ出力バッファ４を介してデータ
入出力端子５から、外部へ出力される。また、第２の読
み出しサブデータは、データ入出力線ＩＯＵに出力され
てデータ出力バッファ４を介してデータ入出力端子５か
ら、外部へ出力される。カラムデコーダ３によって選択
された信号ＣＳＬに従って、任意のカラム番地の第１と
第２の読み出しサブデータが出力できる。

【００５３】読み出し動作中、非選択ビット線ＢＬｉ＋
１は、電圧ＶＢＬ２によって固定される。ここでは０Ｖ
である。表２に、メモリセルの４値データと第１および
第２の読み出しサブデータの関係を示す。

【００５４】

【表２】

【００５５】図８は、データ記憶回路１０への制御デー
タの初期設定と書き込み動作を示している。ここでは、
ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４２２
２が選択され（代表としてＢＬｉを示す）、ワード線Ｗ
Ｌ２が選択されている場合を示す。記憶レベルを３レベ
ルに限定すれば容易に３値記憶が実施できる。

【００５６】ビット線ＢＬｉに備えられたデータ記憶回
路１０への制御データの初期設定は次のように行われ
る。第１のサブデータ回路２０の初期サブデータがデー
タ入出力線ＩＯＬに転送され、信号ＣＳＬｉが“Ｈ”に
なって、第１のサブデータ回路２０に初期サブデータが
記憶される。同時に、第２のサブデータ回路２１の初期
サブデータがデータ入出力線ＩＯＵに転送され、信号Ｃ
ＳＬｉ＋１が“Ｈ”になって、第２のサブデータ回路２
１に初期サブデータが記憶される。このとき、初期制御
データと初期サブデータの関係は、以下の表３に示され
る。

【００５７】

【表３】

【００５８】ここで、全ての初期制御データ設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路
１０の制御データを“０”にプリセットしておくことが
望ましい。後ほど説明するように制御データ“０”によ
ってメモリセルＭの状態は変化させられないので、２１
１２個のデータ記憶回路１０の内、所望のデータ記憶回
路１０のみに外部から初期制御データを設定すればよ
い。もちろん２１１２個全部のデータ記憶回路１０に初
期制御データを外部から設定してもよい。

【００５９】書き込み動作では、まず、信号ＢＬＣ１が
“Ｈ”となってビット線ＢＬｉは選択される（ｔ１）。
信号ＤＲＳＴＢが“Ｌ”となってデータ検出回路９はリ
セットされる（ｔ１〜ｔ２）。電圧ＶＢＬ１がＶＣＣと
なって、ｎチャネルＭＯＳトランジスタＱｎ１１を介し
て、選択ビット線ＢＬｉはＶＣＣに充電され、その後信
号ＰＲＥ１が“Ｌ”となって、選択ビット線ＢＬｉはフ
ローティングにされる（ｔ２〜ｔ３）。また、電圧ＶＢ
Ｌ２がＶＣＣとなって、ｎチャネルＭＯＳトランジスタ
Ｑｎ２２を介して、非選択ビット線ＢＬｉ＋１をＶＣＣ
に充電する（ｔ２〜ｔ３）。また、選択ゲートＳＧ１と
ワード線ＷＬ１〜４がＶＣＣにされる（ｔ２〜ｔ３）。

【００６０】信号ＰＲＯ１とＰＲＯ２が“Ｈ”となっ
て、第１あるいは第２のサブデータのどちらか１つが
“１”であれば、ｎチャネルＭＯＳトランジスタＱｎ９
かＱｎ２０によって選択ビット線ＢＬｉは０Ｖにされる
（ｔ３）。この結果、ビット線ＢＬｉは、制御データが
“０”の場合ＶＣＣに、制御データが“１”、“２”あ
るいは“３”の場合０Ｖになる。選択ワード線ＷＬ２が
２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの
浮遊ゲートへの電子注入が制御データに応じて始まる
（ｔ３）。ビット線ＢＬが０Ｖの場合、メモリセルのチ
ャネルとワード線間の電位差が２０Ｖで電子注入が起こ
る。ビット線ＢＬがＶＣＣの場合、メモリセルのチャネ
ルとワード線間の電位差が小さいため電子注入が実質的
に起こらない。

【００６１】選択ワード線ＷＬ２が２０Ｖにされている
間（ｔ３〜ｔ７）、データ記憶回路１０に記憶されてい
る制御データが検出される。カラムデコーダ３によって
ＣＳＬ０とＣＳＬ１からＣＳＬ４２２２とＣＳＬ４２２
３まで順に選択され、データ入出力線ＩＯＬとＩＯＵを
介して、制御データはデータ検出回路９に伝えられる。
例として、ＣＳＬｉとＣＳＬｉ＋１が選択された場合が
図８に示されている。ＣＳＬｉとＣＳＬｉ＋１が“Ｈ”
となって（ｔ４〜ｔ５）、データ入出力線ＩＯＬとＩＯ
Ｕに制御データが出力され、信号ＤＴが“Ｈ”となると
データ検出回路９で制御データが検出される（ｔ５〜ｔ
６）。もし、データ記憶回路１０のうち１つでもデータ
“１”を記憶していると、信号ＦＲ１が“Ｈ”となる。
もし、データ記憶回路１０のうち１つでもデータ“２”
を記憶していると、信号ＦＲ２が“Ｈ”となる。もし、
データ記憶回路１０のうち１つでもデータ“３”を記憶
していると、信号ＦＲ３が“Ｈ”となる。

【００６２】ワード線ＷＬ１〜４がＶＣＣに落とされた
（ｔ７〜ｔ８）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１
が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は０Ｖに
リセットされる（ｔ８〜ｔ９）。電圧ＶＢＬ１は０Ｖで
ある。またワード線ＷＬ１〜４も０Ｖにリセットされる
（ｔ８〜ｔ９）。

【００６３】図９は、図８に示される時間ｔ１〜ｔ９で
行われる書き込み動作後の、メモリセルの書き込み状態
を検出する書き込みベリファイ動作を示している。ここ
では、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ
４２２２が選択され（代表としてＢＬｉを示す）、ワー
ド線ＷＬ２が選択されている場合を示す。電圧ＶＢＬ１
とＶＢＬ２は０Ｖである。記憶レベルを３レベルに限定
すれば容易に３値記憶が実施できる。

【００６４】まず、信号ＰＲＥ１が”Ｌ”となってビッ
ト線ＢＬｉと電圧ＶＢＬ１が切り離され、ビット線ＢＬ
ｉは０Ｖのフローティング状態となる（ｔ１）。同時
に、信号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉは選
択される（ｔ１）。

【００６５】電圧ＶＲＰが電源電圧ＶＣＣとなって（ｔ
２）、信号ＰＲＯ２が“Ｈ”となると（ｔ３）、“３”
および“２”の制御データを記憶しているデータ記憶回
路１０に対応するビット線ＢＬｉは、ｎチャネルＭＯＳ
トランジスタＱｎ２０によって、“Ｈ”レベルに充電さ
れる（ｔ３〜ｔ４）。“１”および“０”の制御データ
を記憶しているデータ記憶回路１０に対応するビット線
ＢＬｉは、“Ｌ”レベルのままである。ついで、選択さ
れたブロックの選択ゲートＳＧ１とＳＧ２、および非選
択ワード線ＷＬ１、３、４が電源電圧ＶＣＣにされ、選
択ワード線ＷＬ２が２Ｖにされる（ｔ４）。選択ワード
線ＷＬ２が２．０Ｖになると、“３”の制御データを記
憶しているデータ記憶回路１０に対応するメモリセルが
“３”データを記憶している状態に達していればビット
線ＢＬｉは“Ｈ”のままである（図９の（１））。
“３”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“３”データを記憶している状
態に達していなければビット線ＢＬｉは“Ｌ”になる
（図９の（２））。“２”の制御データを記憶している
データ記憶回路１０に対応するメモリセルは”３”デー
タを記憶している状態に達しないのでビット線ＢＬｉは
“Ｌ”になる（図９の（２））。“１”および“０”の
制御データを記憶しているデータ記憶回路１０に対応す
るビット線ＢＬｉはＬ”のままである（図９の
（３））。続いて、信号ＳＥＮ１とＳＥＮ２を“Ｈ”に
し変調されたビット線ＢＬｉの電圧をセンスして読み出
す（ｔ５〜ｔ６）。“３”の制御データを記憶している
データ記憶回路１０に対応するメモリセルが“３”デー
タを記憶している状態に達している場合のみ、第１およ
び第２のサブデータ回路２０、２１の第１および第２の
サブデータはともに“０”となって、制御データは
“０”に変更される。それ以外の場合は、第１および第
２のサブデータは保持される。時間ｔ２からｔ６までが
データ“３”のベリファイ読み出しである。

【００６６】信号ＰＲＯ１とＲＤ１が”Ｈ”となって
（ｔ７）、“２”および“０”の制御データを記憶して
いるデータ記憶回路１０に対応するビット線ＢＬｉは、
第１のサブデータ回路２０によって、“Ｈ”レベルに充
電される（ｔ７〜ｔ８）。“３”および“１”の制御デ
ータを記憶しているデータ記憶回路１０に対応するビッ
ト線ＢＬｉは、第１のサブデータ回路２０によって、
“Ｌ”レベルにされる（ｔ７〜ｔ８）。ついで、選択さ
れたブロックの選択ゲートＳＧ１とＳＧ２、および非選
択ワード線ＷＬ１、３、４が電源電圧ＶＣＣにされ、選
択ワード線ＷＬ２が１．２Ｖにされる（ｔ８）。選択ワ
ード線ＷＬ２が１．２Ｖになると、“２”の制御データ
を記憶しているデータ記憶回路１０に対応するメモリセ
ルが“２”データを記憶している状態に達していればビ
ット線ＢＬｉは“Ｈ”のままである（図９の（４））。
“２”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“２”データを記憶している状
態に達していなければビット線ＢＬｉは“Ｌ”になる
（図９の（５））。“０”の制御データを記憶している
データ記憶回路１０に対応するメモリセルが“２”また
は“３”データを記憶している状態に達していればビッ
ト線ＢＬｉは“Ｈ”のままである（図９の（４））。
“０”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“２”データを記憶している状
態に達していなければビット線ＢＬｉは“Ｌ”になる
（図９の（５））。“３”および“１”の制御データを
記憶しているデータ記憶回路１０に対応するビット線Ｂ
Ｌｉは“Ｌ”のままである（図９の（６））。続いて、
信号ＳＥＮ２を“Ｈ”にし変調されたビット線ＢＬｉの
電圧をセンスして読み出す（ｔ９〜ｔ１０）。“２”の
制御データを記憶しているデータ記憶回路１０に対応す
るメモリセルが“２”データを記憶している状態に達し
ている場合のみ、第２のサブデータ回路２１の第２のサ
ブデータは“０”となって、制御データは“０”に変更
される。それ以外の場合は、第２のサブデータは保持さ
れる。時間ｔ７からｔ１０までがデータ“２”のベリフ
ァイ読み出しである。

【００６７】信号ＰＲＯ２とＲＤ２が“Ｈ”となって
（ｔ１１）、“１”および“０”の制御データを記憶し
ているデータ記憶回路１０に対応するビット線ＢＬｉ
は、第２のサブデータ回路２１によって、“Ｈ”レベル
に充電される（ｔ１１〜ｔ１２）。“３”および“２”
の制御データを記憶しているデータ記憶回路１０に対応
するビット線ＢＬｉは、第２のサブデータ回路２１によ
って、“Ｌ”レベルにされる（ｔ１１〜ｔ１２）。つい
で、選択されたブロックの選択ゲートＳＧ１とＳＧ２、
および非選択ワード線ＷＬ１、３、４が電源電圧ＶＣＣ
にされ、選択ワード線ＷＬ２が０．４Ｖにされる（ｔ１
２）。選択ワード線ＷＬ２が０．４Ｖになると、“１”
の制御データを記憶しているデータ記憶回路１０に対応
するメモリセルが“１”データを記憶している状態に達
していればビット線ＢＬｉは“Ｈ”のままである（図９
の（７））。“１”の制御データを記憶しているデータ
記憶回路１０に対応するメモリセルが“１”データを記
憶している状態に達していなければビット線ＢＬｉは
“Ｌ”になる（図９の（８））。“０”の制御データを
記憶しているデータ記憶回路１０に対応するメモリセル
が“１”または“２”または“３”データを記憶してい
る状態に達していればビット線ＢＬｉは“Ｈ”のままで
ある（図９の（７））。“０”の制御データを記憶して
いるデータ記憶回路１０に対応するメモリセルが“１”
データを記憶している状態に達していなければビット線
ＢＬｉは“Ｌ”になる（図９の（８））。“３”および
“２”の制御データを記憶しているデータ記憶回路１０
に対応するビット線ＢＬｉは“Ｌ”のままである（図９
の（９））。続いて、信号ＳＥＮ１を“Ｈ”にし変調さ
れたビット線ＢＬｉの電圧をセンスして読み出す（ｔ１
３〜ｔ１４）。“１”の制御データを記憶しているデー
タ記憶回路１０に対応するメモリセルが“１”データを
記憶している状態に達している場合のみ、第１のサブデ
ータ回路２０の第１のサブデータは“０”となって、制
御データは“０”に変更される。それ以外の場合は、第
１のサブデータは保持される。時間ｔ１１からｔ１４ま
でがデータ“１”のベリファイ読み出しである。

【００６８】時間ｔ１５で、信号ＰＲＥ１を“Ｈ”、Ｂ
ＬＣ１を“Ｌ”にして書き込みベリファイは終了する。
書き込みベリファイ動作で、メモリセルの書き込み状態
からデータ記憶回路１０に記憶されている制御データが
表４のように変更される。

【００６９】

【表４】

【００７０】従って、図８のｔ１〜ｔ９に示される書き
込み動作と図９に示される書き込みベリファイ動作を、
全ての制御データが“０”になるまで繰り返すことで、
メモリセルＭへのデータ書き込み（プログラム）が行わ
れる。ただし実際には、データ“３”のベリファイ読み
出し、データ“２”のベリファイ読み出し、データ
“１”のベリファイ読み出しは、以下のように選択的に
実行する。 （１）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出し、データ“１”のベリファ
イ読み出し全てを実行するには、図９に示された通り書
き込みベリファイ動作を行う。 （２）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出しのみを実行するには、図９
に示されたタイミングチャートから、時間ｔ１１〜ｔ１
４を省略する。 （３）データ“３”のベリファイ読み出し、データ
“１”のベリファイ読み出しのみを実行するには、図９
に示されたタイミングチャートから、時間ｔ７〜ｔ１０
を省略する。 （４）データ“３”のベリファイ読み出しのみを実行す
るには、図９に示されたタイミングチャートから、時間
ｔ７〜ｔ１４を省略する。 （５）データ“２”のベリファイ読み出し、データ
“１”のベリファイ読み出しのみを実行するには、図９
に示されたタイミングチャートから、時間ｔ２〜ｔ６を
省略する。 （６）データ“２”のベリファイ読み出しのみを実行す
るには、図９に示されたタイミングチャートから、時間
ｔ２〜６とｔ１１〜ｔ１４を省略する。 （７）データ“１”のベリファイ読み出しのみを実行す
るには、図９に示されたタイミングチャートから、時間
ｔ２〜ｔ１０を省略する。

【００７１】図１０は、本発明の第１の実施の形態にお
いて、多値メモリに対するプログラムの詳細な流れを示
している。このプログラムの流れは、図１に示される制
御信号および制御電圧発生回路７で制御される。

【００７２】制御信号入力端子８に入力されたプログラ
ムスタートの命令でプログラムは始まる。制御信号およ
び制御電圧発生回路７内に設けられる変数ＩＷＴをカウ
ントするカウンタ回路がリセットされＩＷＴは０にされ
る（Ｓ１）。データ入出力端子５に入力された４２２４
ビット分の初期制御データがデータ記憶回路１０にロー
ドされる（Ｓ２）。

【００７３】データロード後、書き込み動作が行われ、
このとき、変数ＩＷＴは１だけインクリメントされる
（Ｓ３）。データ検出回路９の出力ＦＲ３が“Ｈ”か否
かが調べられる（Ｓ４）。データ検出回路９の出力ＦＲ
３が“Ｈ”でデータ“３”がデータ記憶回路１０に残っ
ていれば、変数ＩＷＴが予め決められたＷ３以上か否か
が調べられる（Ｓ５）。変数ＩＷＴがＷ３以上なら、デ
ータ“３”のベリファイ読み出しが行われる（Ｓ６）。
ＦＲ３が“Ｌ”あるいは変数ＩＷＴがＷ３より小さけれ
ば、データ“３”のベリファイ読み出しは省略される。

【００７４】続いて、データ検出回路９の出力ＦＲ２が
“Ｈ”か否かが調べられる（Ｓ７）。データ検出回路９
の出力ＦＲ２が“Ｈ”でデータ“２”がデータ記憶回路
１０に残っていれば、変数ＩＷＴが予め決められたＷ２
以上か否かが調べられる（Ｓ８）。変数ＩＷＴがＷ２以
上なら、データ“２”のベリファイ読み出しが行われる
（Ｓ９）。ＦＲ２が“Ｌ”あるいは変数ＩＷＴがＷ２よ
り小さければ、データ“２”のベリファイ読み出しは省
略される。

【００７５】続いて、データ検出回路９の出力ＦＲ１が
“Ｈ”か否かが調べられる（Ｓ１０）。データ検出回路
９の出力ＦＲ１が“Ｈ”でデータ“１”がデータ記憶回
路１０に残っていれば、変数ＩＷＴが予め決められたＷ
１以上か否かが調べられる（Ｓ１１）。変数ＩＷＴがＷ
１以上なら、データ“１”のベリファイ読み出しが行わ
れる（Ｓ１２）。ＦＲ１が“Ｌ”あるいは変数ＩＷＴが
Ｗ１より小さければ、データ“１”のベリファイ読み出
しは省略される。

【００７６】続いて、データ検出回路９の出力ＦＲ３、
ＦＲ２、ＦＲ１の全てが“Ｌ”であればプログラム終了
となる（Ｓ１３、Ｓ１４、Ｓ１５）。データ検出回路９
の出力ＦＲ３、ＦＲ２、ＦＲ１のうち１つでも“Ｈ”が
あれば、再度、書き込み動作（Ｓ３）にもどる。変数Ｉ
ＷＴが１つ増えるごとに選択されたワード線に印加され
る書き込み時の電圧（図８に示される時間ｔ３からｔ７
の間の選択ワード線の電圧）は０．４Ｖずつ増加され、
“１”、“２”、“３”書き込みされるメモリセルＭの
しきい値はほぼ０．４Ｖずつ上昇していく。予め決めら
れるＷ１、Ｗ２、Ｗ３は、次のようにして決められる。

【００７７】図１１はメモリセルＭの書き込み特性の例
を示している。横軸は書き込み動作回数ＩＷＴである。
縦軸は、書き込み動作回数ＩＷＴ後の最も書き込み易い
メモリセル（白丸）と最も書き込み難いメモリセル（黒
丸）のしきい値を示している。最も書き込み易いメモリ
セルのしきい値は、１回目の書き込み動作後に０．１Ｖ
に達する。このとき最も書き込み難いメモリセルのしき
い値は−１．５Ｖである。書き込み動作回数が１つ増え
るごとに選択ワード線の書き込み時の電圧が０．４Ｖず
つ増えるので、メモリセルのしきい値もほぼ０．４Ｖず
つ上昇する。

【００７８】１回目の書き込み動作後では、どのメモリ
セルのしきい値も０．４Ｖに達しないので、データ
“３”、データ“２”、データ“１”のベリファイ読み
出しの全ては必要ない。２回目以降では、最も書き込み
易いメモリセルのしきい値は、０．４Ｖを越えるので、
データ“１”のベリファイ読み出しが必要となる。よっ
て、Ｗ１は２と予め決められる。４回目以降では、最も
書き込み易いメモリセルのしきい値は、１．２Ｖを越え
るので、データ“２”のベリファイ読み出しが必要とな
る。よって、Ｗ２は４と予め決められる。６回目以降で
は、最も書き込み易いメモリセルのしきい値は、２．０
Ｖを越えるので、データ“３”のベリファイ読み出しが
必要となる。よって、Ｗ３は６と予め決められる。

【００７９】６回目の書き込み動作後には、最も書き込
み難いメモリセルのしきい値でさえ０．４Ｖを越える。
よって、少なくともＩＷＴ＝７以降、データ検出回路の
出力ＦＲ１は“Ｌ”となり、データ“１”のベリファイ
読み出しは最早必要がない。８回目の書き込み動作後に
は、最も書き込み難いメモリセルのしきい値でさえ１．
２Ｖを越える。よって、少なくともＩＷＴ＝９以降、デ
ータ検出回路の出力ＦＲ２は“Ｌ”となり、データ
“２”のベリファイ読み出しは最早必要がない。１０回
目の書き込み動作後には、最も書き込み難いメモリセル
のしきい値でさえ２．０Ｖを越える。よって、少なくと
もＩＷＴ＝１１以降、データ検出回路の出力ＦＲ３は
“Ｌ”となる。こうしてＦＲ１、ＦＲ２、ＦＲ３が全て
“Ｌ”となれば、図１０に示される通りプログラムが終
了する。

【００８０】図１２は、図１に示されたデータ検出回路
９の変形例を示している。図２に示されるデータ記憶回
路１０のそれぞれに隣接あるいは近接して、ｎチャネル
ＭＯＳトランジスタＱｎ２３、Ｑｎ２４、Ｑｎ２５、Ｑ
ｎ２６、Ｑｎ２７、Ｑｎ２８、Ｑｎ２９、Ｑｎ３０が設
けられる。Ｑｎ２３のゲート電極には、図５に示される
第２のサブデータ回路２１のノードＮａｉ＋１が接続さ
れる。Ｑｎ２４のゲート電極には、図５に示される第１
のサブデータ回路２０のノードＮａｉが接続される。Ｑ
ｎ２５のゲート電極には、図５に示される第２のサブデ
ータ回路２１のノードＮｂｉ＋１が接続される。Ｑｎ２
６のゲート電極には、図５に示される第１のサブデータ
回路２０のノードＮａｉが接続される。Ｑｎ２７のゲー
ト電極には、図５に示される第２のサブデータ回路２１
のノードＮａｉ＋１が接続される。Ｑｎ２８のゲート電
極には、図５に示される第１のサブデータ回路２０のノ
ードＮｂｉが接続される。Ｑｎ２９のゲート電極には、
図５に示される第２のサブデータ回路２１のノードＮａ
ｉ＋１が接続される。Ｑｎ３０のゲート電極には、図５
に示される第１のサブデータ回路２０のノードＮａｉが
接続される。

【００８１】インバータＩ３に入力されるＤＥＣＢが
“Ｌ”となり、インバータＩ４、Ｉ５の出力ＰＴが
“Ｈ”であれば、全てのデータ記憶回路１０の制御デー
タは“０”である。インバータＩ６に入力されるＤＥＣ
１Ｂが“Ｌ”となり、インバータＩ７の出力ＦＲ１が
“Ｈ”であれば、少なくとも１つのデータ記憶回路１０
の制御データは“１”である。インバータＩ８に入力さ
れるＤＥＣ２Ｂが“Ｌ”となり、インバータＩ９の出力
ＦＲ２が“Ｈ”であれば、少なくとも１つのデータ記憶
回路１０の制御データは“２”である。インバータＩ１
０に入力されるＤＥＣ３Ｂが“Ｌ”となり、インバータ
Ｉ１１の出力ＦＲ３が“Ｈ”であれば、少なくとも１つ
のデータ記憶回路１０の制御データは“３”である。信
号ＤＥＣＢ、ＤＥＣ１Ｂ、ＤＥＣ２Ｂ、ＤＥＣ３Ｂは、
制御信号および制御電圧発生回路７からの信号である。
信号ＰＴ、ＦＲ１、ＦＲ２、ＦＲ３は制御信号および制
御電圧発生回路７にフィードバックされる。この図１２
に示されるデータ検出回路９により、一括して高速にデ
ータ検出が行える。このため、図８に示したように書き
込み動作時ではなく、データ“３”のベリファイ読み出
しの直前（図９に示された時間ｔ１〜ｔ２）に信号ＤＥ
Ｃ３Ｂを“Ｌ”にして信号ＦＲ３を調べればよい。同様
に、データ“２”のベリファイ読み出しの直前（図９に
示された時間ｔ６〜ｔ７）に信号ＤＥＣ２Ｂを“Ｌ”に
して信号ＦＲ２を調べればよい。データ“１”のベリフ
ァイ読み出しの直前（図９に示された時間ｔ１０〜ｔ１
１）に信号ＤＥＣ１Ｂを“Ｌ”にして信号ＦＲ１を調べ
ればよい。また、図９に示した書き込みベリファイ動作
後に、信号ＤＥＣＢを“Ｌ”にして、信号ＰＴを調べれ
ば、図１０のステップＳ１３、Ｓ１４、Ｓ１５が１ステ
ップで行える。よって、無駄な１回分の書き込み動作が
不要となり、より高速にプログラムできる。

【００８２】図１３は、図１２に示したデータ検出回路
９を使用した場合のプログラムの流れを示している。ス
テップＳ４、Ｓ７、Ｓ１０は、それぞれ信号ＤＥＣ３
Ｂ、ＤＥＣ２Ｂ、ＤＥＣ１Ｂを“Ｌ”として、信号ＦＲ
３、ＦＲ２、ＦＲ１を調べることで実行される。ステッ
プＳ１３は、信号ＤＥＣＢを“Ｌ”として、信号ＰＴを
調べることで実行される。そのほかは、図１０に示した
流れと同じである。

【００８３】次に図１４は、本発明の第２の実施の形態
において、図１に示されたメモリセルアレイ１およびビ
ット線制御回路２の具体的な構成例を説明するための回
路図である。なおここでは、多値メモリとして４値記憶
ＥＥＰＲＯＭの例を示す。

【００８４】本発明の第２の実施の形態の多値メモリに
おいては、データ記憶回路１０中の第１のサブデータ回
路２０が、クロック同期式インバータＣＩ１とＣＩ２、
およびｎチャネルＭＯＳトランジスタＱｎ３３、Ｑｎ３
４、Ｑｎ３５で構成される。また第２のサブデータ回路
２１が、クロック同期式インバータＣＩ３とＣＩ４、お
よびｎチャネルＭＯＳトランジスタＱｎ４０、Ｑｎ４
１、Ｑｎ４２で構成される。これら第１および第２のサ
ブデータ回路２０、２１は、それぞれ書き込み時に第１
および第２のサブデータを記憶し、それぞれ読み出し時
に第１および第２の読み出しサブデータを記憶する。第
１のサブデータ回路２０内のノードＮａｉが“Ｈ”レベ
ルである状態は第１のサブデータ回路２０が“１”の第
１の読み出しサブデータあるいは“１”の第１のサブデ
ータを記憶している状態である。また、第２のサブデー
タ回路２１内のノードＮａｉ＋１が“Ｈ”レベルである
状態は第２のサブデータ回路２１が“１”の第２の読み
出しサブデータあるいは“１”の第２のサブデータを記
憶している状態である。第１のサブデータ回路２０内の
ノードＮａｉが“Ｌ”レベルの状態は、第１のサブデー
タ回路２０が“０”の第１の読み出しサブデータあるい
は“０”の第１のサブデータを記憶している状態であ
る。第２のサブデータ回路２１内のノードＮａｉ＋１が
“Ｌ”レベルの状態は、第２のサブデータ回路２１が
“０”の第２の読み出しサブデータあるいは“０”の第
２のサブデータを記憶している状態である。

【００８５】ｎチャネルＭＯＳトランジスタＱｎ３２お
よびＱｎ３９は第１および第２のサブデータ回路２０、
２１とそれぞれデータ入出力線ＩＯＬ、ＩＯＵを電気的
に接続するためのものである。それぞれのゲート電極に
は、カラムデコーダ３からの出力ＣＳＬｉおよびＣＳＬ
ｉ＋１がそれぞれ与えられる。例えば、ＣＳＬｉが
“Ｈ”になると、ビット線ＢＬｉとＢＬｉ＋１に設けら
れたデータ記憶回路１０の第１のサブデータ回路２０と
データ入出力線ＩＯＬが電気的に接続される。データ入
出力線ＩＯＬ、ＩＯＵはデータ入出力バッファ４に接続
されていて、この第１のサブデータ回路２０にサブデー
タを設定することができる。あるいは、この第１のサブ
データ回路２０の読み出しサブデータをデータ入出力バ
ッファ４に出力することができる。

【００８６】ｎチャネルＭＯＳトランジスタＱｎ３６お
よびＱｎ４３は、第１および第２のサブデータ回路２
０、２１とビット線ＢＬｉあるいはＢＬｉ＋１の電気的
接続を制御する。信号ＢＬＣ１が“Ｈ”でＢＬＣ２が
“Ｌ”であれば、第１および第２のサブデータ回路２
０、２１とビット線ＢＬｉが電気的に接続される。信号
ＢＬＣ１が“Ｌ”でＢＬＣ２が“Ｈ”であれば、第１お
よび第２のサブデータ回路２０、２１とビット線ＢＬｉ
＋１が電気的に接続される。

【００８７】ｎチャネルＭＯＳトランジスタＱｎ３７お
よびＱｎ４４は、ビット線ＢＬｉと電圧ＶＢＬ１の電気
的接続、ビット線ＢＬｉ＋１と電圧ＶＢＬ２の電気的接
続を制御する。信号ＰＲＥ１が“Ｈ”であれば、ビット
線ＢＬｉと電圧ＶＢＬ１が電気的に接続される。信号Ｐ
ＲＥ２が“Ｈ”であれば、ビット線ＢＬｉ＋１と電圧Ｖ
ＢＬ２が電気的に接続される。

【００８８】ｎチャネルＭＯＳトランジスタＱｎ３１お
よびＱｎ３８は、信号ＰＲＳＴが“Ｈ”となって第１お
よび第２のサブデータ回路２０、２１に“０”のサブデ
ータを設定するためのものである。

【００８９】ビット線ＢＬｉあるいはＢＬｉ＋１を介し
てメモリセルＭのデータあるいは書き込み状態を示す信
号が転送される。第１のサブデータ回路２０ではクロッ
ク同期式インバータＣＩ１が、第２のサブデータ回路２
１ではクロック同期式インバータＣＩ３が、ビット線Ｂ
Ｌの信号の論理レベルをセンスするセンスアンプとして
も働く。この例では、クロック同期式インバータがビッ
ト線ＢＬの電圧の絶対値を論理レベルとしてセンスする
が、差動型（ディファレンシャル）センスアンプなどを
用いてもよく、その場合は、参照（リファランス）電圧
との差を論理レベルとして検出する。

【００９０】図１４に示されたクロック同期式インバー
タＣＩの具体的な構成は、図１５（ａ）、（ｂ）に示さ
れている。図１５（ａ）はシンボル図であり、図１５
（ｂ）はその詳細な回路図である。ｎチャネルＭＯＳト
ランジスタＱｎ４５とｐチャネルＭＯＳトランジスタＱ
ｐ８で構成されるインバータ回路の入力端子がＩＮで出
力端子ＯＵＴである。このインバータ回路を信号ＣＬＯ
ＣＫとその反転信号ＣＬＯＣＫＢによって活性化したり
非活性化するためｎチャネルＭＯＳトランジスタＱｎ４
６とｐチャネルＭＯＳトランジスタＱｐ７が設けられて
いる。信号ＣＬＯＣＫが“Ｈ”、ＣＬＯＣＫＢが“Ｌ”
で活性化され、信号ＣＬＯＣＫが“Ｌ”、ＣＬＯＣＫＢ
が“Ｈ”で非活性化される。

【００９１】信号ＳＥＮ１、ＬＡＴ１、ＳＥＮ２、ＬＡ
Ｔ２、ＰＲＯ１、ＰＲＯ２、ＢＬＣ１、ＢＬＣ２、ＰＲ
Ｅ１、ＰＲＥ２、ＶＲＦＹ１、ＶＲＦＹ２、ＰＲＳＴ、
電圧ＶＢＬ１、ＶＢＬ２、ＶＲＥＧ、ＶＦＦは、制御信
号および制御電圧発生回路７の出力信号で、図２に示さ
れるデータ記憶回路１０の全てに共通である。電圧ＶＣ
Ｃは電源電圧で例えば３．３Ｖである。

【００９２】第１および第２のサブデータ回路２０、２
１は、“０”あるいは“１”のサブデータを記憶し、そ
れぞれビット線信号の“Ｈ”レベルに応答して記憶され
ている“１”のサブデータを“０”のサブデータに変更
し、“０”のサブデータを保持するよう構成されてい
る。即ち、信号ＰＲＯ１あるいはＰＲＯ２が“Ｈ”とな
ってビット線ＢＬの電圧レベルがクロック同期式インバ
ータＣＩ１あるいはＣＩ３でセンスされる前に、第１あ
るいは第２のサブデータに応じて、ビット線ＢＬの電圧
レベルがｎチャネルＭＯＳトランジスタＱｎ３４、３５
あるいはＱｎ４１、４２によって調整される。第１ある
いは第２のサブデータが“０”の場合のみ、ビット線Ｂ
Ｌの電圧レベルは“Ｈ”にされる。信号ＰＲＯ１あるい
はＰＲＯ２が“Ｈ”となって、このときビット線の
“Ｈ”レベルがクロック同期式インバータＣＩ１あるい
はＣＩ３の入力端子に転送されると、ノードＮａｉある
いはＮａｉ＋１が“Ｌ”レベルにされる。さらに、クロ
ック同期式インバータＣＩ２あるいはＣＩ４によって、
“０”のサブデータが記憶される。

【００９３】従って、もともと記憶されている“０”の
サブデータは変更されない。一方、もともと記憶されて
いるサブデータが“１”の場合は、ビット線ＢＬのレベ
ルが“Ｈ”の時“０”のサブデータに変更され記憶さ
れ、ビット線ＢＬのレベルが“Ｌ”の時“１”のサブデ
ータを保持する。なお、第１および第２のサブデータ回
路２０、２１は、図１４に示した構成例によらず、上述
したような機能を有する種々様々な回路を用いて同様に
実現できる。

【００９４】図１６および図１７は、メモリセルに記憶
されている４値データの読み出し動作を示している。こ
こでは、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、Ｂ
Ｌ４２２２が選択され（代表としてＢＬｉを示す）、ワ
ード線ＷＬ２が選択されている場合を示す。記憶レベル
を３レベルに限定すれば容易に３値記憶が実施できる。
またここでは、電圧ＶＢＬ２は０Ｖ、ＢＬＣ２は”
Ｌ”、ＰＲＥ２は”Ｈ”、ＰＲＳＴは”Ｌ”、ビット線
ＢＬｉ＋１は０Ｖのままなので図１６への表示を省略し
ている。

【００９５】まず、電圧ＶＢＬ１が１．３Ｖとなってビ
ット線ＢＬｉが“Ｈ”に充電される（ｔ１）。また、信
号ＢＬＣ１が“Ｈ”となってビット線ＢＬｉが選択され
る（ｔ１）。電圧ＶＦＦは、センスアンプとして動作す
るクロック同期式インバータＣＩ１とＣＩ３のセンス感
度を安定させるため２Ｖに固定される。続いて信号ＰＲ
Ｅ１が“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が
切り離される。ついで、選択されたブロックの選択ゲー
トＳＧ１とＳＧ２、および非選択ワード線ＷＬ１、３、
４が電源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．
８Ｖにされる（ｔ２）。ここで、メモリセルＭに記憶さ
れているデータとしきい値の関係を表５に示す。

【００９６】

【表５】

【００９７】選択ワード線ＷＬ２が１．８Ｖになると、
メモリセルが“３”データを記憶している場合のみビッ
ト線ＢＬｉは“Ｈ”のままである。それ以外の場合はビ
ット線ＢＬｉは“Ｌ”となる。選択ゲートＳＧ１、ＳＧ
２、ワード線ＷＬ１〜ＷＬ４が０Ｖにリセットされた
（ｔ３）後、信号ＳＥＮ２とＬＡＴ２が“Ｌ”になって
クロック同期式インバータＣＩ３とＣＩ４は非活性化さ
れる（ｔ４）。信号ＰＲＯ２が“Ｈ”になって（ｔ
５）、信号ＳＥＮ２が“Ｈ”になる（ｔ６）とクロック
同期式インバータＣＩ３が活性化され、ビット線ＢＬｉ
の電圧がセンスされる。信号ＬＡＴ１が“Ｈ”になる
（ｔ７）とクロック同期式インバータＣＩ４が活性化さ
れ、センスされたビット線ＢＬｉの信号の論理レベルが
ラッチされる。信号ＰＲＯ１が“Ｌ”となって（ｔ８）
メモリセルＭのしきい値が１．８Ｖ以上かどうかを検出
する動作が終わる。メモリセルが“３”データを記憶し
ている場合のみ、第２のサブデータ回路２１の第１の読
み出しサブデータは“０”となる。それ以外の場合は、
第２の読み出しサブデータは“１”である。

【００９８】続いてメモリセルＭのしきい値が０．０Ｖ
以上かどうかを検出する動作に入る。電圧ＶＢＬ１が
１．３Ｖとなって（ｔ８）、信号ＰＲＥ１が“Ｈ”とな
るとビット線ＢＬｉが“Ｈ”に充電される（ｔ９）。続
いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電
圧ＶＢＬ１が切り離される。ついで、選択されたブロッ
クの選択ゲートＳＧ１とＳＧ２、および非選択ワード線
ＷＬ１、３、４が電源電圧ＶＣＣにされ、選択ワード線
ＷＬ２が０．０Ｖにされる（ｔ１０）。同時に、信号Ｖ
ＲＦＹ２が１．３Ｖにされ、ｎチャネルＭＯＳトランジ
スタＱｎ４１が導通する。これによって、第２の読み出
しサブデータが“０”の場合のみ、ビット線ＢＬｉの電
位は、ｎチャネルＭＯＳトランジスタＱｎ４１、Ｑｎ４
２によって“Ｌ”になる（ｔ１０〜ｔ１１）。

【００９９】選択ワード線ＷＬ２が０．０Ｖになると、
メモリセルが“１”あるいは“２”データを記憶してい
る場合のみビット線ＢＬｉは“Ｈ”のままである。それ
以外の場合はビット線ＢＬｉは“Ｌ”となる。選択ゲー
トＳＧ１、ＳＧ２、ワード線ＷＬ１〜ＷＬ４が０Ｖにリ
セットされた（ｔ１１）後、信号ＳＥＮ１とＬＡＴ１が
“Ｌ”になってクロック同期式インバータＣＩ１とＣＩ
２は非活性化される（ｔ１２）。信号ＰＲＯ１が“Ｈ”
になって（ｔ１３）、信号ＳＥＮ１が“Ｈ”になる（ｔ
１４）とクロック同期式インバータＣＩ１が活性化さ
れ、ビット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ
１が“Ｈ”になる（ｔ１５）とクロック同期式インバー
タＣＩ２が活性化され、センスされたビット線ＢＬｉの
信号の論理レベルがラッチされる。信号ＰＲＯ１が
“Ｌ”となって（ｔ１６）メモリセルＭのしきい値が
０．０Ｖ以上かどうかを検出する動作が終わる。メモリ
セルが“１”あるいは“２”データを記憶している場合
のみ、第１のサブデータ回路２０の第１の読み出しサブ
データは“０”となる。それ以外の場合は、第１の読み
出しサブデータは“１”である。

【０１００】続いてメモリセルＭのしきい値が１．０Ｖ
以上かどうかを検出する動作に入る。電圧ＶＢＬ１が
１．３Ｖとなって（ｔ１６）、信号ＰＲＥ１が“Ｈ”と
なるとビット線ＢＬｉが“Ｈ”に充電される（ｔ１
７）。続いて信号ＰＲＥ１が“Ｌ”となってビット線Ｂ
Ｌｉと電圧ＶＢＬ１が切り離される。ついで、選択され
たブロックの選択ゲートＳＧ１とＳＧ２、および非選択
ワード線ＷＬ１、３、４が電源電圧ＶＣＣにされ、選択
ワード線ＷＬ２が１．０Ｖにされる（ｔ１８）。

【０１０１】選択ワード線ＷＬ２が１．０Ｖになると、
メモリセルが“３”あるいは“２”データを記憶してい
る場合のみビット線ＢＬｉは“Ｈ”のままである。それ
以外の場合はビット線ＢＬｉは“Ｌ”となる。選択ゲー
トＳＧ１、ＳＧ２、ワード線ＷＬ１〜ＷＬ４が０Ｖにリ
セットされた（ｔ１９）後、信号ＳＥＮ２とＬＡＴ２が
“Ｌ”になってクロック同期式インバータＣＩ３とＣＩ
４は非活性化される（ｔ２０）。信号ＰＲＯ２が“Ｈ”
になって（ｔ２１）、信号ＳＥＮ２が“Ｈ”になる（ｔ
２２）とクロック同期式インバータＣＩ３が活性化さ
れ、ビット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ
２が“Ｈ”になる（ｔ２３）とクロック同期式インバー
タＣＩ４が活性化され、センスされたビット線ＢＬｉの
信号の論理レベルがラッチされる。信号ＰＲＯ２が
“Ｌ”となって（ｔ２４）メモリセルＭのしきい値が
１．０Ｖ以上かどうかを検出する動作が終わる。メモリ
セルが“３”あるいは“２”データを記憶している場合
のみ、第２のサブデータ回路２１の第２の読み出しサブ
データは“０”となる。それ以外の場合は、第２の読み
出しサブデータは“１”である。

【０１０２】信号ＢＬＣ１が“Ｌ”、信号ＰＲＥ１が
“Ｈ”、電圧ＶＦＦがＶＣＣとなってデータ記憶回路１
０へメモリセルＭのデータが読み出しデータとして記憶
される動作が終わる。

【０１０３】信号ＣＳＬｉ、ＣＳＬｉ＋１が“Ｈ”にな
る（ｔ２６）と、第１の読み出しサブデータは、データ
入出力線ＩＯＬに、第２の読み出しサブデータは、デー
タ入出力線ＩＯＵに出力されてデータ出力バッファ４を
介してデータ入出力端子５から、外部へ出力される。表
６に、メモリセルの４値データと第１および第２の読み
出しサブデータの関係を示す。

【０１０４】

【表６】

【０１０５】図１８は、データ記憶回路１０への制御デ
ータの初期設定と書き込み動作を示している。ここで
は、ビット線ＢＬ０、ＢＬ２、…、ＢＬｉ、…、ＢＬ４
２２２が選択され（代表としてＢＬｉを示す）、ワード
線ＷＬ２が選択されている場合を示す。記憶レベルを３
レベルに限定すれば容易に３値記憶が実施できる。

【０１０６】ビット線ＢＬｉに備えられたデータ記憶回
路１０への制御データの初期設定は次のように行われ
る。第１のサブデータ回路２０の初期サブデータがデー
タ入出力線ＩＯＬに第２のサブデータ回路２１の初期サ
ブデータがデータ入出力線ＩＯＵに転送され、信号ＣＳ
Ｌｉ＋１が“Ｈ”になって、第１および第２のサブデー
タ回路２０、２１に初期サブデータが記憶される。信号
ＣＳＬの選択を変えて、任意の数のデータ記憶回路１０
に初期制御データは設定される。このとき、初期制御デ
ータと初期サブデータの関係は、以下の表７に示され
る。

【０１０７】

【表７】

【０１０８】ここで、全ての初期制御データ設定以前
に、信号ＰＲＳＴを“Ｈ”にして全てのデータ記憶回路
１０の制御データを“０”にリセットしておくことが望
ましい。後ほど説明するように制御データ“０”によっ
てメモリセルＭの状態は変化させられないので、２１１
２個のデータ記憶回路１０の内、所望のデータ記憶回路
１０のみに外部から初期制御データを設定すればよい。
もちろん２１１２個全部のデータ記憶回路１０に初期制
御データを外部から設定してもよい。信号ＳＥＮ１は
“Ｈ”、ＬＡＴ１は“Ｈ”、ＶＲＦＹ１は“Ｌ”、ＳＥ
Ｎ２は“Ｈ”、ＬＡＴ２は“Ｈ”、ＶＲＦＹ２は
“Ｌ”、電圧ＶＲＥＧは０Ｖ、ＶＦＦはＶＣＣのままな
ので図１８への表示は省略してある。

【０１０９】書き込み動作では、まず信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される（ｔ１）。同時に、信号ＢＬＣ１が“Ｈ”となっ
てビット線ＢＬｉは選択される（ｔ１）。また、信号Ｄ
ＲＳＴＢが“Ｌ”となってデータ検出回路９はリセット
される（ｔ１〜ｔ２）。電圧ＶＢＬ２がＶＣＣとなっ
て、ｎチャネルＭＯＳトランジスタＱｎ４４を介して、
非選択ビット線ＢＬｉ＋１をＶＣＣに充電する（ｔ２〜
ｔ３）。また、信号ＰＲＯ１が“Ｈ”となって、第１の
サブデータに従って選択ビット線ＢＬｉは充電される
（ｔ２〜ｔ３）。このときビット線ＢＬｉは、制御デー
タが“０”または“３”の場合ＶＣＣに充電され、制御
データが“１”または“２”の場合０Ｖにされる。ま
た、選択ゲートＳＧ１とワード線ＷＬ１〜４がＶＣＣに
される（ｔ２〜ｔ３）。選択ゲートＳＧ２は０Ｖのまま
である。この後、信号ＰＲＯ２が１．８Ｖとなって、第
２のサブデータに従って選択ビット線ＢＬｉの電圧は変
更される（ｔ３）。第２のサブデータが“０”の場合、
予め０Ｖであったビット線ＢＬｉは１．８Ｖよりｎチャ
ネルＭＯＳトランジスタＱｎ４０のしきい値（例えば１
Ｖ）分低い０．８Ｖに充電される。第２のサブデータが
“０”の場合、予めＶＣＣであったビット線ＢＬｉはｎ
チャネルＭＯＳトランジスタＱｎ４０が非導通なのでＶ
ＣＣのままである。第２のサブデータが“１”の場合、
ｎチャネルＭＯＳトランジスタＱｎ４０が導通なのでビ
ット線ＢＬｉは０Ｖである。

【０１１０】この結果、ビット線ＢＬｉは、制御データ
が“０”の場合ＶＣＣに、制御データが“１”の場合
０．８Ｖに、制御データが“２”の場合０Ｖに、制御デ
ータが“３”の場合０Ｖになる。選択ワード線ＷＬ２が
２０Ｖ、非選択ワード線が１０Ｖにされてメモリセルの
浮遊ゲートへの電子注入が制御データに応じて始まる
（ｔ３〜ｔ７）。ビット線ＢＬが０Ｖの場合、メモリセ
ルのチャネルとワード線間の電位差が２０Ｖで電子注入
が起こる。ビット線ＢＬが０．８Ｖの場合、メモリセル
のチャネルとワード線間の電位差が１９．２Ｖで電子注
入が起こるが、メモリセルのチャネルとワード線間の電
位差が２０Ｖの場合より少ない。ビット線ＢＬがＶＣＣ
の場合、メモリセルのチャネルとワード線間の電位差が
小さいため電子注入が実質的に起こらない。

【０１１１】選択ワード線ＷＬ２が２０Ｖにされている
間（ｔ３〜ｔ７）、データ記憶回路１０に記憶されてい
る制御データが検出される。カラムデコーダ３によって
ＣＳＬ０とＣＳＬ１からＣＳＬ４２２２とＣＳＬ４２２
３まで順に選択され、データ入出力線ＩＯＬとＩＯＵを
介して、制御データはデータ検出回路９に伝えられる。
例として、ＣＳＬｉとＣＳＬｉ＋１が選択された場合が
図１８に示されている。ＣＳＬｉとＣＳＬｉ＋１が
“Ｈ”となって（ｔ４）、データ入出力線ＩＯＬとＩＯ
Ｕに制御データが出力され、信号ＤＴが“Ｈ”となると
データ検出回路９で制御データが検出される（ｔ５〜ｔ
６）。もし、データ記憶回路１０のうち１つでもデータ
“１”を記憶していると、信号ＦＲ１が“Ｈ”となる。
もし、データ記憶回路１０のうち１つでもデータ“２”
を記憶していると、信号ＦＲ２が“Ｈ”となる。もし、
データ記憶回路１０のうち１つでもデータ“３”を記憶
していると、信号ＦＲ３が“Ｈ”となる。

【０１１２】ワード線ＷＬ１〜４がＶＣＣに落とされた
（ｔ７〜ｔ８）後、電圧ＶＢＬ２が０Ｖ、信号ＰＲＥ１
が“Ｈ”となってビット線ＢＬｉとＢＬｉ＋１は０Ｖに
リセットされる（ｔ８〜ｔ９）。電圧ＶＢＬ１は０Ｖで
ある。またワード線ＷＬ１〜４も０Ｖにリセットされる
（ｔ８〜ｔ９）。

【０１１３】図１９、図２０および図２１は、図１８に
示される時間ｔ１〜ｔ９で行われる書き込み動作後の、
メモリセルの書き込み状態を検出する書き込みベリファ
イ動作を示している。ここでは、ビット線ＢＬ０、ＢＬ
２、…、ＢＬｉ、…、ＢＬ４２２２が選択され（代表と
してＢＬｉを示す）、ワード線ＷＬ２が選択されている
場合を示す。記憶レベルを３レベルに限定すれば容易に
３値記憶が実施できる。またここでは、電圧ＶＢＬ２は
０Ｖ、ＢＬＣ２は“Ｌ”、ＰＲＥ２は“Ｈ”、ＰＲＳＴ
は“Ｌ”、ＣＳＬｉは“Ｌ”、ＣＳＬｉ＋１は“Ｌ”の
ままで、ビット線ＢＬｉ＋１が０Ｖのままなので図１９
〜図２１への表示を省略している。

【０１１４】まず、電圧ＶＢＬ１が１．３Ｖとなってビ
ット線ＢＬｉが“Ｈ”に充電される（ｔ１）。また、信
号ＢＬＣ１が“Ｈ”となって、ビット線ＢＬｉが選択さ
れる（ｔ１）。電圧ＶＦＦが２．０Ｖに固定される。続
いて信号ＰＲＥ１が“Ｌ”となってビット線ＢＬｉと電
圧ＶＢＬ１が切り離される。ついで、選択されたブロッ
クの選択ゲートＳＧ１とＳＧ２、および非選択ワード線
ＷＬ１、３、４が電源電圧ＶＣＣにされ、選択ワード線
ＷＬ２が２．０Ｖにされる（ｔ２）。

【０１１５】選択ワード線ＷＬ２が２．０Ｖになると、
“３”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“３”データを記憶している状
態に達していればビット線ＢＬｉは“Ｈ”のままであ
る。“３”の制御データを記憶しているデータ記憶回路
１０に対応するメモリセルが“３”データを記憶してい
る状態に達していなければビット線ＢＬｉは“Ｌ”にな
る。“２”あるいは“１”の制御データを記憶している
データ記憶回路１０に対応するメモリセルは“３”デー
タを記憶している状態に達しないのでビット線ＢＬｉは
“Ｌ”になる。選択ゲートＳＧ１、ＳＧ２、ワード線Ｗ
Ｌ１〜ＷＬ４が０Ｖにリセットされた（ｔ３）後、信号
ＶＲＦＹ２が“Ｈ”となり、第２のサブデータが“０”
の場合のみ、ビット線ＢＬｉは“Ｈ”にされる（ｔ
４）。ここで電圧ＶＲＥＧはＶＣＣである。信号ＳＥＮ
２とＬＡＴ２が“Ｌ”になってクロック同期式インバー
タＣＩ３とＣＩ４は非活性化される（ｔ６）。信号ＰＲ
Ｏ２が“Ｈ”になって（ｔ７）、信号ＳＥＮ２が“Ｈ”
になる（ｔ８）とクロック同期式インバータＣＩ３が活
性化され、ビット線ＢＬｉの電圧がセンスされる。信号
ＬＡＴ２が“Ｈ”になる（ｔ９）とクロック同期式イン
バータＣＩ４が活性化され、センスされたビット線ＢＬ
ｉの信号の論理レベルがラッチされる。信号ＰＲＯ２が
“Ｌ”となり（ｔ１０）、“３”の制御データを記憶し
ているデータ記憶回路１０に対応するメモリセルが
“３”データを記憶している状態に達しているか否かの
検出（データ“３”のベリファイ読み出し）が終了す
る。この時点で、“３”の制御データを記憶しているデ
ータ記憶回路１０に対応するメモリセルが“３”データ
を記憶している状態に達していると検出された場合の
み、“３”の制御データを記憶しているデータ記憶回路
１０の制御データは“０”データに変更され、そのほか
の場合は、制御データは保持される（変更されない）。

【０１１６】続いて“２”の制御データを記憶している
データ記憶回路１０に対応するメモリセルが“２”デー
タを記憶している状態に達しているか否かを検出する動
作に入る。電圧ＶＢＬ１が１．３Ｖとなって（ｔ１
０）、信号ＰＲＥ１が“Ｈ”となりビット線ＢＬｉが
“Ｈ”に充電される（ｔ１１）。続いて信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される。ついで、選択されたブロックの選択ゲートＳＧ
１とＳＧ２、および非選択ワード線ＷＬ１、３、４が電
源電圧ＶＣＣにされ、選択ワード線ＷＬ２が１．２Ｖに
される（ｔ１２）。同時に、信号ＶＲＦＹ１が１．３Ｖ
にされ、ｎチャネルＭＯＳトランジスタＱｎ３４が導通
する。これによって、第１のサブデータが“０”の場合
のみ、ビット線ＢＬｉの電位は、ｎチャネルＭＯＳトラ
ンジスタＱｎ３４、Ｑｎ３５によって“Ｌ”になる（ｔ
１２〜ｔ１３）。

【０１１７】選択ワード線ＷＬ２が１．２Ｖになると、
“２”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“２”データを記憶している状
態に達していればビット線ＢＬｉは“Ｈ”のままであ
る。“２”の制御データを記憶しているデータ記憶回路
１０に対応するメモリセルが“２”データを記憶してい
る状態に達していなければビット線ＢＬｉは“Ｌ”にな
る。“１”の制御データを記憶しているデータ記憶回路
１０に対応するメモリセルは“２”データを記憶してい
る状態に達しないのでビット線ＢＬｉは“Ｌ”になる。
選択ゲートＳＧ１、ＳＧ２、ワード線ＷＬ１〜ＷＬ４が
０Ｖにリセットされた（ｔ１３）後、信号ＶＲＦＹ２が
“Ｈ”となり、第２のサブデータが“０”の場合のみ、
ビット線ＢＬｉは“Ｈ”にされる（ｔ１４）。ここで電
圧ＶＲＥＧはＶＣＣである。信号ＳＥＮ２とＬＡＴ２が
“Ｌ”になってクロック同期式インバータＣＩ３とＣＩ
４は非活性化される（ｔ１６）。信号ＰＲＯ２が“Ｈ”
になって（ｔ１７）、信号ＳＥＮ２が“Ｈ”になる（ｔ
１８）とクロック同期式インバータＣＩ３が活性化さ
れ、ビット線ＢＬｉの電圧がセンスされる。信号ＬＡＴ
２が“Ｈ”になる（ｔ１９）とクロック同期式インバー
タＣＩ４が活性化され、センスされたビット線ＢＬｉの
信号の論理レベルがラッチされる。信号ＰＲＯ２が
“Ｌ”となり（ｔ２０）、“２”の制御データを記憶し
ているデータ記憶回路１０に対応するメモリセルが
“２”データを記憶している状態に達しているか否かの
検出（データ“２”のベリファイ読み出し）が終了す
る。

【０１１８】この時点で、“３”の制御データを記憶し
ているデータ記憶回路１０に対応するメモリセルが
“３”データを記憶している状態に達していると検出さ
れた場合、データ記憶回路１０の制御データは“０”デ
ータに変更されている。“２”の制御データを記憶して
いるデータ記憶回路１０に対応するメモリセルが“２”
データを記憶している状態に達していると検出された場
合のみ、データ記憶回路１０の制御データは“１”デー
タに変更されている。そのほかの場合は、制御データは
保持される（変更されない）。

【０１１９】続いて“１”の制御データを記憶している
データ記憶回路１０に対応するメモリセルが“１”デー
タを記憶している状態に達しているか否かを検出する動
作に入る。電圧ＶＢＬ１が１．３Ｖとなって（ｔ２
０）、信号ＰＲＥ１が“Ｈ”となりビット線ＢＬｉが
“Ｈ”に充電される（ｔ２１）。続いて信号ＰＲＥ１が
“Ｌ”となってビット線ＢＬｉと電圧ＶＢＬ１が切り離
される。ついで、選択されたブロックの選択ゲートＳＧ
１とＳＧ２、および非選択ワード線ＷＬ１、３、４が電
源電圧ＶＣＣにされ、選択ワード線ＷＬ２が０．４Ｖに
される（ｔ２２）。

【０１２０】選択ワード線ＷＬ２が０．４Ｖになると、
“１”の制御データを記憶しているデータ記憶回路１０
に対応するメモリセルが“１”データを記憶している状
態に達していればビット線ＢＬｉは“Ｈ”のままであ
る。“１”の制御データを記憶しているデータ記憶回路
１０に対応するメモリセルが“１”データを記憶してい
る状態に達していなければビット線ＢＬｉは“Ｌ”にな
る。選択ゲートＳＧ１、ＳＧ２、ワード線ＷＬ１〜ＷＬ
４が０Ｖにリセットされた（ｔ２３）後、信号ＰＲＯ２
が１．３Ｖとなり（ｔ２４）、第２のサブデータが
“１”の場合、ビット線ＢＬｉは“Ｌ”にされる。第２
のサブデータが“０”の場合でビット線ＢＬｉがもとも
と“Ｈ”の場合は、ビット線ＢＬｉは“Ｈ”のままであ
る。第２のサブデータが“０”の場合でビット線ＢＬｉ
がもともと“Ｌ”の場合は、ｎチャネルＭＯＳトランジ
スタＱｎ４０のしきい値を１Ｖとすると、１．３Ｖの信
号ＰＲＯ２によってビット線ＢＬｉは高々０．３Ｖにし
かならない。０．３Ｖのビット線ＢＬｉの電圧が“Ｌ”
と検出されるようにクロック同期式インバータＣＩ１を
設定しておけば、ビット線ＢＬｉは“Ｌ”のままであ
る。続いて、信号ＶＲＦＹ１が“Ｈ”となって、第１の
サブデータが“０”の場合のみ、ビット線ＢＬｉは
“Ｈ”に変更される（ｔ２６）。信号ＳＥＮ１とＬＡＴ
１が“Ｌ”になってクロック同期式インバータＣＩ１と
ＣＩ２は非活性化される（ｔ２８）。信号ＰＲＯ１が
“Ｈ”になって（ｔ２９）、信号ＳＥＮ１が“Ｈ”にな
る（ｔ３０）とクロック同期式インバータＣＩ１が活性
化され、ビット線ＢＬｉの電圧がセンスされる。信号Ｌ
ＡＴ１が“Ｈ”になる（ｔ３１）とクロック同期式イン
バータＣＩ２が活性化され、ビット線ＢＬｉの信号の論
理レベルがラッチされる。信号ＰＲＯ１が“Ｌ”となっ
て（ｔ３２）、“１”の制御データを記憶しているデー
タ記憶回路１０に対応するメモリセルが“１”データを
記憶している状態に達しているか否かを検出する動作
（データ“１”のベリファイ読み出し）は終わる。この
時点で、“３”の制御データを記憶しているデータ記憶
回路１０に対応するメモリセルが“３”データを記憶し
ている状態に達していると検出された場合と、“２”の
制御データを記憶しているデータ記憶回路１０に対応す
るメモリセルが“２”データを記憶している状態に達し
ていると検出された場合と、“１”の制御データを記憶
しているデータ記憶回路１０に対応するメモリセルが
“１”データを記憶している状態に達していると検出さ
れた場合のみ、データ記憶回路１０の制御データは
“０”データに変更され、そのほかの場合は、制御デー
タは保持される（変更されない）。

【０１２１】信号ＢＬＣ１が“Ｌ”、信号ＰＲＥ１が
“Ｈ”、電圧ＶＦＦがＶＣＣとなって書き込みベリファ
イ動作が終わる。書き込みベリファイ動作で、メモリセ
ルの書き込み状態からデータ記憶回路１０に記憶されて
いる制御データが表８のように変更される。

【０１２２】

【表８】

【０１２３】従って、図１８のｔ１〜ｔ９に示される書
き込み動作と図１９〜図２１に示される書き込みベリフ
ァイ動作を、全ての制御データが“０”になるまで繰り
返すことで、メモリセルＭへのデータ書き込み（プログ
ラム）が行われる。ただし、好ましくは上述したような
第１の実施の形態と同様に、データ“３”のベリファイ
読み出し、データ“２”のベリファイ読み出し、データ
“１”のベリファイ読み出しを、以下のように選択的に
実行する。 （１）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出し、データ“１”のベリファ
イ読み出し全てを実行するには、図１９〜図２１に示さ
れたようにすればよい。 （２）データ“３”のベリファイ読み出し、データ
“２”のベリファイ読み出しのみを実行するには、図１
９〜図２１に示されたようにすればよい。 （３）データ“３”のベリファイ読み出し、データ
“１”のベリファイ読み出しのみを実行するには、図１
９〜図２１に示されたものから、時間ｔ１１〜ｔ２１を
省略すればよい。 （４）データ“３”のベリファイ読み出しのみを実行す
るには、図１９〜図２１に示されたものから、時間ｔ１
１〜ｔ３４を省略すればよい。ただし、ｔ１１で電圧Ｖ
ＢＬ１は０Ｖ、ＶＦＦはＶＣＣ、信号ＰＲＥ１は
“Ｈ”、ＢＬＣ１は“Ｌ”にリセットする。 （５）データ“２”のベリファイ読み出し、データ
“１”のベリファイ読み出しのみを実行するには、図１
９〜図２１に示されたものから、時間ｔ１〜ｔ１１を省
略すればよい。ただし、ｔ１１で電圧ＶＢＬ１は１．３
Ｖ、ＶＦＦは２．０Ｖ、ＢＬＣ１は“Ｈ”にセットして
おく。 （６）データ“２”のベリファイ読み出しのみを実行す
るには、図１９〜図２１に示されたものから、時間ｔ１
〜１１を省略すればよい。ただし、ｔ１１で電圧ＶＢＬ
１は１．３Ｖ、ＶＦＦは２．０Ｖ、ＢＬＣ１は“Ｈ”に
セットしておく。 （７）データ“１”のベリファイ読み出しのみを実行す
るには、図１９〜図２１に示されたものから、時間ｔ１
〜ｔ２１を省略すればよい。ただし、ｔ２１で電圧ＶＢ
Ｌ１は１．３Ｖ、ＶＦＦは２．０Ｖ、ＢＬＣ１は“Ｈ”
にセットしておく。

【０１２４】ここで、本発明の第２の実施の形態におけ
る書き込みベリファイ動作に際しては、データ“２”の
ベリファイ読み出しを実行するに当って、第２のサブデ
ータ回路２１のみがビット線電位をセンスする。即ち、
仮にデータ記憶回路１０を構成する第１のサブデータ回
路２０および第２のサブデータ回路２１の間でセンス感
度がずれていると、メモリセルが“２”データを記憶し
ている状態に達している場合に、データ“２”のベリフ
ァイ読み出しに際しこれら２つのサブデータ回路を共に
使用してデータ記憶回路１０の制御データを“２”から
“０”に変更しようとしても、制御データが例えば
“２”から“３”に変更されてしまうことがある。従っ
て、データ“２”を書き込みたいメモリセルにデータ
“３”が書き込まれるおそれがある。

【０１２５】こうした問題を回避するため、本発明の第
２の実施の形態では、書き込みベリファイ動作のうちデ
ータ“２”のベリファイ読み出しについて、第２のサブ
データ回路２１のみがビット線電位をセンスし、メモリ
セルが“２”データを記憶している状態に達している場
合は、データ“２”のベリファイ読み出しの際データ記
憶回路１０の制御データを、一旦“２”から“１”に変
更する。ついで、このようなデータ“２”のベリファイ
読み出しの後にデータ“１”のベリファイ読み出しが実
行されると、先に“２”から“１”に変更された制御デ
ータはここで必ず“０”になる。つまり、データ記憶回
路１０の制御データが正しく変換され、ひいては安定し
た書き込みベリファイ結果を得ることができる。

【０１２６】図２２は、本発明の第２の実施の形態にお
いて、多値メモリに対するプログラムの詳細な流れを示
している。このプログラムの流れは、図１に示される制
御信号および制御電圧発生回路７で制御される。なおこ
こでは、図１０に示されるプログラムの流れと違って、
データ“２”のベリファイ読み出しが実行されると、続
いて、必ずデータ“１”のベリファイ読み出しが実行さ
れるように設定されている。

【０１２７】制御信号入力端子８に入力されたプログラ
ムスタートの命令でプログラムは始まる。制御信号およ
び制御電圧発生回路７内に設けられる変数ＩＷＴをカウ
ントするカウンタ回路がリセットされＩＷＴは０にされ
る（Ｓ１）。データ入出力端子５に入力された４２２４
ビット分の初期制御データがデータ記憶回路１０にロー
ドされる（Ｓ２）。

【０１２８】データロード後、書き込み動作が行われ、
このとき、変数ＩＷＴは１だけインクリメントされる
（Ｓ３）。データ検出回路９の出力ＦＲ３が“Ｈ”か否
かが調べられる（Ｓ４）。データ検出回路９の出力ＦＲ
３が“Ｈ”でデータ“３”がデータ記憶回路１０に残っ
ていれば、変数ＩＷＴが予め決められたＷ３以上か否か
が調べられる（Ｓ５）。変数ＩＷＴがＷ３以上なら、デ
ータ“３”のベリファイ読み出しが行われる（Ｓ６）。
ＦＲ３が“Ｌ”あるいは変数ＩＷＴがＷ３より小さけれ
ば、データ“３”のベリファイ読み出しは省略される。

【０１２９】続いて、データ検出回路９の出力ＦＲ２が
“Ｈ”か否かが調べられる（Ｓ７）。データ検出回路９
の出力ＦＲ２が“Ｈ”でデータ“２”がデータ記憶回路
１０に残っていれば、変数ＩＷＴが予め決められたＷ２
以上か否かが調べられる（Ｓ８）。変数ＩＷＴがＷ２以
上なら、データ“２”のベリファイ読み出しが行われる
（Ｓ９）。ＦＲ２が“Ｌ”あるいは変数ＩＷＴがＷ２よ
り小さければ、データ“２”のベリファイ読み出しは省
略される。

【０１３０】続いて、データ検出回路９の出力ＦＲ１が
“Ｈ”か否かが調べられる（Ｓ１０）。データ検出回路
９の出力ＦＲ１が“Ｈ”でデータ“１”がデータ記憶回
路１０に残っていれば、変数ＩＷＴが予め決められたＷ
１以上か否かが調べられる（Ｓ１１）。変数ＩＷＴがＷ
１以上なら、データ“１”のベリファイ読み出しが行わ
れる（Ｓ１２）。ＦＲ１が“Ｌ”あるいは変数ＩＷＴが
Ｗ１より小さければ、データ“１”のベリファイ読み出
しは省略される。ただし、データ“２”のベリファイ読
み出し（Ｓ９）が行われた場合、常にデータ“１”ベリ
ファイ読み出し（Ｓ１２）は行われる。

【０１３１】続いて、データ検出回路９の出力ＦＲ３、
ＦＲ２、ＦＲ１の全てが“Ｌ”であればプログラム終了
となる（Ｓ１３、Ｓ１４、Ｓ１５）。データ検出回路９
の出力ＦＲ３、ＦＲ２、ＦＲ１のうち１つでも“Ｈ”が
あれば、再度、書き込み動作（Ｓ３）にもどる。変数Ｉ
ＷＴが１つ増えるごとに選択されたワード線に印加され
る書き込み時の電圧（図１７に示される時間ｔ３からｔ
７の間の選択ワード線の電圧）は０．４Ｖずつ増加さ
れ、“１”、“２”、“３”書き込みされるメモリセル
Ｍのしきい値はほぼ０．４Ｖずつ上昇していく。予め決
められるＷ１、Ｗ２、Ｗ３は、次のようにして決められ
る。

【０１３２】再度、図１１を参照して説明する。図１１
はメモリセルＭの書き込み特性の例を示している。横軸
は書き込み動作回数ＩＷＴである。縦軸は、書き込み動
作回数ＩＷＴ後の最も書き込み易いメモリセル（白丸）
と最も書き込み難いメモリセル（黒丸）のしきい値を示
している。最も書き込み易いメモリセルのしきい値は、
１回目の書き込み動作後に０．１Ｖに達する。このとき
最も書き込み難いメモリセルのしきい値は−１．５Ｖで
ある。書き込み動作回数が１つ増えるごとに選択ワード
線の書き込み時の電圧が０．４Ｖずつ増えるので、メモ
リセルのしきい値もほぼ０．４Ｖずつ上昇する。ただ
し、“１”の制御データを記憶しているデータ記憶回路
１０に繋がるメモリセルＭのしきい値は、０．８Ｖ低
い。

【０１３３】１回目の書き込み動作後では、どのメモリ
セルのしきい値も０．４Ｖに達しないので、データ
“３”、データ“２”、データ“１”のベリファイ読み
出しの全ては必要ない。４回目以降では、最も書き込み
易いメモリセルのしきい値は、１．２Ｖを越えるので、
データ“２”のベリファイ読み出しが必要となる。ま
た、“１”の制御データを記憶しているデータ記憶回路
１０に繋がるメモリセルＭのしきい値は、０．４Ｖを越
えるので、データ“１”のベリファイ読み出しも必要に
なる。よって、Ｗ１、Ｗ２は４と予め決められる。６回
目以降では、最も書き込み易いメモリセルのしきい値
は、２．０Ｖを越えるので、データ“３”のベリファイ
読み出しが必要となる。よって、Ｗ３は６と予め決めら
れる。

【０１３４】９回目の書き込み動作後には、つまりＩＷ
Ｔ＝９以降、データ検出回路の出力ＦＲ１とＦＲ２は
“Ｌ”となる。１０回目の書き込み動作後には、最も書
き込み難いメモリセルのしきい値でさえ２．０Ｖを越え
る。よって、少なくともＩＷＴ＝１１以降、データ検出
回路の出力ＦＲ３は“Ｌ”となる。

【０１３５】図２３に、図１２に示したデータ検出回路
９を使用した場合のプログラムの流れを示す。ステップ
Ｓ４、Ｓ７、Ｓ１０は、それぞれ信号ＤＥＣ３Ｂ、ＤＥ
Ｃ２Ｂ、ＤＥＣ１Ｂを“Ｌ”として、信号ＦＲ３、ＦＲ
２、ＦＲ１を調べることで実行される。ステップＳ１３
は、信号ＤＥＣＢを“Ｌ”として、信号ＰＴを調べるこ
とで実行される。そのほかは、図２２に示した流れと同
じであり、ここでも第１の実施の形態と全く同様の流れ
に従って、プログラムが実行される。

【０１３６】なお本発明の第２の実施の形態では、図１
８の時間ｔ１〜ｔ９に示される書き込み動作と図１９〜
図２１に示される書き込みベリファイ動作を全ての制御
データが“０”になるまで繰り返し、データ書き込みを
行ってもよい。この場合、図１に示されるデータ検出回
路９として、図２４に示す回路構成のものを使用するこ
とも可能である。即ち図２４に示されるデータ検出回路
においては、第１のサブデータ回路２０内のノードＮａ
ｉにｎチャネルＭＯＳトランジスタＱｎ４７のゲート電
極とｎチャネルＭＯＳトランジスタＱｎ４９の電流通路
の一端が接続され、第２のサブデータ回路２１内のノー
ドＮａｉ＋１にｎチャネルＭＯＳトランジスタＱｎ４８
のゲート電極とｎチャネルＭＯＳトランジスタＱｎ５０
の電流通路の一端がそれぞれ接続される。ｎチャネルＭ
ＯＳトランジスタＱｎ４７、Ｑｎ４８は、全てのサブデ
ータ回路が“０”のサブデータを記憶しているか否かを
検出するための回路である。全てのサブデータ回路が
“０”のサブデータを記憶している場合、信号線ＰＴと
接地レベルが非導通となり、４２２４個のサブデータ回
路のうち１つでも“１”のサブデータを記憶している
と、信号線P Ｔと接地レベルが導通となる。ｎチャネル
ＭＯＳトランジスタＱｎ４９、Ｑｎ５０は、全てのサブ
データ回路に“０”のサブデータを記憶させるための回
路である。信号ＰＲＳＴが“Ｈ”になると、４２２４個
のサブデータ回路に“０”のサブデータがセットされ
る。

【０１３７】さらにデータ記憶回路の回路構成は、図５
に示される第１の実施の形態のものを使用しても容易に
実施できる。また逆に、第１の実施の形態において、図
１４に示されるようなクロック同期式インバータをセン
スアンプとして用いたデータ記憶回路を使用しても容易
に実施できる。

【０１３８】以上のように、本願第１の発明における多
値メモリは、少なくとも消去状態と第１の書き込み状態
と第２の書き込み状態とを持ち電気的に書き込み可能な
メモリセル（Ｍ）、および前記メモリセル（Ｍ）に書き
込み電圧を印加し所定の書き込みを行う書き込み動作
と、前記書き込み動作後に前記メモリセル（Ｍ）が前記
第１の書き込み状態に達したか否かを確認する第１の書
き込み確認動作、あるいは、前記書き込み動作後に前記
メモリセル（Ｍ）が前記第２の書き込み状態に達したか
否かを確認する第２の書き込み確認動作とを繰り返しな
がらデータ書き込みを行う書き込み回路（２、３、６、
７、９）を備えた多値メモリであって、前記書き込み回
路（２、３、６、７、９）は、データ書き込み当初の第
１の期間は、前記第２の書き込み確認動作を省略して前
記書き込み動作と前記第１の書き込み確認動作を繰り返
し、前記第１の期間の後の第２の期間は、前記書き込み
動作と前記第１の書き込み確認動作と前記第２の書き込
み確認動作を繰り返すことを特徴とする。

【０１３９】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記書き込み回路（２、３、６、７、９）は、前
記第２の期間の後の第３の期間は、前記第１の書き込み
確認動作を省略して前記書き込み動作と前記第２の書き
込み確認動作を繰り返す。 （２）前記書き込み回路（２、３、６、７、９）は、前
記メモリセル（Ｍ）が所定の前記第１の書き込み状態あ
るいは第２の書き込み状態に達したと確認すると、前記
メモリセル（Ｍ）に印加する書き込み電圧を変更する。

【０１４０】あるいは、本願第１の発明における多値メ
モリは、少なくとも消去状態と第１の書き込み状態と第
２の書き込み状態とを持ち電気的に書き込み可能な複数
のメモリセル（Ｍ）、および前記複数のメモリセル
（Ｍ）に書き込み電圧を印加し所定の書き込みを行う書
き込み動作と、前記書き込み動作後に前記複数のメモリ
セル（Ｍ）のうち第１の書き込み状態となるべきメモリ
セル（Ｍ）が前記第１の書き込み状態に達したか否かを
確認する第１の書き込み確認動作、あるいは、前記書き
込み動作後に前記複数のメモリセル（Ｍ）のうち第２の
書き込み状態となるべきメモリセル（Ｍ）が前記第２の
書き込み状態に達したか否かを確認する第２の書き込み
確認動作とを繰り返しながらデータ書き込みを行う書き
込み回路（２、３、６、７、９）を備えた多値メモリで
あって、前記書き込み回路（２、３、６、７、９）は、
データ書き込み当初の第１の期間は、前記第２の書き込
み確認動作を省略して前記書き込み動作と前記第１の書
き込み確認動作を繰り返し、前記第１の期間の後の第２
の期間は、前記書き込み動作と前記第１の書き込み確認
動作と前記第２の書き込み確認動作を繰り返すことを特
徴とする。

【０１４１】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記書き込み回路（２、３、６、７、９）は、前
記第２の期間の後の第３の期間は、前記第１の書き込み
確認動作を省略して前記書き込み動作と前記第２の書き
込み確認動作を繰り返す。 （２）前記書き込み回路（２、３、６、７、９）は、前
記第１の書き込み状態となるべきメモリセル（Ｍ）が前
記第１の書き込み状態に達したと確認すると、前記第１
の書き込み状態となるべきメモリセル（Ｍ）に印加する
書き込み電圧を変更し、前記第２の書き込み状態となる
べきメモリセル（Ｍ）が前記第２の書き込み状態に達し
たと確認すると、前記第２の書き込み状態となるべきメ
モリセル（Ｍ）に印加する書き込み電圧を変更する。 （３）前記第１の期間は予め決められている。 （４）前記書き込み回路（２、３、６、７、９）は、前
記第１の書き込み状態となるべきメモリセル（Ｍ）の全
てが前記第１の書き込み状態に達したと確認すると、前
記第１の書き込み確認動作を省略して前記書き込み動作
と前記第２の書き込み確認動作を繰り返す。 （５）前記書き込み回路（２、３、６、７、９）は、前
記第１の書き込み状態となるべきメモリセル（Ｍ）の全
てが前記第１の書き込み状態に達したか否かを一括して
検出する。 （６）前記書き込み回路（２、３、６、７、９）は、前
記第２の書き込み状態となるべきメモリセル（Ｍ）の全
てが前記第２の書き込み状態に達したか否かを一括して
検出する。 （７）前記第１の書き込み状態となるべきメモリセル
（Ｍ）に印加される書き込み電圧と前記第２の書き込み
状態となるべきメモリセル（Ｍ）に印加される書き込み
電圧が等しい。 （８）前記書き込み回路（２、３、６、７、９）は、書
き込みが行われたメモリセル（Ｍ）の全てが所定の書き
込み状態に達したことを確認して前記書き込み動作を終
了する。 （９）前記書き込み回路（２、３、６、７、９）は、書
き込みが行われたメモリセル（Ｍ）の全てが所定の書き
込み状態に達したことを一括して検出する。

【０１４２】また、本願第２の発明における多値メモリ
は、各々がｎ値（ｎ≧３）のデータを記憶可能な複数の
不揮発性メモリセル（Ｍ）から構成されるメモリセルア
レイ（１）、および前記メモリセルアレイ（１）中の選
択されたメモリセル（Ｍ）に書き込み動作中に印加され
る書き込み制御電圧を決める制御データを記憶するデー
タ記憶回路（１０）を具備し、前記データ記憶回路（１
０）は、前記データ記憶回路（１０）に記憶されている
前記制御データに基づいて選択されたメモリセル（Ｍ）
に前記書き込み制御電圧を印加し、第１の制御データを
記憶している前記データ記憶回路（１０）は、選択され
たメモリセル（Ｍ）の書き込み状態が第１の状態に達し
たか否かを検出し、達している場合に制御データを第２
の制御データに変更し、前記第２の制御データを記憶し
ている前記データ記憶回路（１０）は、選択されたメモ
リセル（Ｍ）の書き込み状態が第２の状態に達したか否
かを検出し、達している場合に制御データを第３の制御
データに変更することを特徴とする。

【０１４３】さらに、本発明の望ましい実施様態として
は、次のものがあげられる。 （１）前記第１の状態は第１のしきい値レベルを有し、
前記第２の状態は前記第１のしきい値レベルよりも低い
第２のしきい値レベルを有する。 （２）前記データ記憶回路（１０）は、第１のサブデー
タ回路（ＣＩ１、ＣＩ２、Ｑｎ３３、Ｑｎ３４、Ｑｎ３
５）と第２のサブデータ回路（ＣＩ３、ＣＩ４、Ｑｎ４
０、Ｑｎ４１、Ｑｎ４２）から構成され、第１のサブデ
ータ回路（ＣＩ１、ＣＩ２、Ｑｎ３３、Ｑｎ３４、Ｑｎ
３５）に第１の論理レベルのサブデータを記憶し第２の
サブデータ回路（ＣＩ３、ＣＩ４、Ｑｎ４０、Ｑｎ４
１、Ｑｎ４２）に前記第１の論理レベルのサブデータを
記憶して、前記第１の制御データを記憶し、第１のサブ
データ回路（ＣＩ１、ＣＩ２、Ｑｎ３３、Ｑｎ３４、Ｑ
ｎ３５）に前記第１の論理レベルのサブデータを記憶し
第２のサブデータ回路（ＣＩ３、ＣＩ４、Ｑｎ４０、Ｑ
ｎ４１、Ｑｎ４２）に第２の論理レベルのサブデータを
記憶して、前記第２の制御データを記憶し、第１のサブ
データ回路（ＣＩ１、ＣＩ２、Ｑｎ３３、Ｑｎ３４、Ｑ
ｎ３５）に前記第２の論理レベルのサブデータを記憶し
第２のサブデータ回路（ＣＩ３、ＣＩ４、Ｑｎ４０、Ｑ
ｎ４１、Ｑｎ４２）に前記第２の論理レベルのサブデー
タを記憶して、前記第３の制御データを記憶する。 （３）前記データ記憶回路（１０）は、選択されたメモ
リセル（Ｍ）の書き込み状態が前記第１の状態に達した
か否かを、第１および第２のサブデータ回路の一方で検
出し、選択されたメモリセル（Ｍ）の書き込み状態が前
記第２の状態に達したか否かを、第１および第２のサブ
データ回路の他方で検出する。 （４）さらに、全ての前記データ記憶回路（１０）を構
成する第１および第２のサブデータ回路に記憶されてい
る全てのサブデータが前記第２の論理レベルであるか否
かを一括して検出する回路を具備する。 （５）前記メモリセル（Ｍ）は４値記憶可能であって、
前記第１および第２のサブデータ回路はそれぞれ１つの
フリップフロップ回路を含む。 （６）前記メモリセル（Ｍ）は３値記憶可能であって、
前記第１および第２のサブデータ回路はそれぞれ１つの
フリップフロップ回路を含む。

【０１４４】なお、本発明は上述したような第１、第２
の実施の形態に限定されるものではない。例えば、ＮＯ
Ｒ型のメモリセルアレイを有する多値記憶不揮発性半導
体記憶装置や、ホットエレクトロン注入書き込み式の多
値記憶不揮発性半導体記憶装置であっても同様に実施で
き、その他本発明の要旨を逸脱しない範囲で、種々変形
して実施することが可能である。

【０１４５】

【発明の効果】本願第１の発明に係わる多値メモリは、
書き込み後に行われる書き込みベリファイが必要な書き
込み状態にのみ注目して書き込みベリファイを行ってい
る。つまり、データ“１”、“２”、“３”ベリファイ
読み出しを選択して実行する。メモリセルがそれぞれの
書き込み状態に達する時間に差があるので、これを考慮
して必要なベリファイ読み出しのみを実行する。これに
よって、冗長な書き込みベリファイ時間を省略し、高速
に書き込み可能な多値メモリを実現することができる。

【０１４６】また、本願第２の発明に係わる多値メモリ
は、書き込み後に行われる書き込みベリファイ時に、あ
る書き込み状態を検出するのに１つのサブデータ回路の
みでセンス動作を行っている。これによって、書き込み
ベリファイ結果が安定し、信頼性の高い多値メモリを実
現することができる。

【図面の簡単な説明】

【図１】 本発明の多値メモリの概略構成を示すブロッ
ク図。

【図２】 本発明の第１の実施の形態において図１に示
されたメモリセルアレイおよびビット線制御回路の構成
例を示す回路図。

【図３】 図２に示されたメモリセルと選択トランジス
タの断面図。

【図４】 図２に示されたＮＡＮＤ型セルユニットの断
面図。

【図５】 図２に示されたメモリセルアレイとデータ記
憶回路のより具体的な構成例を説明するための回路図。

【図６】 図１に示されたデータ検出回路の構成例を示
す図。

【図７】 本発明の第１の実施の形態においてメモリセ
ルに記憶されている４値データの読み出し動作を示すタ
イミングチャート。

【図８】 本発明の第１の実施の形態においてデータ記
憶回路への制御データの初期設定と書き込み動作を示す
タイミングチャート。

【図９】 本発明の第１の実施の形態において書き込み
ベリファイ動作を示すタイミングチャート。

【図１０】 本発明の第１の実施の形態において多値メ
モリに対するプログラムの流れを示すフローチャート。

【図１１】 本発明の第１の実施の形態においてメモリ
セルの書き込み特性を示す図、

【図１２】 図１に示されたデータ検出回路の変形例を
示す図。

【図１３】 本発明の第１の実施の形態において多値メ
モリに対するプログラムの流れの変形例を示すフローチ
ャート。

【図１４】 本発明の第２の実施の形態において図１に
示されたメモリセルアレイおよびビット線制御回路の具
体的な構成例を説明するための回路図。

【図１５】 図１４に示されたクロック同期式インバー
タのシンボル図およびその詳細な回路図。

【図１６】 本発明の第２の実施の形態においてメモリ
セルに記憶されている４値データの読み出し動作を示す
タイミングチャート。

【図１７】 本発明の第２の実施の形態においてメモリ
セルに記憶されている４値データの読み出し動作を示す
タイミングチャート。

【図１８】 本発明の第２の実施の形態においてデータ
記憶回路への制御データの初期設定と書き込み動作を示
すタイミングチャート。

【図１９】 本発明の第２の実施の形態において書き込
みベリファイ動作を示すタイミングチャート。

【図２０】 本発明の第２の実施の形態において書き込
みベリファイ動作を示すタイミングチャート。

【図２１】 本発明の第２の実施の形態において書き込
みベリファイ動作を示すタイミングチャート。

【図２２】 本発明の第２の実施の形態において多値メ
モリに対するプログラムの流れを示すフローチャート。

【図２３】 本発明の第１の実施の形態において多値メ
モリに対するプログラムの流れの変形例を示すフローチ
ャート。

【図２４】 図１に示されたデータ検出回路の変形例を
示す図。

【符号の説明】

１…メモリセルアレイ、 ２…ビット線制御回路、 ３…カラムデコーダ、 ４…データ入出力バッファ、 ５…データ入出力端子、 ６…ワード線制御回路、 ７…制御信号および制御電圧発生回路、 ８…制御信号入出力端子、 ９…データ検出回路、 １０…データ記憶回路、 １１…ｐ型半導体基板、 １２…ｎ型の拡散層、 １３…絶縁膜、 １４…浮遊ゲート、 １５…絶縁膜、 １６…制御ゲート、 １７…絶縁膜、 １８…選択ゲート、 ２０…第１のサブデータ回路 ２１…第２のサブデータ回路 Ｍ…メモリセル、 Ｓ…選択トランジスタ、 ＷＬ…ワード線、 ＢＬ…ビット線、 ＳＧ…選択ゲート、 ＳＲＣ…共通ソース線、 Ｑｎ…ｎチャネルＭＯＳトランジスタ、 Ｑｐ…ｐチャネルＭＯＳトランジスタ、 Ｉ…インバータ、 Ｇ…論理ゲート、 ＶＣＣ…電源電圧、 ＣＩ…クロック同期式インバータ。

Claims (20)

【特許請求の範囲】
1. 【請求項１】少なくとも消去状態と第１の書き込み状態
   と第２の書き込み状態とを持ち電気的に書き込み可能な
   メモリセル、および前記メモリセルに書き込み電圧を印
   加し所定の書き込みを行う書き込み動作と、前記書き込
   み動作後に前記メモリセルが前記第１の書き込み状態に
   達したか否かを確認する第１の書き込み確認動作、ある
   いは、前記書き込み動作後に前記メモリセルが前記第２
   の書き込み状態に達したか否かを確認する第２の書き込
   み確認動作と、を繰り返しながらデータ書き込みを行う
   書き込み回路を備えた多値メモリであって、 前記書き込み回路は、データ書き込み当初の第１の期間
   は、前記第２の書き込み確認動作を省略して前記書き込
   み動作と前記第１の書き込み確認動作を繰り返し、前記
   第１の期間の後の第２の期間は、前記書き込み動作と前
   記第１の書き込み確認動作と前記第２の書き込み確認動
   作を繰り返すことを特徴とする多値メモリ。
2. 【請求項２】前記書き込み回路は、前記第２の期間の後
   の第３の期間は、前記第１の書き込み確認動作を省略し
   て前記書き込み動作と前記第２の書き込み確認動作を繰
   り返すことを特徴とする請求項１記載の多値メモリ。
3. 【請求項３】前記書き込み回路は、前記メモリセルが所
   定の前記第１の書き込み状態あるいは第２の書き込み状
   態に達したと確認すると、前記メモリセルに印加する書
   き込み電圧を変更することを特徴とする請求項１または
   請求項２記載の多値メモリ。
4. 【請求項４】少なくとも消去状態と第１の書き込み状態
   と第２の書き込み状態とを持ち電気的に書き込み可能な
   複数のメモリセル、および前記複数のメモリセルに書き
   込み電圧を印加し所定の書き込みを行う書き込み動作
   と、前記書き込み動作後に前記複数のメモリセルのうち
   第１の書き込み状態となるべきメモリセルが前記第１の
   書き込み状態に達したか否かを確認する第１の書き込み
   確認動作、あるいは、前記書き込み動作後に前記複数の
   メモリセルのうち第２の書き込み状態となるべきメモリ
   セルが前記第２の書き込み状態に達したか否かを確認す
   る第２の書き込み確認動作と、を繰り返しながらデータ
   書き込みを行う書き込み回路を備えた多値メモリであっ
   て、 前記書き込み回路は、データ書き込み当初の第１の期間
   は、前記第２の書き込み確認動作を省略して前記書き込
   み動作と前記第１の書き込み確認動作を繰り返し、前記
   第１の期間の後の第２の期間は、前記書き込み動作と前
   記第１の書き込み確認動作と前記第２の書き込み確認動
   作を繰り返すことを特徴とする多値メモリ。
5. 【請求項５】前記書き込み回路は、前記第２の期間の後
   の第３の期間は、前記第１の書き込み確認動作を省略し
   て前記書き込み動作と前記第２の書き込み確認動作を繰
   り返すことを特徴とする請求項４記載の多値メモリ。
6. 【請求項６】前記書き込み回路は、前記第１の書き込み
   状態となるべきメモリセルが前記第１の書き込み状態に
   達したと確認すると、前記第１の書き込み状態となるべ
   きメモリセルに印加する書き込み電圧を変更し、前記第
   ２の書き込み状態となるべきメモリセルが前記第２の書
   き込み状態に達したと確認すると、前記第２の書き込み
   状態となるべきメモリセルに印加する書き込み電圧を変
   更することを特徴とする請求項４または請求項５記載の
   多値メモリ。
7. 【請求項７】前記第１の期間は予め決められていること
   を特徴とする請求項４または請求項５記載の多値メモ
   リ。
8. 【請求項８】前記書き込み回路は、前記第１の書き込み
   状態となるべきメモリセルの全てが前記第１の書き込み
   状態に達したと確認すると、前記第１の書き込み確認動
   作を省略して前記書き込み動作と前記第２の書き込み確
   認動作を繰り返すことを特徴とする請求項５記載の多値
   メモリ。
9. 【請求項９】前記書き込み回路は、前記第１の書き込み
   状態となるべきメモリセルの全てが前記第１の書き込み
   状態に達したか否かを一括して検出することを特徴とす
   る請求項８記載の多値メモリ。
10. 【請求項１０】前記書き込み回路は、前記第２の書き込
    み状態となるべきメモリセルの全てが前記第２の書き込
    み状態に達したか否かを一括して検出することを特徴と
    する請求項８または請求項９記載の多値メモリ。
11. 【請求項１１】前記第１の書き込み状態となるべきメモ
    リセルに印加される書き込み電圧と前記第２の書き込み
    状態となるべきメモリセルに印加される書き込み電圧が
    等しいことを特徴とする請求項４記載の多値メモリ。
12. 【請求項１２】前記書き込み回路は、書き込みが行われ
    たメモリセルの全てが所定の書き込み状態に達したこと
    を確認して前記書き込み動作を終了することを特徴とす
    る請求項４記載の多値メモリ。
13. 【請求項１３】前記書き込み回路は、書き込みが行われ
    たメモリセルの全てが所定の書き込み状態に達したこと
    を一括して検出することを特徴とする請求項１２記載の
    多値メモリ。
14. 【請求項１４】各々がｎ値（ｎ≧３）のデータを記憶可
    能な複数の不揮発性メモリセルから構成されるメモリセ
    ルアレイ、および前記メモリセルアレイ中の選択された
    メモリセルに書き込み動作中に印加される書き込み制御
    電圧を決める制御データを記憶するデータ記憶回路を具
    備し、 前記データ記憶回路は、前記データ記憶回路に記憶され
    ている前記制御データに基づいて選択されたメモリセル
    に前記書き込み制御電圧を印加し、 第１の制御データを記憶している前記データ記憶回路
    は、選択されたメモリセルの書き込み状態が第１の状態
    に達したか否かを検出し、達している場合に制御データ
    を第２の制御データに変更し、前記第２の制御データを
    記憶している前記データ記憶回路は、選択されたメモリ
    セルの書き込み状態が第２の状態に達したか否かを検出
    し、達している場合に制御データを第３の制御データに
    変更することを特徴とする多値メモリ。
15. 【請求項１５】前記第１の状態は第１のしきい値レベル
    を有し、前記第２の状態は前記第１のしきい値レベルよ
    りも低い第２のしきい値レベルを有することを特徴とす
    る請求項１４記載の多値メモリ。
16. 【請求項１６】前記データ記憶回路は、第１のサブデー
    タ回路と第２のサブデータ回路から構成され、第１のサ
    ブデータ回路に第１の論理レベルのサブデータを記憶し
    第２のサブデータ回路に前記第１の論理レベルのサブデ
    ータを記憶して、前記第１の制御データを記憶し、第１
    のサブデータ回路に前記第１の論理レベルのサブデータ
    を記憶し第２のサブデータ回路に第２の論理レベルのサ
    ブデータを記憶して、前記第２の制御データを記憶し、
    第１のサブデータ回路に前記第２の論理レベルのサブデ
    ータを記憶し第２のサブデータ回路に前記第２の論理レ
    ベルのサブデータを記憶して、前記第３の制御データを
    記憶することを特徴とする請求項１４記載の多値メモ
    リ。
17. 【請求項１７】前記データ記憶回路は、選択されたメモ
    リセルの書き込み状態が前記第１の状態に達したか否か
    を、第１および第２のサブデータ回路の一方で検出し、
    選択されたメモリセルの書き込み状態が前記第２の状態
    に達したか否かを、第１および第２のサブデータ回路の
    他方で検出することを特徴とする請求項１６記載の多値
    メモリ。
18. 【請求項１８】さらに、全ての前記データ記憶回路を構
    成する第１および第２のサブデータ回路に記憶されてい
    る全てのサブデータが前記第２の論理レベルであるか否
    かを一括して検出する回路を具備することを特徴とする
    請求項１６記載の多値メモリ。
19. 【請求項１９】前記メモリセルは４値記憶可能であっ
    て、前記第１および第２のサブデータ回路はそれぞれ１
    つのフリップフロップ回路を含むことを特徴とする請求
    項１６記載の多値メモリ。
20. 【請求項２０】前記メモリセルは３値記憶可能であっ
    て、前記第１および第２のサブデータ回路はそれぞれ１
    つのフリップフロップ回路を含むことを特徴とする請求
    項１６記載の多値メモリ。