JP3180669B2 - 不揮発性半導体メモリおよびその書き込み方法 - Google Patents
不揮発性半導体メモリおよびその書き込み方法Info
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Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き変え
可能な不揮発性半導体メモリおよびその書き込み方法に
関し、特に、デ−タ書込み後の「メモリセルしきい値分
布幅」を狭く設定するフラッシュメモリ等において好適
な不揮発性半導体メモリおよびその書き込み方法に関す
る。
可能な不揮発性半導体メモリおよびその書き込み方法に
関し、特に、デ−タ書込み後の「メモリセルしきい値分
布幅」を狭く設定するフラッシュメモリ等において好適
な不揮発性半導体メモリおよびその書き込み方法に関す
る。
【０００２】
【従来の技術】不揮発性半導体メモリを構成するメモリ
セルには、制御ゲ−トを低電位にしドレインを高電位に
して、フロ−ティングゲ−トからトンネル電流により電
子を引き抜き、そのしきい値電圧(以下“Ｖｔｍ”と略
記する)を低い状態(論理‘1’)にすることでデ−タの書
込みを行い、一方、ドレインを低電位にし制御ゲ−トを
高電位にして、フロ−ティングゲ−トに電子を引き込
み、そのＶｔｍを高い状態(論理‘0’)にすることでデ
−タの消去を行うものが知られている。
セルには、制御ゲ−トを低電位にしドレインを高電位に
して、フロ−ティングゲ−トからトンネル電流により電
子を引き抜き、そのしきい値電圧(以下“Ｖｔｍ”と略
記する)を低い状態(論理‘1’)にすることでデ−タの書
込みを行い、一方、ドレインを低電位にし制御ゲ−トを
高電位にして、フロ−ティングゲ−トに電子を引き込
み、そのＶｔｍを高い状態(論理‘0’)にすることでデ
−タの消去を行うものが知られている。
【０００３】このようなメモリセルへのデ−タの書込み
や消去では、Ｖｔｍの上限(Ｖｔ1)と下限(Ｖｔ0)を設定
し、対象とする全てのメモリセルがそれらのＶｔｍ領域
(Ｖｔ1〜Ｖｔ0)に入った時点で該動作(書込み又は消去
動作)を終了することになる。この動作について、図１
１及び図１２を参照して以下に説明する。
や消去では、Ｖｔｍの上限(Ｖｔ1)と下限(Ｖｔ0)を設定
し、対象とする全てのメモリセルがそれらのＶｔｍ領域
(Ｖｔ1〜Ｖｔ0)に入った時点で該動作(書込み又は消去
動作)を終了することになる。この動作について、図１
１及び図１２を参照して以下に説明する。
【０００４】なお、図１１は、従来のフラッシュメモリ
の消去動作及び書込み動作の一例を示す処理フロ−図で
あって、そのうち(Ａ)は、消去動作フロ−図であり、
(Ｂ)は、書込み動作フロ−図である。また、図１２は、
図１１に示す「消去及び書込み処理フロ−」により実現
されるセルしきい値電圧の分布図であって、そのうち
(Ａ)は、２値レベルをセルに書き込んだときのセルしき
い値電圧の分布図(２値セルのＶｔｍ分布図)であり、
(Ｂ)は、３値レベルをセルに書き込んだときのセルしき
い値電圧の分布図(３値セルのＶｔｍ分布図)である。
の消去動作及び書込み動作の一例を示す処理フロ−図で
あって、そのうち(Ａ)は、消去動作フロ−図であり、
(Ｂ)は、書込み動作フロ−図である。また、図１２は、
図１１に示す「消去及び書込み処理フロ−」により実現
されるセルしきい値電圧の分布図であって、そのうち
(Ａ)は、２値レベルをセルに書き込んだときのセルしき
い値電圧の分布図(２値セルのＶｔｍ分布図)であり、
(Ｂ)は、３値レベルをセルに書き込んだときのセルしき
い値電圧の分布図(３値セルのＶｔｍ分布図)である。
【０００５】従来のフラッシュメモリでは、図１１の
(Ａ)，(Ｂ)に示すように、書込み又は消去動作を行い、
その後、Ｖｔｍをチェックしてこれらの動作の終了の可
否を調べる。もし“否(NO)”であれば、再度書込み又は
消去動作を繰り返す。これら一連の動作により、メモリ
セルへのデ−タの書込み又は消去が終了すると、Ｖｔｍ
の分布は、図１２の(Ａ)に示すようになる。即ち、書込
み動作終了後は「Ｖｔｍ≦Ｖｔ1」，消去動作終了後は
「Ｖｔｍ≧Ｖｔ0」となる。このような状態の読出し
は、制御ゲ−トの電圧を「Ｖｔ0とＶｔ1の間」に設定し
てメモリセルの導通状態、即ち、セル電流の有無をチェ
ックすることで行われる。
(Ａ)，(Ｂ)に示すように、書込み又は消去動作を行い、
その後、Ｖｔｍをチェックしてこれらの動作の終了の可
否を調べる。もし“否(NO)”であれば、再度書込み又は
消去動作を繰り返す。これら一連の動作により、メモリ
セルへのデ−タの書込み又は消去が終了すると、Ｖｔｍ
の分布は、図１２の(Ａ)に示すようになる。即ち、書込
み動作終了後は「Ｖｔｍ≦Ｖｔ1」，消去動作終了後は
「Ｖｔｍ≧Ｖｔ0」となる。このような状態の読出し
は、制御ゲ−トの電圧を「Ｖｔ0とＶｔ1の間」に設定し
てメモリセルの導通状態、即ち、セル電流の有無をチェ
ックすることで行われる。
【０００６】また、メモリセルのＶｔｍを複数の離散し
た状態に設定し、１つのメモリセルに多ビットの情報を
記憶することもある。このときのデ−タの書込み及び読
出し方法の一例については、特開平6−282992号公報に
記載されている。
た状態に設定し、１つのメモリセルに多ビットの情報を
記憶することもある。このときのデ−タの書込み及び読
出し方法の一例については、特開平6−282992号公報に
記載されている。
【０００７】前掲の図１１(Ａ)，(Ｂ)に示す「消去及び
書込み処理フロ−」を用いてＶｔｍを３状態(以下“３
値”という)に設定し、それぞれの状態への書込みを終
了したときのＶｔｍ分布を図１２の(Ｂ)に示す。この図
１２(Ｂ)では、消去状態を「Ｖｔｍ≧Ｖｔ0 (論理
‘0’)」，書込み状態を「Ｖｔｍ≦Ｖｔ1 (論理
‘1’)」及び「Ｖｔｍ≦Ｖｔ2 (論理‘2’)」に設定し
た場合を示している。
書込み処理フロ−」を用いてＶｔｍを３状態(以下“３
値”という)に設定し、それぞれの状態への書込みを終
了したときのＶｔｍ分布を図１２の(Ｂ)に示す。この図
１２(Ｂ)では、消去状態を「Ｖｔｍ≧Ｖｔ0 (論理
‘0’)」，書込み状態を「Ｖｔｍ≦Ｖｔ1 (論理
‘1’)」及び「Ｖｔｍ≦Ｖｔ2 (論理‘2’)」に設定し
た場合を示している。
【０００８】図１２(Ａ)，(Ｂ)に示したＶｔｍ分布幅
は、メモリセル特性のバラツキに依存し、メモリの動作
マ−ジンを大きくするには、その幅を狭くして論理状態
間マ−ジン“△Ｖ01”，“△Ｖ12”及びデプレション化
マ−ジン“△Ｖ1”，“△Ｖ2”を大きく取ることが必要
である。このような技術の一例としては、特開平5−182
474号公報及び特開平7−312093号公報に記載されてい
る。
は、メモリセル特性のバラツキに依存し、メモリの動作
マ−ジンを大きくするには、その幅を狭くして論理状態
間マ−ジン“△Ｖ01”，“△Ｖ12”及びデプレション化
マ−ジン“△Ｖ1”，“△Ｖ2”を大きく取ることが必要
である。このような技術の一例としては、特開平5−182
474号公報及び特開平7−312093号公報に記載されてい
る。
【０００９】前者の特開平5−182474号公報に記載の技
術は、デ−タ書込み終了後に第２回目の「Ｖｔｍチェッ
ク」を行い、上記マ−ジン“△Ｖ12”，“△Ｖ1”，
“△Ｖ2”［前掲の図１２(Ａ)，(Ｂ)参照］が確保でき
ているか否かを調べる方法であり、その手順を図１３
(制御ゲ−ト電圧変化による書込みＶｔｍ分布幅チェッ
クフロ−図)に示す。このときの「Ｖｔｍチェック」
は、図１３に示すように、制御ゲ−トの電圧を変化させ
てセル電流が流れるか否かを調べ、多値では、複数回に
分けてそれぞれの論理状態のマ−ジンを確認している。
術は、デ−タ書込み終了後に第２回目の「Ｖｔｍチェッ
ク」を行い、上記マ−ジン“△Ｖ12”，“△Ｖ1”，
“△Ｖ2”［前掲の図１２(Ａ)，(Ｂ)参照］が確保でき
ているか否かを調べる方法であり、その手順を図１３
(制御ゲ−ト電圧変化による書込みＶｔｍ分布幅チェッ
クフロ−図)に示す。このときの「Ｖｔｍチェック」
は、図１３に示すように、制御ゲ−トの電圧を変化させ
てセル電流が流れるか否かを調べ、多値では、複数回に
分けてそれぞれの論理状態のマ−ジンを確認している。
【００１０】後者の特開平7−312093号公報に記載の技
術は、Ｖｔｍの上限を少しずつ低くして複数回のＶｔｍ
設定動作(消去)を行い、Ｖｔｍ分布幅を狭くする方法で
あり、その手順を図１４(ワ−ド線一括処理による消去
Ｖｔｍ分布幅狭化フロ−図)に示す。このときのＶｔｍ
設定動作は、ワ−ド線を単位としてそれに接続されたメ
モリセル全てを一括処理している。
術は、Ｖｔｍの上限を少しずつ低くして複数回のＶｔｍ
設定動作(消去)を行い、Ｖｔｍ分布幅を狭くする方法で
あり、その手順を図１４(ワ−ド線一括処理による消去
Ｖｔｍ分布幅狭化フロ−図)に示す。このときのＶｔｍ
設定動作は、ワ−ド線を単位としてそれに接続されたメ
モリセル全てを一括処理している。
【００１１】
【発明が解決しようとする課題】ところで、前記した従
来の技術では、多値デ−タの書込み検証において、その
時間が長くなるという欠点を有している(第１の問題
点)。その理由は、ワ−ド線の電圧を順次変えながらセ
ルＶｔをチェックしているため、その電圧設定に時間が
必要になるからである。
来の技術では、多値デ−タの書込み検証において、その
時間が長くなるという欠点を有している(第１の問題
点)。その理由は、ワ−ド線の電圧を順次変えながらセ
ルＶｔをチェックしているため、その電圧設定に時間が
必要になるからである。
【００１２】また、前記した従来の技術では、書込み後
のセルＶｔの分布幅が狭くならないという問題点及びセ
ルＶｔの低下によりセルがデプレション化する可能性が
あるという欠点を有している(第２の問題点)。その理由
は、ワ−ド線一括でセルＶｔの制御を行うため、個々の
セルＶｔが制御できないからである。
のセルＶｔの分布幅が狭くならないという問題点及びセ
ルＶｔの低下によりセルがデプレション化する可能性が
あるという欠点を有している(第２の問題点)。その理由
は、ワ−ド線一括でセルＶｔの制御を行うため、個々の
セルＶｔが制御できないからである。
【００１３】本発明は、従来技術の前記第１及び第２の
問題点に鑑み成されたものであって、その目的とすると
ころは、第１に、デ−タ書込み後のセルしきい値電圧
(Ｖｔｍ)の分布幅を狭くすることで、デバイスの信頼性
向上を図る不揮発性半導体メモリを提供することにあ
り、第２に、多値デ−タの同時一括書込みを実施するこ
とで、書込み検証時間の短縮化，書込み動作の高速化を
図る不揮発性半導体メモリを提供することにある。
問題点に鑑み成されたものであって、その目的とすると
ころは、第１に、デ−タ書込み後のセルしきい値電圧
(Ｖｔｍ)の分布幅を狭くすることで、デバイスの信頼性
向上を図る不揮発性半導体メモリを提供することにあ
り、第２に、多値デ−タの同時一括書込みを実施するこ
とで、書込み検証時間の短縮化，書込み動作の高速化を
図る不揮発性半導体メモリを提供することにある。
【００１４】
【課題を解決するための手段】本発明に係る不揮発性半
導体メモリは、「記憶デ−タを電気的に書込み可能な不
揮発性のメモリセルが格子状に配置されてなるメモリセ
ルアレイと、前記メモリセルへの記憶デ−タの書込みを
行う書込み回路と、前記メモリセルから記憶デ−タを読
み出すセンス回路と、前記書込み回路及びセンス回路の
動作を制御する制御回路とを有し、前記制御回路による
前記メモリセルに対する書込み検証動作を、センス回路
の基準電圧入力端子に印加する第１の書き込み検証電圧
を切り換えながら、複数段階に分けて行った後、前記セ
ンス回路の基準電圧入力端子に印加する第１の書込み検
証電圧とは異なるセンス回路の基準電圧入力端子に印加
する第２の書込み検証電圧によって第２の書込み検証動
作を行い、記憶データの書込み過剰の有無を検査するこ
とを特徴とする不揮発性半導体メモリ（請求項１）。」
を要旨とする。
導体メモリは、「記憶デ−タを電気的に書込み可能な不
揮発性のメモリセルが格子状に配置されてなるメモリセ
ルアレイと、前記メモリセルへの記憶デ−タの書込みを
行う書込み回路と、前記メモリセルから記憶デ−タを読
み出すセンス回路と、前記書込み回路及びセンス回路の
動作を制御する制御回路とを有し、前記制御回路による
前記メモリセルに対する書込み検証動作を、センス回路
の基準電圧入力端子に印加する第１の書き込み検証電圧
を切り換えながら、複数段階に分けて行った後、前記セ
ンス回路の基準電圧入力端子に印加する第１の書込み検
証電圧とは異なるセンス回路の基準電圧入力端子に印加
する第２の書込み検証電圧によって第２の書込み検証動
作を行い、記憶データの書込み過剰の有無を検査するこ
とを特徴とする不揮発性半導体メモリ（請求項１）。」
を要旨とする。
【００１５】
【００１６】
【００１７】また、本発明の不揮発性半導体メモリへの
データ書き込み方法としては、 ・入力データに応じて選択されたメモリセルが書込みし
きい値電圧を持つように該メモリセルに第１の書込みパ
ルスを印加する第１の書込みステップと、前記メモリセ
ルの書込みしきい値電圧が予め決められた第１の上限電
圧以下であるかどうかを検証する第１の検証ステップ
と、該第１の検証ステップで書込みしきい値電圧が前記
第１の上限電圧よりも大きいメモリセルが検証された場
合に、該メモリセルの書込みしきい値電圧が前記第１の
上限電圧以下であることが検証されるまで前記第１の書
込みステップを再実行する再実行ステップと、前記第１
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１の上限電圧以下であることが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧よりも小さい予め決められた第２の上限電圧以下
であるかどうかを検証する第２の検証ステップと、該第
２の検証ステップで書込みしきい値電圧が前記第２の上
限電圧よりも大きいメモリセルが検証された場合に、該
メモリセルの書込みしきい値電圧が前記第２の上限電圧
以下となるように該メモリセルに前記第１の書込みパル
スとは異なる第２の書込みパルスを印加して書込みを行
う第２の書込みステップと、前記第２の検証ステップで
前記メモリセルの書込みしきい値電圧が前記第２の上限
電圧以下であることが検証された場合に該メモリセルへ
の書込みを終了するステップとを有することを特徴とす
る不揮発性半導体メモリの書込み方法（請求項２）、 ・入力データの論理レベルが論理‘１’の場合には、メ
モリセルが第１−１の書込みしきい値電圧を持つように
該メモリセルに第１−１の書込みパルスを印加する第１
−１の書込みステップと、前記メモリセルの第１−１の
書込みしきい値電圧が予め決められた第１−１の上限電
圧以下であるかどうかを検証する第１−１の検証ステッ
プと、該第１−１の検証ステップで書込みしきい値電圧
が前記第１−１の上限電圧よりも大きいメモリセルが検
証された場合に、該メモリセルの書込みしきい値電圧が
前記第１−１の上限電圧以下であることが検証されるま
で前記第１−１の書込みステップを再実行する再実行ス
テップと、入力データの論理レベルが論理‘２’の場合
には、メモリセルが第１−２の書込みしきい値電圧を持
つように該メモリセルに第１−２の書込みパルスを印加
する第１−２の書込みステップと、前記メモリセルの第
１−２の書込みしきい値電圧が予め決められた第１−２
の上限電圧以下であるかどうかを検証する第１−２の検
証ステップと、該第１−２の検証ステップで書込みしき
い値電圧が前記第１−２の上限電圧よりも大きいメモリ
セルが検証された場合に、該メモリセルの書込みしきい
値電圧が前記第１−２の上限電圧以下であることが検証
されるまで前記第１−２の書込みステップを再実行する
再実行ステップと、前記第１−１の検証ステップで前記
メモリセルの書込みしきい値電圧が前記第１−１の上限
電圧以下であることが検証された場合又は前記第１−２
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１−２の上限電圧以下であることが検証された
場合に、入力データの論理レベルが論理‘１’の場合に
は、該メモリセルの書込みしきい値電圧が前記第１−１
の上限電圧よりも小さい予め決められた第２−１の上限
電圧以下であるかどうかを検証する第２−１の検証ステ
ップと、該第２−１の検証ステップで書込みしきい値電
圧が前記第２−１の上限電圧よりも大きいメモリセルが
検証された場合に、該メモリセルの書込みしきい値電圧
が前記第２−１の上限電圧以下となるように該メモリセ
ルに前記第１−１の書込みパルスとは異なる第２−１の
書込みパルスを印加して書込みを行う第２−１の書込み
ステップと、前記第２−１の検証ステップで前記メモリ
セルの書込みしきい値電圧が前記第２−１の上限電圧以
下であることが検証された場合に該メモリセルへの書込
みを終了するステップと、入力データの論理レベルが論
理‘２’の場合には、該メモリセルの書込みしきい値電
圧が前記第１−２の上限電圧よりも小さい予め決められ
た第２−２の上限電圧以下であるかどうかを検証する第
２−２の検証ステップと、該第２−２の検証ステップで
書込みしきい値電圧が前記第２−２の上限電圧よりも大
きいメモリセルが検証された場合に、該メモリセルの書
込みしきい値電圧が前記第２−２の上限電圧以下となる
ように該メモリセルに前記第１−２の書込みパルスとは
異なる第２−２の書込みパルスを印加して書込みを行う
第２−２の書込みステップと、前記第２−２の検証ステ
ップで前記メモリセルの書込みしきい値電圧が前記第２
−２の上限電圧以下であることが検証された場合に該メ
モリセルへの書込みを終了するステップとを有すること
を特徴とする不揮発性半導体メモリの書込み方法（請求
項３）、 ・入力データに応じて選択されたメモリセルが書込みし
きい値電圧を持つように該メモリセルに第１の書込みパ
ルスを印加する第１の書込みステップと、前記メモリセ
ルの書込みしきい値電圧が予め決められた第１の上限電
圧以下であるかどうかを検証する第１の検証ステップ
と、該第１の検証ステップで書込みしきい値電圧が前記
第１の上限電圧よりも大きいメモリセルが検証された場
合に、該メモリセルの書込みしきい値電圧が前記第１の
上限電圧以下であることが検証されるまで前記第１の書
込みステップを再実行する再実行ステップと、前記第１
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１の上限電圧以下であることが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧よりも小さい予め決められた第２の上限電圧以下
であるかどうかを検証する第２の検証ステップと、該第
２の検証ステップで書込みしきい値電圧が前記第２の上
限電圧よりも大きいメモリセルが検証された場合に、該
メモリセルの書込みしきい値電圧が前記第２の上限電圧
以下となるように該メモリセルに前記第１の書込みパル
スとは異なる第２の書込みパルスを印加して書込みを行
う第２の書込みステップと、前記第２の検証ステップで
前記メモリセルの書込みしきい値電圧が前記第２の上限
電圧以下であることが検証された場合に、該メモリセル
の書込みしきい値電圧が第３の上限電圧以下であるかど
うかを検証する第３の検証ステップと、該第３の検証ス
テップにおいて、該メモリセルの書込みしきい値電圧が
第３の上限電圧以上であれば該メモリセルへの正常なデ
ータ書込みが行われたものとして書き込み動作を終了す
るステップと、該第３の検証ステップにおいて、該メモ
リセルの書込みしきい値電圧が第３の上限電圧よりも小
さければ該メモリセルへの正常なデータ書込みが行われ
なかったものと判定して、該メモリセルを不良セルとし
て認識し、書込み動作を終了するステップとを有するこ
とを特徴とする不揮発性半導体メモリの書込み方法（請
求項４）、 ・前記入力データの論理レベルが論理‘０’レベルとは
異なることを特徴とする請求項２又は請求項３又は請求
項４記載の不揮発性半導体メモリの書込み方法（請求項
５）、 ・前記各検証ステップは前記メモリセルから読み出すセ
ンス回路の基準電圧入力に印加する検証電圧を変更する
ことにより検証されることを特徴とする請求項２又は請
求項３又は請求項４記載の不揮発性半導体メモリの書込
み方法（請求項６）、 ・前記各書込みステップでの書込みはＦＮ電流書込み動
作により行われることを特徴とする請求項２又は請求項
３又は請求項４記載の不揮発性半導体メモリの書込み方
法（請求項７）、 ・前記各書込みステップでの書込みはＣＨＥ書込み動作
により行われることを特徴とする請求項２又は請求項３
又は請求項４記載の不揮発性半導体メモリの書込み方法
（請求項８）、を特徴とする。
データ書き込み方法としては、 ・入力データに応じて選択されたメモリセルが書込みし
きい値電圧を持つように該メモリセルに第１の書込みパ
ルスを印加する第１の書込みステップと、前記メモリセ
ルの書込みしきい値電圧が予め決められた第１の上限電
圧以下であるかどうかを検証する第１の検証ステップ
と、該第１の検証ステップで書込みしきい値電圧が前記
第１の上限電圧よりも大きいメモリセルが検証された場
合に、該メモリセルの書込みしきい値電圧が前記第１の
上限電圧以下であることが検証されるまで前記第１の書
込みステップを再実行する再実行ステップと、前記第１
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１の上限電圧以下であることが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧よりも小さい予め決められた第２の上限電圧以下
であるかどうかを検証する第２の検証ステップと、該第
２の検証ステップで書込みしきい値電圧が前記第２の上
限電圧よりも大きいメモリセルが検証された場合に、該
メモリセルの書込みしきい値電圧が前記第２の上限電圧
以下となるように該メモリセルに前記第１の書込みパル
スとは異なる第２の書込みパルスを印加して書込みを行
う第２の書込みステップと、前記第２の検証ステップで
前記メモリセルの書込みしきい値電圧が前記第２の上限
電圧以下であることが検証された場合に該メモリセルへ
の書込みを終了するステップとを有することを特徴とす
る不揮発性半導体メモリの書込み方法（請求項２）、 ・入力データの論理レベルが論理‘１’の場合には、メ
モリセルが第１−１の書込みしきい値電圧を持つように
該メモリセルに第１−１の書込みパルスを印加する第１
−１の書込みステップと、前記メモリセルの第１−１の
書込みしきい値電圧が予め決められた第１−１の上限電
圧以下であるかどうかを検証する第１−１の検証ステッ
プと、該第１−１の検証ステップで書込みしきい値電圧
が前記第１−１の上限電圧よりも大きいメモリセルが検
証された場合に、該メモリセルの書込みしきい値電圧が
前記第１−１の上限電圧以下であることが検証されるま
で前記第１−１の書込みステップを再実行する再実行ス
テップと、入力データの論理レベルが論理‘２’の場合
には、メモリセルが第１−２の書込みしきい値電圧を持
つように該メモリセルに第１−２の書込みパルスを印加
する第１−２の書込みステップと、前記メモリセルの第
１−２の書込みしきい値電圧が予め決められた第１−２
の上限電圧以下であるかどうかを検証する第１−２の検
証ステップと、該第１−２の検証ステップで書込みしき
い値電圧が前記第１−２の上限電圧よりも大きいメモリ
セルが検証された場合に、該メモリセルの書込みしきい
値電圧が前記第１−２の上限電圧以下であることが検証
されるまで前記第１−２の書込みステップを再実行する
再実行ステップと、前記第１−１の検証ステップで前記
メモリセルの書込みしきい値電圧が前記第１−１の上限
電圧以下であることが検証された場合又は前記第１−２
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１−２の上限電圧以下であることが検証された
場合に、入力データの論理レベルが論理‘１’の場合に
は、該メモリセルの書込みしきい値電圧が前記第１−１
の上限電圧よりも小さい予め決められた第２−１の上限
電圧以下であるかどうかを検証する第２−１の検証ステ
ップと、該第２−１の検証ステップで書込みしきい値電
圧が前記第２−１の上限電圧よりも大きいメモリセルが
検証された場合に、該メモリセルの書込みしきい値電圧
が前記第２−１の上限電圧以下となるように該メモリセ
ルに前記第１−１の書込みパルスとは異なる第２−１の
書込みパルスを印加して書込みを行う第２−１の書込み
ステップと、前記第２−１の検証ステップで前記メモリ
セルの書込みしきい値電圧が前記第２−１の上限電圧以
下であることが検証された場合に該メモリセルへの書込
みを終了するステップと、入力データの論理レベルが論
理‘２’の場合には、該メモリセルの書込みしきい値電
圧が前記第１−２の上限電圧よりも小さい予め決められ
た第２−２の上限電圧以下であるかどうかを検証する第
２−２の検証ステップと、該第２−２の検証ステップで
書込みしきい値電圧が前記第２−２の上限電圧よりも大
きいメモリセルが検証された場合に、該メモリセルの書
込みしきい値電圧が前記第２−２の上限電圧以下となる
ように該メモリセルに前記第１−２の書込みパルスとは
異なる第２−２の書込みパルスを印加して書込みを行う
第２−２の書込みステップと、前記第２−２の検証ステ
ップで前記メモリセルの書込みしきい値電圧が前記第２
−２の上限電圧以下であることが検証された場合に該メ
モリセルへの書込みを終了するステップとを有すること
を特徴とする不揮発性半導体メモリの書込み方法（請求
項３）、 ・入力データに応じて選択されたメモリセルが書込みし
きい値電圧を持つように該メモリセルに第１の書込みパ
ルスを印加する第１の書込みステップと、前記メモリセ
ルの書込みしきい値電圧が予め決められた第１の上限電
圧以下であるかどうかを検証する第１の検証ステップ
と、該第１の検証ステップで書込みしきい値電圧が前記
第１の上限電圧よりも大きいメモリセルが検証された場
合に、該メモリセルの書込みしきい値電圧が前記第１の
上限電圧以下であることが検証されるまで前記第１の書
込みステップを再実行する再実行ステップと、前記第１
の検証ステップで前記メモリセルの書込みしきい値電圧
が前記第１の上限電圧以下であることが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧よりも小さい予め決められた第２の上限電圧以下
であるかどうかを検証する第２の検証ステップと、該第
２の検証ステップで書込みしきい値電圧が前記第２の上
限電圧よりも大きいメモリセルが検証された場合に、該
メモリセルの書込みしきい値電圧が前記第２の上限電圧
以下となるように該メモリセルに前記第１の書込みパル
スとは異なる第２の書込みパルスを印加して書込みを行
う第２の書込みステップと、前記第２の検証ステップで
前記メモリセルの書込みしきい値電圧が前記第２の上限
電圧以下であることが検証された場合に、該メモリセル
の書込みしきい値電圧が第３の上限電圧以下であるかど
うかを検証する第３の検証ステップと、該第３の検証ス
テップにおいて、該メモリセルの書込みしきい値電圧が
第３の上限電圧以上であれば該メモリセルへの正常なデ
ータ書込みが行われたものとして書き込み動作を終了す
るステップと、該第３の検証ステップにおいて、該メモ
リセルの書込みしきい値電圧が第３の上限電圧よりも小
さければ該メモリセルへの正常なデータ書込みが行われ
なかったものと判定して、該メモリセルを不良セルとし
て認識し、書込み動作を終了するステップとを有するこ
とを特徴とする不揮発性半導体メモリの書込み方法（請
求項４）、 ・前記入力データの論理レベルが論理‘０’レベルとは
異なることを特徴とする請求項２又は請求項３又は請求
項４記載の不揮発性半導体メモリの書込み方法（請求項
５）、 ・前記各検証ステップは前記メモリセルから読み出すセ
ンス回路の基準電圧入力に印加する検証電圧を変更する
ことにより検証されることを特徴とする請求項２又は請
求項３又は請求項４記載の不揮発性半導体メモリの書込
み方法（請求項６）、 ・前記各書込みステップでの書込みはＦＮ電流書込み動
作により行われることを特徴とする請求項２又は請求項
３又は請求項４記載の不揮発性半導体メモリの書込み方
法（請求項７）、 ・前記各書込みステップでの書込みはＣＨＥ書込み動作
により行われることを特徴とする請求項２又は請求項３
又は請求項４記載の不揮発性半導体メモリの書込み方法
（請求項８）、を特徴とする。
【００１８】
【作用】本発明の不揮発性半導体メモリおよびその書き
込み方法における前記した構成手段によれば、フラッシ
ュメモリ等を構成する２層ゲ−ト構造型メモリセルの
「しきい値電圧の書込み動作終了後における分布バラツ
キ」を小さくし、動作マ−ジンを大きく取ることができ
る作用が生じる。その結果、動作電圧が低電圧化された
フラッシュメモリ等の誤書込み及び誤読出しを防止し、
その信頼性を高めることができる。また、多値デ−タの
同時一括書込みが実施できるので、書込み動作の高速化
が可能となる作用が生じる。
込み方法における前記した構成手段によれば、フラッシ
ュメモリ等を構成する２層ゲ−ト構造型メモリセルの
「しきい値電圧の書込み動作終了後における分布バラツ
キ」を小さくし、動作マ−ジンを大きく取ることができ
る作用が生じる。その結果、動作電圧が低電圧化された
フラッシュメモリ等の誤書込み及び誤読出しを防止し、
その信頼性を高めることができる。また、多値デ−タの
同時一括書込みが実施できるので、書込み動作の高速化
が可能となる作用が生じる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態(実施
例)について図面を参照して説明するが、本発明は、以
下の実施例により限定されるものではなく、本発明(不
揮発性半導体メモリおよびその書き込み方法)の前記し
た要旨を逸脱しない範囲内で種々の変更，変形が可能で
ある。
例)について図面を参照して説明するが、本発明は、以
下の実施例により限定されるものではなく、本発明(不
揮発性半導体メモリおよびその書き込み方法)の前記し
た要旨を逸脱しない範囲内で種々の変更，変形が可能で
ある。
【００２０】（実施例１）図１は、本発明に係る不揮発
性半導体メモリを適用したフラッシュメモリの一実施例
を示すブロック図である。また、図２は、図１に示すフ
ラッシュメモリの書込み動作の一実施例(実施例１)であ
る処理フロ−図であり、そして、この実施例１による書
込み処理フロ−により実現されるセルしきい値電圧(Ｖ
ｔｍ)の分布を図３(Ａ)，(Ｂ)に示す。
性半導体メモリを適用したフラッシュメモリの一実施例
を示すブロック図である。また、図２は、図１に示すフ
ラッシュメモリの書込み動作の一実施例(実施例１)であ
る処理フロ−図であり、そして、この実施例１による書
込み処理フロ−により実現されるセルしきい値電圧(Ｖ
ｔｍ)の分布を図３(Ａ)，(Ｂ)に示す。
【００２１】これらの図をもとに、本実施例１のフラッ
シュメモリの構成及びその動作について以下に説明す
る。なお、セルしきい値電圧(Ｖｔｍ)は、消去状態(論
理‘0’)で高く、書込み状態(論理‘1’)で低く設定す
る。
シュメモリの構成及びその動作について以下に説明す
る。なお、セルしきい値電圧(Ｖｔｍ)は、消去状態(論
理‘0’)で高く、書込み状態(論理‘1’)で低く設定す
る。
【００２２】図１において、制御回路は、動作モ−ドに
よってそれに必要な各種の制御信号を発生する。本実施
例１による消去動作モ−ドについては、前記した従来技
術と同様、前掲の図１１(Ａ)に示した処理フロ−により
“Ｖｔｍ”を“Ｖｔ0以上”に設定する。その後、図１
に示すように、Ｘアドレス(ＡＸ)とＹアドレス(ＡＹ)に
より、指定されたメモリセルに入力デ−タ(Ｄin)を書込
み回路(ＷＣ)を介して書込む。このとき、入力デ−タ
(Ｄin)が‘1’の場合のみ書込み動作を行うが、‘0’の
場合には、書込み動作(電圧印加)を行わない。(以後、
書込みとは「入力デ−タが‘0’でない場合」を指
す。）
よってそれに必要な各種の制御信号を発生する。本実施
例１による消去動作モ−ドについては、前記した従来技
術と同様、前掲の図１１(Ａ)に示した処理フロ−により
“Ｖｔｍ”を“Ｖｔ0以上”に設定する。その後、図１
に示すように、Ｘアドレス(ＡＸ)とＹアドレス(ＡＹ)に
より、指定されたメモリセルに入力デ−タ(Ｄin)を書込
み回路(ＷＣ)を介して書込む。このとき、入力デ−タ
(Ｄin)が‘1’の場合のみ書込み動作を行うが、‘0’の
場合には、書込み動作(電圧印加)を行わない。(以後、
書込みとは「入力デ−タが‘0’でない場合」を指
す。）
【００２３】本実施例１における書込み動作は、図２に
示す処理フロ−で行われる。まず、１回の書込みパルス
の電圧及び幅を“ＶＰ1”及び“ＴＰ1”として「書込み
(1)」を行う。その後、Ｖｔｍが所定のしきい値電圧
“Ｖｔ1以下”になったか否かを、メモリセルからの読
出し電圧(Ｖｃ)と検証電圧発生回路(ＶＲＧ)で作った検
証電圧(Ｖｒ)とをセンス回路(ＳＡ)で比較することで
(図１参照)チェックする(→図２の「検証(1)」参照)。
その結果、「Ｖｔｍ＞Ｖｔ1」であれば「書込み(1)」を
再実行し、「Ｖｔｍ≦Ｖｔ1」であれば「検証(2)」を実
行する(→図２参照)。
示す処理フロ−で行われる。まず、１回の書込みパルス
の電圧及び幅を“ＶＰ1”及び“ＴＰ1”として「書込み
(1)」を行う。その後、Ｖｔｍが所定のしきい値電圧
“Ｖｔ1以下”になったか否かを、メモリセルからの読
出し電圧(Ｖｃ)と検証電圧発生回路(ＶＲＧ)で作った検
証電圧(Ｖｒ)とをセンス回路(ＳＡ)で比較することで
(図１参照)チェックする(→図２の「検証(1)」参照)。
その結果、「Ｖｔｍ＞Ｖｔ1」であれば「書込み(1)」を
再実行し、「Ｖｔｍ≦Ｖｔ1」であれば「検証(2)」を実
行する(→図２参照)。
【００２４】「検証(2)」では、検証電圧(Ｖｒ)を変化
させ、Ｖｔｍが「Ｖｔ10(＜Ｖｔ1)」以下か否かをセン
ス回路(ＳＡ)で再度チェックする。その結果、「Ｖｔｍ
＞Ｖｔ10」であれば、１回の書込みパルスの電圧及び幅
を“ＶＰ2(≦ＶＰ1)”及び“ＴＰ2(≦ＴＰ1)”として
「書込み(2)」を行い、「Ｖｔｍ≦Ｖｔ10」であれば、
メモリセルへの書込み動作を終了する。
させ、Ｖｔｍが「Ｖｔ10(＜Ｖｔ1)」以下か否かをセン
ス回路(ＳＡ)で再度チェックする。その結果、「Ｖｔｍ
＞Ｖｔ10」であれば、１回の書込みパルスの電圧及び幅
を“ＶＰ2(≦ＶＰ1)”及び“ＴＰ2(≦ＴＰ1)”として
「書込み(2)」を行い、「Ｖｔｍ≦Ｖｔ10」であれば、
メモリセルへの書込み動作を終了する。
【００２５】このように、書込み動作，書込み検証動作
を、検証電圧を変えながら複数回に分けて実行すること
で、図３(Ａ)の斜線部に分布するメモリセルのＶｔｍを
「Ｖｔ10以下」に低くできる。また、図３(Ａ)におい
て、Ｖｔｍが「Ｖｔ10以下」のメモリセルには、追加書
込み「書込み(2)」を行わないので、Ｖｔｍの変化は生
じない。従って、書込み動作終了後のＶｔｍ分布幅は、
従来の手段に比べて「Ｖｔ1−Ｖｔ10」だけ狭くなる。
を、検証電圧を変えながら複数回に分けて実行すること
で、図３(Ａ)の斜線部に分布するメモリセルのＶｔｍを
「Ｖｔ10以下」に低くできる。また、図３(Ａ)におい
て、Ｖｔｍが「Ｖｔ10以下」のメモリセルには、追加書
込み「書込み(2)」を行わないので、Ｖｔｍの変化は生
じない。従って、書込み動作終了後のＶｔｍ分布幅は、
従来の手段に比べて「Ｖｔ1−Ｖｔ10」だけ狭くなる。
【００２６】（実施例２）図４は、図１のフラッシュメ
モリの書込み動作の他の実施例(実施例２)を示す処理フ
ロ−図であり、この実施例２による書込み処理フロ−に
より実現されるしきい値電圧(Ｖｔｍ)の分布を図３の
(Ｃ)に示す。
モリの書込み動作の他の実施例(実施例２)を示す処理フ
ロ−図であり、この実施例２による書込み処理フロ−に
より実現されるしきい値電圧(Ｖｔｍ)の分布を図３の
(Ｃ)に示す。
【００２７】本実施例２が前掲の図２に示した例(実施
例１)と異なる点は、３値デ−タ(論理‘0’，論理
‘1’，論理‘2’)の処理フロ−を示した点にある。
例１)と異なる点は、３値デ−タ(論理‘0’，論理
‘1’，論理‘2’)の処理フロ−を示した点にある。
【００２８】本実施例２における書込み動作は、図４に
示すように、メモリセルへの書込みデ−タが「デ−タ
‘1’」のとき、１回の書込みパルスの電圧及び幅を
“ＶＰ11”及び“ＴＰ11”として「書込み(1-1)」を行
い 、その後、Ｖｔｍが所定のしきい値電圧“Ｖｔ1以
下”になったか否かを、前掲の図２の例(実施例１)と同
様にチェックする(図４の「検証(1-1)」参照)。また、
メモリセルへの書込みデ−タが「デ−タ‘2’」のとき
は、１回の書込みパルスの電圧及び幅をＶＰ12(≧ＶＰ1
1)及びＴＰ12(≧ＴＰ11)として「書込み(1-2)」を行
い、その後、Ｖｔｍが所定のしきい値電圧“Ｖｔ2以
下”になったか否かをチェックする(図４の「検証(1-
2)」参照)。
示すように、メモリセルへの書込みデ−タが「デ−タ
‘1’」のとき、１回の書込みパルスの電圧及び幅を
“ＶＰ11”及び“ＴＰ11”として「書込み(1-1)」を行
い 、その後、Ｖｔｍが所定のしきい値電圧“Ｖｔ1以
下”になったか否かを、前掲の図２の例(実施例１)と同
様にチェックする(図４の「検証(1-1)」参照)。また、
メモリセルへの書込みデ−タが「デ−タ‘2’」のとき
は、１回の書込みパルスの電圧及び幅をＶＰ12(≧ＶＰ1
1)及びＴＰ12(≧ＴＰ11)として「書込み(1-2)」を行
い、その後、Ｖｔｍが所定のしきい値電圧“Ｖｔ2以
下”になったか否かをチェックする(図４の「検証(1-
2)」参照)。
【００２９】以上の処理により、書込みの対象となって
いる全てのメモリセルにデ−タ‘1’又は‘2’を書き込
み、Ｖｔｍを図３(Ｃ)中の破線で示す分布にした後、前
掲の図２の例(実施例１)と同様にして、第２回目の検証
「検証(2-1)又は(2-2)」と書込み「書込み(2-1)又は(2-
2)」を行い、Ｖｔｍの分布幅をデ−タ‘1’のセルに対
しては「Ｖｔ1−Ｖｔ10」、デ−タ‘2’のセルに対して
は「Ｖｔ2−Ｖｔ20」だけ狭くする。このときの１回の
書込みパルスの電圧及び幅は、「デ−タ‘1’」，「デ
−タ‘2’」に対して、それぞれ“ＶＰ21(≦ＶＰ11)”
及び“ＴＰ21(≦ＴＰ11)”，“ＶＰ22(≦ＶＰ12)”及び
“ＴＰ22(≦ＴＰ12)”である。
いる全てのメモリセルにデ−タ‘1’又は‘2’を書き込
み、Ｖｔｍを図３(Ｃ)中の破線で示す分布にした後、前
掲の図２の例(実施例１)と同様にして、第２回目の検証
「検証(2-1)又は(2-2)」と書込み「書込み(2-1)又は(2-
2)」を行い、Ｖｔｍの分布幅をデ−タ‘1’のセルに対
しては「Ｖｔ1−Ｖｔ10」、デ−タ‘2’のセルに対して
は「Ｖｔ2−Ｖｔ20」だけ狭くする。このときの１回の
書込みパルスの電圧及び幅は、「デ−タ‘1’」，「デ
−タ‘2’」に対して、それぞれ“ＶＰ21(≦ＶＰ11)”
及び“ＴＰ21(≦ＴＰ11)”，“ＶＰ22(≦ＶＰ12)”及び
“ＴＰ22(≦ＴＰ12)”である。
【００３０】ここで、図１に示すフラッシュメモリに含
まれるセンス回路(ＳＡ)及び検証電圧発生回路(ＶＲＧ)
について、図５を参照して具体的に説明する。なお、図
５の(Ａ)は、図１のフラッシュメモリに含まれるセンス
回路(ＳＡ)の一実施例を示す回路図であり、(Ｂ)は、同
じく図１のフラッシュメモリに含まれる検証電圧発生回
路(ＶＲＧ)の一実施例を示す動作波形図である。
まれるセンス回路(ＳＡ)及び検証電圧発生回路(ＶＲＧ)
について、図５を参照して具体的に説明する。なお、図
５の(Ａ)は、図１のフラッシュメモリに含まれるセンス
回路(ＳＡ)の一実施例を示す回路図であり、(Ｂ)は、同
じく図１のフラッシュメモリに含まれる検証電圧発生回
路(ＶＲＧ)の一実施例を示す動作波形図である。
【００３１】図５(Ａ)に示すように、センス回路(ＳＡ)
は、ｐＭＯＳＦＥＴ ＴＰ1，ＴＰ2で構成されるカレン
トミラ−型負荷回路を有し、ｎＭＯＳＦＥＴ ＴＮ1，Ｔ
Ｎ2のゲ−トに入力される電圧(Ｖｃ，Ｖｒ)をセンスイ
ネ−ブル信号(ＳＥ)のタイミングで比較し、その結果を
出力信号(ＯＵＴ)として取り出す。
は、ｐＭＯＳＦＥＴ ＴＰ1，ＴＰ2で構成されるカレン
トミラ−型負荷回路を有し、ｎＭＯＳＦＥＴ ＴＮ1，Ｔ
Ｎ2のゲ−トに入力される電圧(Ｖｃ，Ｖｒ)をセンスイ
ネ−ブル信号(ＳＥ)のタイミングで比較し、その結果を
出力信号(ＯＵＴ)として取り出す。
【００３２】Ｖｃは、選択メモリセルのオン電流(即ち
「読出し電流」)と負荷回路(Ｌ)により決定される信号
電圧である。一方、Ｖｒは、ｎＭＯＳＦＥＴ ＴＮ4とＴ
Ｎ5の導通状態により決定される検証電圧である。出力
信号(ＯＵＴ)は、Ｖｃ＜Ｖｒ時に高レベルとなり、Ｖｃ
＞Ｖｒ時に低レベルとなる。検証電圧(Ｖｒ)は、切換信
号(Ｐ1，Ｐ2)により制御され、図５(Ｂ)に示すように、
Ｖｒ1とＶｒ2の値を取ることができる。このＶｒ1とＶ
ｒ2の切換えにより、前記した「検証(1)」と「検証
(2)」の所定のしきい値電圧値“ＶＴ1とＶｔ10”及び
“Ｖｔ2とＶｔ20”の切換えを行う［前掲の図３(Ｃ)，
図４参照］。
「読出し電流」)と負荷回路(Ｌ)により決定される信号
電圧である。一方、Ｖｒは、ｎＭＯＳＦＥＴ ＴＮ4とＴ
Ｎ5の導通状態により決定される検証電圧である。出力
信号(ＯＵＴ)は、Ｖｃ＜Ｖｒ時に高レベルとなり、Ｖｃ
＞Ｖｒ時に低レベルとなる。検証電圧(Ｖｒ)は、切換信
号(Ｐ1，Ｐ2)により制御され、図５(Ｂ)に示すように、
Ｖｒ1とＶｒ2の値を取ることができる。このＶｒ1とＶ
ｒ2の切換えにより、前記した「検証(1)」と「検証
(2)」の所定のしきい値電圧値“ＶＴ1とＶｔ10”及び
“Ｖｔ2とＶｔ20”の切換えを行う［前掲の図３(Ｃ)，
図４参照］。
【００３３】（実施例３）図６は、図１のフラッシュメ
モリの書込み動作のその他の実施例(実施例３)を示す処
理フロ−図であり、この実施例３による書込み処理フロ
−により実現されるセルしきい値電圧(Ｖｔｍ)の分布を
図７に示す。
モリの書込み動作のその他の実施例(実施例３)を示す処
理フロ−図であり、この実施例３による書込み処理フロ
−により実現されるセルしきい値電圧(Ｖｔｍ)の分布を
図７に示す。
【００３４】本実施例３が前掲の図２に示した例(実施
例１)と異なるところは、第２の検証及び書込みを行わ
ず、その代りにＶｔｍが所定のしきい値電圧“Ｖｔ11以
上”か否かをチェックする点にある(→図６に示す「検
証(3)」参照)。
例１)と異なるところは、第２の検証及び書込みを行わ
ず、その代りにＶｔｍが所定のしきい値電圧“Ｖｔ11以
上”か否かをチェックする点にある(→図６に示す「検
証(3)」参照)。
【００３５】本実施例３による「検証(3)」において、
「Ｖｔｍ≧Ｖｔ11」であれば、メモリセルへの正常なデ
−タ書込みが行われたものとして書込み動作を終了する
が、「Ｖｔｍ＜Ｖｔ11」であれば、このメモリセルへの
正常なデ−タ書込みが行われなかったと判定し、当メモ
リセルを不良セルとして認識し、書込み動作を終了する
(図６参照)。この結果、書込み動作後の正常なメモリセ
ルのＶｔｍ分布は、「Ｖｔ1〜Ｖｔ11」の間にあること
が保証される(図７参照)。
「Ｖｔｍ≧Ｖｔ11」であれば、メモリセルへの正常なデ
−タ書込みが行われたものとして書込み動作を終了する
が、「Ｖｔｍ＜Ｖｔ11」であれば、このメモリセルへの
正常なデ−タ書込みが行われなかったと判定し、当メモ
リセルを不良セルとして認識し、書込み動作を終了する
(図６参照)。この結果、書込み動作後の正常なメモリセ
ルのＶｔｍ分布は、「Ｖｔ1〜Ｖｔ11」の間にあること
が保証される(図７参照)。
【００３６】（実施例４）図８は、図１のフラッシュメ
モリの書込み動作の更にその他の実施例(実施例４)を示
す処理フロ−図であり、この実施例４による書込み処理
フロ−により実現されるセルしきい値電圧(Ｖｔｍ)の分
布を図９に示す。
モリの書込み動作の更にその他の実施例(実施例４)を示
す処理フロ−図であり、この実施例４による書込み処理
フロ−により実現されるセルしきい値電圧(Ｖｔｍ)の分
布を図９に示す。
【００３７】本実施例４では、前掲の図２に示した例
(実施例１)の実行後に、前掲の図６に示した例(実施例
３)の「検証(3)」を実行するようにしたものである(図
８参照)。この結果、書込み動作後の正常なメモリセル
のＶｔｍ分布が「Ｖｔ10〜Ｖｔ11」の間にあることが保
証される。即ち、Ｖｔｍ分布幅が「Ｖｔ10−Ｖｔ11」に
狭くなる(図９参照)。
(実施例１)の実行後に、前掲の図６に示した例(実施例
３)の「検証(3)」を実行するようにしたものである(図
８参照)。この結果、書込み動作後の正常なメモリセル
のＶｔｍ分布が「Ｖｔ10〜Ｖｔ11」の間にあることが保
証される。即ち、Ｖｔｍ分布幅が「Ｖｔ10−Ｖｔ11」に
狭くなる(図９参照)。
【００３８】図１０の(Ａ)は、図８の例(実施例４)で使
用される検証電圧発生回路(ＶＲＧ)の一例を示す回路図
であり、同(Ｂ)は、その動作波形図(検証電圧発生動作
図)である。本実施例４では、ｎＭＯＳＦＥＴ ＴＮ4，
ＴＮ5，ＴＮ6の導通状態を切換信号Ｐ1，Ｐ2，Ｐ3によ
り制御することで、検証電圧(Ｖｒ)として、Ｖｒ1，Ｖ
ｒ2，Ｖｒ3の値を設定することができる［図１０(Ａ)，
(Ｂ)参照］。これらの検証電圧「Ｖｒ1，Ｖｒ2，Ｖｒ
3」をメモリセルの所定のしきい値電圧「Ｖｔ1，Ｖｔ1
0，Ｖｔ11」と対応させてセンス回路(ＳＡ)の参照電圧
として用いることにより、本実施例４の図８に示す「検
証(1)，検証(2)，検証(3)」が実行される。
用される検証電圧発生回路(ＶＲＧ)の一例を示す回路図
であり、同(Ｂ)は、その動作波形図(検証電圧発生動作
図)である。本実施例４では、ｎＭＯＳＦＥＴ ＴＮ4，
ＴＮ5，ＴＮ6の導通状態を切換信号Ｐ1，Ｐ2，Ｐ3によ
り制御することで、検証電圧(Ｖｒ)として、Ｖｒ1，Ｖ
ｒ2，Ｖｒ3の値を設定することができる［図１０(Ａ)，
(Ｂ)参照］。これらの検証電圧「Ｖｒ1，Ｖｒ2，Ｖｒ
3」をメモリセルの所定のしきい値電圧「Ｖｔ1，Ｖｔ1
0，Ｖｔ11」と対応させてセンス回路(ＳＡ)の参照電圧
として用いることにより、本実施例４の図８に示す「検
証(1)，検証(2)，検証(3)」が実行される。
【００３９】ところで、前記実施例３(図６に示す処理
フロ−による例)及び実施例４(図８に示す処理フロ−に
よる例)では、２値デ−タ(論理‘0’，論理‘1’)につ
いて説明したが、これら実施例３，４において、前掲の
図４に示した例(実施例２)と同様な手順を用いることに
より、３値デ−タ (論理‘0’，論理‘1’，論理‘2’)
及びそれ以上の多値デ−タの書込み動作にも適応可能で
あり、これらも本発明の一例である。
フロ−による例)及び実施例４(図８に示す処理フロ−に
よる例)では、２値デ−タ(論理‘0’，論理‘1’)につ
いて説明したが、これら実施例３，４において、前掲の
図４に示した例(実施例２)と同様な手順を用いることに
より、３値デ−タ (論理‘0’，論理‘1’，論理‘2’)
及びそれ以上の多値デ−タの書込み動作にも適応可能で
あり、これらも本発明の一例である。
【００４０】また、本発明の前記実施例として、セルし
きい値電圧が書込み動作により低下するタイプのメモリ
セル(ＦＮ型)について説明したが、逆に、セルしきい値
電圧が書込み動作により高くなるタイプのメモリセル
(ＣＨＥ型)であっても、前記実施例と同様の手順により
書込み及び検証動作を行うことで、ＦＮ型と同様な効果
を得ることができ、これも本発明に包含されるものであ
る。さらに、本発明者等が開示し、提案した「多数のメ
モリセルに一括して異なるデ−タを書込む方法」［ISSC
C ダイジェスト(1994年)148〜149頁，同ダイジェスト(1
996年)36〜37頁参照］等に本発明を適用することも可能
であり、これらは、いずれも本発明に包含されるもので
ある。
きい値電圧が書込み動作により低下するタイプのメモリ
セル(ＦＮ型)について説明したが、逆に、セルしきい値
電圧が書込み動作により高くなるタイプのメモリセル
(ＣＨＥ型)であっても、前記実施例と同様の手順により
書込み及び検証動作を行うことで、ＦＮ型と同様な効果
を得ることができ、これも本発明に包含されるものであ
る。さらに、本発明者等が開示し、提案した「多数のメ
モリセルに一括して異なるデ−タを書込む方法」［ISSC
C ダイジェスト(1994年)148〜149頁，同ダイジェスト(1
996年)36〜37頁参照］等に本発明を適用することも可能
であり、これらは、いずれも本発明に包含されるもので
ある。
【００４１】
【発明の効果】本発明に係る不揮発性半導体メモリおよ
びその書き込み方法では、以上詳記したとおり、デ−タ
書込み後のセルしきい値電圧の分布幅が狭くなるという
効果が生じ、このため、動作マ−ジンが大きくなり、多
値デ−タの書込み，読出しが容易にできるようになる利
点を有する。その理由は、本発明によれば、個々のセル
について「セルしきい値電圧の分布幅チェック」を行う
ことができるからである。
びその書き込み方法では、以上詳記したとおり、デ−タ
書込み後のセルしきい値電圧の分布幅が狭くなるという
効果が生じ、このため、動作マ−ジンが大きくなり、多
値デ−タの書込み，読出しが容易にできるようになる利
点を有する。その理由は、本発明によれば、個々のセル
について「セルしきい値電圧の分布幅チェック」を行う
ことができるからである。
【００４２】また、本発明に係る不揮発性半導体メモリ
およびその書き込み方法では、多値デ−タの書込み検証
時間が短くなるという効果が生じ、このため、書込みの
高速化ができるようになる利点を有する。その理由は、
本発明の「センス回路の基準電圧入力端子に印加する検
証電圧を多値デ−タに対応して変える手段」を採用する
ことで、ワ−ド線電圧を設定する手段に比して、より高
速に検証電圧の切換えが可能となるからである。
およびその書き込み方法では、多値デ−タの書込み検証
時間が短くなるという効果が生じ、このため、書込みの
高速化ができるようになる利点を有する。その理由は、
本発明の「センス回路の基準電圧入力端子に印加する検
証電圧を多値デ−タに対応して変える手段」を採用する
ことで、ワ−ド線電圧を設定する手段に比して、より高
速に検証電圧の切換えが可能となるからである。
【図１】本発明に係る不揮発性半導体メモリを適用した
フラッシュメモリの一実施例を示すブロック図である。
フラッシュメモリの一実施例を示すブロック図である。
【図２】図１のフラッシュメモリの書込み動作の一実施
例(実施例１)を示す処理フロ−図である。
例(実施例１)を示す処理フロ−図である。
【図３】書込み処理フロ−により実現される「セルしき
い値電圧の分布図」であって、そのうち(Ａ)，(Ｂ)は、
図２に示す処理フロ−(実施例１)により実現される同分
布図であり、(Ｃ)は、図４に示す処理フロ−(実施例２)
により実現される同分布図である。
い値電圧の分布図」であって、そのうち(Ａ)，(Ｂ)は、
図２に示す処理フロ−(実施例１)により実現される同分
布図であり、(Ｃ)は、図４に示す処理フロ−(実施例２)
により実現される同分布図である。
【図４】図１のフラッシュメモリの書込み動作の他の実
施例(実施例２)を示す処理フロ−図である。
施例(実施例２)を示す処理フロ−図である。
【図５】図１のフラッシュメモリに含まれるセンス回路
及び検証電圧発生回路を説明する図であって、そのうち
(Ａ)は、センス回路(ＳＡ)の一実施例を示す回路図であ
り、(Ｂ)は、検証電圧発生回路(ＶＲＧ)の一実施例を示
す動作波形図である。
及び検証電圧発生回路を説明する図であって、そのうち
(Ａ)は、センス回路(ＳＡ)の一実施例を示す回路図であ
り、(Ｂ)は、検証電圧発生回路(ＶＲＧ)の一実施例を示
す動作波形図である。
【図６】図１のフラッシュメモリの書込み動作のその他
の実施例(実施例３)を示す処理フロ−図である。
の実施例(実施例３)を示す処理フロ−図である。
【図７】図６の書込み処理フロ−(実施例３)により実現
されるセルしきい値電圧の分布図である。
されるセルしきい値電圧の分布図である。
【図８】図１のフラッシュメモリの書込み動作の更に他
の実施例(実施例４)を示す処理フロ−図である。
の実施例(実施例４)を示す処理フロ−図である。
【図９】図８の書込み処理フロ−(実施例４)により実現
されるセルしきい値電圧の分布図である。
されるセルしきい値電圧の分布図である。
【図１０】図１のフラッシュメモリに含まれる検証電圧
発生回路の他の実施例(図８の実施例４で使用する検証
電圧発生回路の一例)を説明する図であって、そのうち
(Ａ)は、検証電圧発生回路図であり、(Ｂ)は、その検証
電圧発生動作図である。
発生回路の他の実施例(図８の実施例４で使用する検証
電圧発生回路の一例)を説明する図であって、そのうち
(Ａ)は、検証電圧発生回路図であり、(Ｂ)は、その検証
電圧発生動作図である。
【図１１】従来のフラッシュメモリの消去動作及び書込
み動作の一例を示す処理フロ−図であって、そのうち
(Ａ)は、消去動作フロ−図であり、(Ｂ)は、書込み動作
フロ−図である。
み動作の一例を示す処理フロ−図であって、そのうち
(Ａ)は、消去動作フロ−図であり、(Ｂ)は、書込み動作
フロ−図である。
【図１２】図１１に示す「消去及び書込み処理フロ−」
により実現されるセルしきい値電圧の分布図であって、
そのうち(Ａ)は、２値レベルをセルに書き込んだときの
セルしきい値電圧の分布図(２値セルのＶｔｍ分布図)で
あり、(Ｂ)は、３値レベルをセルに書き込んだときのセ
ルしきい値電圧の分布図(３値セルのＶｔｍ分布図)であ
る。
により実現されるセルしきい値電圧の分布図であって、
そのうち(Ａ)は、２値レベルをセルに書き込んだときの
セルしきい値電圧の分布図(２値セルのＶｔｍ分布図)で
あり、(Ｂ)は、３値レベルをセルに書き込んだときのセ
ルしきい値電圧の分布図(３値セルのＶｔｍ分布図)であ
る。
【図１３】従来のフラッシュメモリの書込み動作の他の
例(特開平5−182474号公報に記載の技術)を示す処理フ
ロ−図である。
例(特開平5−182474号公報に記載の技術)を示す処理フ
ロ−図である。
【図１４】従来のフラッシュメモリの消去動作の他の例
(特開平7−312093号公報に記載の技術)を示す処理フロ
−図である。
(特開平7−312093号公報に記載の技術)を示す処理フロ
−図である。
ＷＣ 書込み回路 ＳＡ センス回路 ＤＲＧ 検証電圧発生回路 Ｌ 負荷回路
フロントページの続き (56)参考文献 特開 平５−182474（ＪＰ，Ａ) 特開 平７−57484（ＪＰ，Ａ) 特開 平７−93979（ＪＰ，Ａ) 特開 平７−312093（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/02
Claims (8)
- 【請求項１】 記憶デ−タを電気的に書込み可能な不揮
発性のメモリセルが格子状に配置されてなるメモリセル
アレイと、前記メモリセルへの記憶デ−タの書込みを行
う書込み回路と、前記メモリセルから記憶デ−タを読み
出すセンス回路と、前記書込み回路及びセンス回路の動
作を制御する制御回路とを有し、前記制御回路による前
記メモリセルに対する書込み検証動作を、センス回路の
基準電圧入力端子に印加する第１の書き込み検証電圧を
切り換えながら、複数段階に分けて行った後、前記セン
ス回路の基準電圧入力端子に印加する第１の書込み検証
電圧とは異なるセンス回路の基準電圧入力端子に印加す
る第２の書込み検証電圧によって第２の書込み検証動作
を行い、記憶データの書込み過剰の有無を検査すること
を特徴とする不揮発性半導体メモリ。 - 【請求項２】 入力データに応じて選択されたメモリセ
ルが書込みしきい値電圧を持つように該メモリセルに第
１の書込みパルスを印加する第１の書込みステップと、 前記メモリセルの書込みしきい値電圧が予め決められた
第１の上限電圧以下であるかどうかを検証する第１の検
証ステップと、 該第１の検証ステップで書込みしきい値電圧が前記第１
の上限電圧よりも大きいメモリセルが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧以下であることが検証されるまで前記第１の書込
みステップを再実行する再実行ステップと、 前記第１の検証ステップで前記メモリセルの書込みしき
い値電圧が前記第１の上限電圧以下であることが検証さ
れた場合に、該メモリセルの書込みしきい値電圧が前記
第１の上限電圧よりも小さい予め決められた第２の上限
電圧以下であるかどうかを検証する第２の検証ステップ
と、 該第２の検証ステップで書込みしきい値電圧が前記第２
の上限電圧よりも大きいメモリセルが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第２の上
限電圧以下となるように該メモリセルに前記第１の書込
みパルスとは異なる第２の書込みパルスを印加して書込
みを行う第２の書込みステップと、 前記第２の検証ステップで前記メモリセルの書込みしき
い値電圧が前記第２の上限電圧以下であることが検証さ
れた場合に該メモリセルへの書込みを終了するステップ
とを有することを特徴とする不揮発性半導体メモリの書
込み方法。 - 【請求項３】 入力データの論理レベルが論理‘１’の
場合には、メモリセルが第１−１の書込みしきい値電圧
を持つように該メモリセルに第１−１の書込みパルスを
印加する第１−１の書込みステップと、前記メモリセル
の第１−１の書込みしきい値電圧が予め決められた第１
−１の上限電圧以下であるかどうかを検証する第１−１
の検証ステップと、該第１−１の検証ステップで書込み
しきい値電圧が前記第１−１の上限電圧よりも大きいメ
モリセルが検証された場合に、該メモリセルの書込みし
きい値電圧が前記第１−１の上限電圧以下であることが
検証されるまで前記第１−１の書込みステップを再実行
する再実行ステップと、 入力データの論理レベルが論理‘２’の場合には、メモ
リセルが第１−２の書込みしきい値電圧を持つように該
メモリセルに第１−２の書込みパルスを印加する第１−
２の書込みステップと、前記メモリセルの第１−２の書
込みしきい値電圧が予め決められた第１−２の上限電圧
以下であるかどうかを検証する第１−２の検証ステップ
と、該第１−２の検証ステップで書込みしきい値電圧が
前記第１−２の上限電圧よりも大きいメモリセルが検証
された場合に、該メモリセルの書込みしきい値電圧が前
記第１−２の上限電圧以下であることが検証されるまで
前記第１−２の書込みステップを再実行する再実行ステ
ップと、 前記第１−１の検証ステップで前記メモリセルの書込み
しきい値電圧が前記第１−１の上限電圧以下であること
が検証された場合又は前記第１−２の検証ステップで前
記メモリセルの書込みしきい値電圧が前記第１−２の上
限電圧以下であることが検証された場合に、 入力データの論理レベルが論理‘１’の場合には、該メ
モリセルの書込みしきい値電圧が前記第１−１の上限電
圧よりも小さい予め決められた第２−１の上限電圧以下
であるかどうかを検証する第２−１の検証ステップと、
該第２−１の検証ステップで書込みしきい値電圧が前記
第２−１の上限電圧よりも大きいメモリセルが検証され
た場合に、該メモリセルの書込みしきい値電圧が前記第
２−１の上限電圧以下となるように該メモリセルに前記
第１−１の書込みパルスとは異なる第２−１の書込みパ
ルスを印加して書込みを行う第２−１の書込みステップ
と、前記第２−１の検証ステップで前記メモリセルの書
込みしきい値電圧が前記第２−１の上限電圧以下である
ことが検証された場合に該メモリセルへの書込みを終了
するステップと、 入力データの論理レベルが論理‘２’の場合には、該メ
モリセルの書込みしきい値電圧が前記第１−２の上限電
圧よりも小さい予め決められた第２−２の上限電圧以下
であるかどうかを検証する第２−２の検証ステップと、
該第２−２の検証ステップで書込みしきい値電圧が前記
第２−２の上限電圧よりも大きいメモリセルが検証され
た場合に、該メモリセルの書込みしきい値電圧が前記第
２−２の上限電圧以下となるように該メモリセルに前記
第１−２の書込みパルスとは異なる第２−２の書込みパ
ルスを印加して書込みを行う第２−２の書込みステップ
と、前記第２−２の検証ステップで前記メモリセルの書
込みしきい値電圧が前記第２−２の上限電圧以下である
ことが検証された場合に該メモリセルへの書込みを終了
するステップとを有することを特徴とする不揮発性半導
体メモリの書込み方法。 - 【請求項４】 入力データに応じて選択されたメモリセ
ルが書込みしきい値電圧を持つように該メモリセルに第
１の書込みパルスを印加する第１の書込みステップと、 前記メモリセルの書込みしきい値電圧が予め決められた
第１の上限電圧以下であるかどうかを検証する第１の検
証ステップと、 該第１の検証ステップで書込みしきい値電圧が前記第１
の上限電圧よりも大きいメモリセルが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第１の上
限電圧以下であることが検証されるまで前記第１の書込
みステップを再実行する再実行ステップと、 前記第１の検証ステップで前記メモリセルの書込みしき
い値電圧が前記第１の上限電圧以下であることが検証さ
れた場合に、該メモリセルの書込みしきい値電圧が前記
第１の上限電圧よりも小さい予め決められた第２の上限
電圧以下であるかどうかを検証する第２の検証ステップ
と、 該第２の検証ステップで書込みしきい値電圧が前記第２
の上限電圧よりも大きいメモリセルが検証された場合
に、該メモリセルの書込みしきい値電圧が前記第２の上
限電圧以下となるように該メモリセルに前記第１の書込
みパルスとは異なる第２の書込みパルスを印加して書込
みを行う第２の書込みステップと、 前記第２の検証ステップで前記メモリセルの書込みしき
い値電圧が前記第２の上限電圧以下であることが検証さ
れた場合に、該メモリセルの書込みしきい値電圧が第３
の上限電圧以下であるかどうかを検証する第３の検証ス
テップと、 該第３の検証ステップにおいて、該メモリセルの書込み
しきい値電圧が第３の上限電圧以上であれば該メモリセ
ルへの正常なデータ書込みが行われたものとして書き込
み動作を終了するステップと、 該第３の検証ステップにおいて、該メモリセルの書込み
しきい値電圧が第３の上限電圧よりも小さければ該メモ
リセルへの正常なデータ書込みが行われなかったものと
判定して、該メモリセルを不良セルとして認識し、書込
み動作を終了するステップとを有することを特徴とする
不揮発性半導体メモリの書込み方法。 - 【請求項５】 前記入力データの論理レベルが論理
‘０’レベルとは異なることを特徴とする請求項２又は
請求項３又は請求項４記載の不揮発性半導体メモリの書
込み方法。 - 【請求項６】 前記各検証ステップは前記メモリセルか
ら読み出すセンス回路の基準電圧入力に印加する検証電
圧を変更することにより検証されることを特徴とする請
求項２又は請求項３又は請求項４記載の不揮発性半導体
メモリの書込み方法。 - 【請求項７】 前記各書込みステップでの書込みはＦＮ
電流書込み動作により行われることを特徴とする請求項
２又は請求項３又は請求項４記載の不揮発性半導体メモ
リの書込み方法。 - 【請求項８】 前記各書込みステップでの書込みはＣＨ
Ｅ書込み動作により行われることを特徴とする請求項２
又は請求項３又は請求項４記載の不揮発性半導体メモリ
の書込み方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049796A JP3180669B2 (ja) | 1996-06-03 | 1996-06-03 | 不揮発性半導体メモリおよびその書き込み方法 |
| KR1019970022916A KR100247576B1 (ko) | 1996-06-03 | 1997-06-03 | 비휘발성 반도체 메모리에서 프로그램된 메모리 셀의 임계 전압 이 협소 분포를 갖도록 하는 프로그래밍 방법 |
| US08/862,965 US5757699A (en) | 1996-06-03 | 1997-06-03 | Programming which can make threshold voltages of programmed memory cells have a narrow distribution in a nonvolatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049796A JP3180669B2 (ja) | 1996-06-03 | 1996-06-03 | 不揮発性半導体メモリおよびその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09320285A JPH09320285A (ja) | 1997-12-12 |
| JP3180669B2 true JP3180669B2 (ja) | 2001-06-25 |
Family
ID=15270012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14049796A Expired - Fee Related JP3180669B2 (ja) | 1996-06-03 | 1996-06-03 | 不揮発性半導体メモリおよびその書き込み方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757699A (ja) |
| JP (1) | JP3180669B2 (ja) |
| KR (1) | KR100247576B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100566464B1 (ko) | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
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| JP2014053060A (ja) | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
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| CN111863083A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种NOR flash存储器编程的方法、装置以及NOR flash存储器 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3152720B2 (ja) * | 1991-03-12 | 2001-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3213434B2 (ja) * | 1993-03-25 | 2001-10-02 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置 |
| JP2707970B2 (ja) * | 1994-04-11 | 1998-02-04 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法 |
| JPH07312093A (ja) * | 1994-05-13 | 1995-11-28 | Hitachi Ltd | 半導体記憶装置 |
| US5608679A (en) * | 1994-06-02 | 1997-03-04 | Intel Corporation | Fast internal reference cell trimming for flash EEPROM memory |
-
1996
- 1996-06-03 JP JP14049796A patent/JP3180669B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-03 KR KR1019970022916A patent/KR100247576B1/ko not_active IP Right Cessation
- 1997-06-03 US US08/862,965 patent/US5757699A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005031A (ko) | 1998-03-30 |
| KR100247576B1 (ko) | 2000-03-15 |
| JPH09320285A (ja) | 1997-12-12 |
| US5757699A (en) | 1998-05-26 |
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