KR980005031A - 비휘발성 반도체 메모리에서 프로그램된 메모리 셀의 임께 전압이 협소 분포를 갖도록 하는 프로그래밍 방법 - Google Patents
비휘발성 반도체 메모리에서 프로그램된 메모리 셀의 임께 전압이 협소 분포를 갖도록 하는 프로그래밍 방법 Download PDFInfo
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Abstract
비휘발성 반도체 메모리의 선택된 메모리 셀에 있어서, 선택된 메모리 셀의 제1 프로그래밍은 선택된 메모리 셀이 프로그램된 임계 전압(Vtm)을 갖도록 하기 위해 선택된 제1 프로그래밍 펄스를 인가하므로써 수행된다. 제1 검증(S12)는 선택된 메모리 셀이 제1 소정의 하한 전압보다 크지 않는 프로그램된 임계 전압을 갖는지를 검증한다. 선택된 메모리 셀이 Vt1 보다 큰 프로그램된 임계 전압을 갖을때, 제1 프로그래밍이 수행된다. 선택된 메모리 셀이 Vt1보다 크지 않은 프로그램된 임계 전압을 갖는지를 검증한다. 선택된 메로리 셀이 Vt10보다 큰 프로그램된 임계 전압을 갖을때 선택된 메모리 셀의 Vt10보다 크지 않은 프로그램된 임계 전압을 갖도록 하기 위해 선택된 메모리 셀에 제1 프로그래밍 펄스와 다른 제2 프로그래밍 펄스를 인가하므로써 선택된 메모리 셀의 제2 프로그래밍(S13)을 수행한다. 선택된 메모리 셀이 Vt10보다 크지 않은 프로그램된 임계 전압을 갖을때, 선택된 메모리 셀의 프로그래밍이 완료된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 단면도.
Claims (8)
- 특정 논리 레벨의 입력 데이타에 응답하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀 중에서 임의로 선택된 메모리 셀을 프로그램 하는 방법에 있어서; 상기 선택된 메모리 셀이 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 제1 프로그래밍 펄스를 인가하므로써 상기 입력 데이타에 응답하는 상기 선택된 메모리 셀을 프로그래밍하는 제1 프로그래밍 단계; 상기 선택된 메모리 셀이 제1 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제1 검증 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 큰 상기 프로그래밍 임계 전압을 갖는다고 검증할 때 상기 제1 프로그래밍 단계를 재실행하되, 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압 보다 크지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때까지 실행되는 재실행 단계; 상기 제1 검증단계가 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 크지 않은 상기 프로그램된 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 작은 제2 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제2 검증단계; 상기 제2 검증단계가 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 큰 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 상기 제1 프로그래밍 펄스와 다른 제2 프로그래밍 펄스를 인가하므로써 상기 선택된 메모리 셀을 프로그래밍 하는 제2 프로그래밍 단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀의 프로그래밍을 완료하는 완료 단계; 를 포함하는 것을 특징으로 하는 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 제1항에 있어서, 상기 입력 데이타의 특정 논리 레벨은 논리 “0” 레벨 이외의 레벨인 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 특정 논리 레벨의 입력 데이타에 응답하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀 중에서 임의로 선택된 메모리 셀을 프로그램 하는 방법에 있어서; 상기 선택된 메모리 셀이 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 제1 프로그래밍 펄스를 인가하므로써 상기 입력 데이타에 응답하는 상기 선택된 메모리 셀을 프로그래밍하는 제1 프로그래밍 단계; 상기 선택된 메모리 셀이 제1 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제1 검증단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 큰 상기 프로그램된 임계 전압을 갖는다고 검증할때 제1 프로그래밍 단계를 재실행하되, 상기 제1 검증 단계가 상기 선택된 메모리 셀이 제1 프로그램된 임계 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때까지 수행되는 재실행 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 크지 않은 상기 프로그래밍 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제1 소정의 상한 전압보다 작은 제2 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제2 검증단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 큰 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 상기 제1 프로그래밍 펄스와 다른 제2 프로그래밍 펄스를 인가하므로써 상기 선택된 메모리 셀을 프로그래밍하는 제2 프로그래밍 단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 프로그램된 상한 전압 보다 크지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제2 소정의 상한 전압보다 작은 소정의 하한 전압 보다 작지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제3 검증단계; 및 상기 제3 검증 단계가 상기 선택된 메모리 셀이 상기 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때에는 상기 선택된 메모리 셀이 정상적으로 프로그램된 셀이라고 인식된 상태로, 상기 제2 검증단계가 상기 선택된 메모리 셀이 상기 소정의 하한 전압보다 작은 상기 프로그램된 임계 전압을 갖는다고 검증할때에는 상기 선택된 메모리 셀이 비정상적으로 프로그램된 셀이라고 인식된 상태로 상기 선택된 메모리 셀의 프로그래밍을 완료하는 완료 단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 제3항에 있어서, 상기 입력 데이타의 특정 논리 레벨은 논리 “0” 레벨 이외의 레벨인 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 특정 논리 레벨의 입력 데이타에 응답하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀 중에서 임의로 선택된 메모리 셀을 프로그램 하는 방법에 있어서; 상기 선택된 메모리 셀이 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 제1 프로그래밍 펄스를 인가하므로써 상기 입력 데이타에 응답하는 상기 선택된 메모리 셀을 프로그래밍 하는 제1 프로그래밍 단계; 상기 선택된 메모리 셀이 제1 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제1 검증 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 작은 상기 프로그램된 임계 전압을 갖는다고 검증할때 상기 제1 프로그래밍 단계를 재실행하되, 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때까지 수행되는 재실행 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 큰 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제2 검증단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 상기 제1 프로그래밍 펄스와 다른 제2 프로그래밍 펄스를 인가하므로써 상기 선택된 메모리 셀을 프로그래밍 하는 제2 프로그래밍 단계; 및 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때 상기 선택된 메모리셀의 프로그래밍을 완료하는 완료 단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 제5항에 있어서, 상기 입력 데이타의 특정 논리 레벨은 논리 0 레벨 이외의 레벨인 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 특정 논리 레벨의 입력 데이타에 응답하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀 중에서 임의로 선택된 메모리 셀을 프로그램 하는 방법에 있어서; 상기 선택된 메모리 셀이 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀에 제1 프로그래밍 펄스를 인가하므로써 상기 입력 데이타에 응답하는 상기 선택된 메모리 셀을 프로그래밍하는 제1 프로그래밍 단계; 상기 선택된 메모리 셀이 제1 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제1 검증 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 작은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 제1 프로그래밍 단계를 재실행하되, 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압 보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때까지 수행되는 재실행 단계; 상기 제1 검증 단계가 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제1 소정의 하한 전압보다 큰 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는 지를 검증하는 제2 검증 단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작은 상기 프로그램된 임계 전압을 갖는다고 검증할때, 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖도록 하기 위해 상기 선택된 메모리 셀이 상기 제1 프로그래밍 펄스와 다른 제2 프로그래밍 펄스를 인가하므로써 상기 선택된 메모리 셀을 프로그래밍하는 제2 프로그래밍 단계; 상기 제2 검증 단계가 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 작지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때 상기 선택된 메모리 셀이 상기 제2 소정의 하한 전압보다 큰 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는지를 검증하는 제3 검증 단계; 및 상기 제3 검증 단계가 상기 선택된 메모리 셀이 상기 소정의 상한 전압보다 크지 않은 상기 프로그램된 임계 전압을 갖는다고 검증할때에는 상기 선택된 메모리 셀이 정상적으로 프로그램된 셀이라고 인식된 상태로, 상기 제3 검증 단계가 상기 선택된 메모리 셀이 상기 소정의 상한 전압보다 큰 프로그램된 임계 전압을 갖는다고 검증할때에는 상기 선택된 메모리 셀이 비정상적으로 프로그램된 메모리 셀이라고 인식된 상태로 상기 선택된 메모리 셀의 프로그래밍을 완료하는 완료단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.
- 제7항에 있어서, 상기 입력 데이타의 특정 레벨은 논리“0” 레벨 이외의 레벨인 것을 특징으로 하는 비휘발성 반도체 메모리의 전기적 소거 및 프로그램 가능한 비휘발성 메모리 셀의 프로그래밍 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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KR100566464B1 (ko) | 1995-01-31 | 2006-03-31 | 가부시끼가이샤 히다치 세이사꾸쇼 | 반도체 메모리 장치 |
JPH0982097A (ja) * | 1995-07-10 | 1997-03-28 | Hitachi Ltd | 半導体不揮発性記憶装置およびそれを用いたコンピュータシステム |
US5774670A (en) * | 1995-10-06 | 1998-06-30 | Netscape Communications Corporation | Persistent client state in a hypertext transfer protocol based client-server system |
JP3062730B2 (ja) * | 1996-07-10 | 2000-07-12 | 株式会社日立製作所 | 不揮発性半導体記憶装置および書込み方法 |
US6320785B1 (en) | 1996-07-10 | 2001-11-20 | Hitachi, Ltd. | Nonvolatile semiconductor memory device and data writing method therefor |
US6134148A (en) * | 1997-09-30 | 2000-10-17 | Hitachi, Ltd. | Semiconductor integrated circuit and data processing system |
JP3409986B2 (ja) * | 1997-01-31 | 2003-05-26 | 株式会社東芝 | 多値メモリ |
JP3481817B2 (ja) * | 1997-04-07 | 2003-12-22 | 株式会社東芝 | 半導体記憶装置 |
JPH1196774A (ja) * | 1997-09-25 | 1999-04-09 | Sharp Corp | 不揮発性半導体メモリセルのデータ書き込み方法 |
EP0913832B1 (en) * | 1997-11-03 | 2003-07-23 | STMicroelectronics S.r.l. | Method for multilevel programming of a nonvolatile memory, and a multilevel nonvolatile memory |
EP0936626B1 (de) * | 1998-02-12 | 2004-02-11 | Infineon Technologies AG | Elektrisch programmierbarer Nur-Lese-Speicher sowie Verfahren zum Programmieren und Lesen dieses Speichers |
US6453337B2 (en) * | 1999-10-25 | 2002-09-17 | Zaplet, Inc. | Methods and systems to manage and track the states of electronic media |
US6205055B1 (en) * | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
JP2001266598A (ja) * | 2000-03-22 | 2001-09-28 | Denso Corp | 不揮発性半導体メモリの特性検査方法 |
US6233175B1 (en) * | 2000-10-21 | 2001-05-15 | Advanced Micro Devices, Inc. | Self-limiting multi-level programming states |
US6556481B1 (en) | 2001-02-21 | 2003-04-29 | Aplus Flash Technology, Inc. | 3-step write operation nonvolatile semiconductor one-transistor, nor-type flash EEPROM memory cell |
US6620682B1 (en) | 2001-02-27 | 2003-09-16 | Aplus Flash Technology, Inc. | Set of three level concurrent word line bias conditions for a nor type flash memory array |
US6621739B2 (en) * | 2002-01-18 | 2003-09-16 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
US6862223B1 (en) * | 2002-07-05 | 2005-03-01 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
JP2005235287A (ja) * | 2004-02-19 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置のプログラミング方法、プログラミング装置、及び、不揮発性半導体記憶装置 |
WO2006041730A2 (en) * | 2004-10-07 | 2006-04-20 | Atmel Corporation | Method and system for a programming approach for a nonvolatile electronic device |
ITMI20041904A1 (it) * | 2004-10-07 | 2005-01-07 | Atmel Corp | "metodo e sistema per un approccio di programmazione per un dispositivo elettronico non volatile" |
JP4786171B2 (ja) | 2004-12-10 | 2011-10-05 | 株式会社東芝 | 半導体記憶装置 |
US7656710B1 (en) | 2005-07-14 | 2010-02-02 | Sau Ching Wong | Adaptive operations for nonvolatile memories |
US7372732B2 (en) * | 2005-11-23 | 2008-05-13 | Macronix International Co., Ltd. | Pulse width converged method to control voltage threshold (Vt) distribution of a memory cell |
TWI312969B (en) * | 2005-12-08 | 2009-08-01 | Mstar Semiconductor Inc | Operating nonvolatile memory method |
US7729165B2 (en) * | 2007-03-29 | 2010-06-01 | Flashsilicon, Incorporation | Self-adaptive and self-calibrated multiple-level non-volatile memories |
KR100888847B1 (ko) | 2007-06-28 | 2009-03-17 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치 및 그것의 프로그램 방법 |
US7813188B2 (en) * | 2007-09-10 | 2010-10-12 | Hynix Semiconductor Inc. | Non-volatile memory device and a method of programming a multi level cell in the same |
JP5172555B2 (ja) | 2008-09-08 | 2013-03-27 | 株式会社東芝 | 半導体記憶装置 |
JP5075992B2 (ja) * | 2011-02-02 | 2012-11-21 | 株式会社東芝 | 半導体記憶装置 |
JP2014053060A (ja) | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
JP2014063551A (ja) | 2012-09-21 | 2014-04-10 | Toshiba Corp | 半導体記憶装置 |
CN111863083A (zh) * | 2019-04-29 | 2020-10-30 | 北京兆易创新科技股份有限公司 | 一种NOR flash存储器编程的方法、装置以及NOR flash存储器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3152720B2 (ja) * | 1991-03-12 | 2001-04-03 | 株式会社東芝 | 不揮発性半導体記憶装置 |
JP3213434B2 (ja) * | 1993-03-25 | 2001-10-02 | 新日本製鐵株式会社 | 不揮発性半導体記憶装置 |
JP2707970B2 (ja) * | 1994-04-11 | 1998-02-04 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法 |
JPH07312093A (ja) * | 1994-05-13 | 1995-11-28 | Hitachi Ltd | 半導体記憶装置 |
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