JP2012517070A - Ｎａｎｄベースｎｏｒ型フラッシュメモリにおける過消去管理 - Google Patents

Ｎａｎｄベースｎｏｒ型フラッシュメモリにおける過消去管理 Download PDF

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Abstract

【課題】NANDベースNOR 型フラッシュメモリにおける過消去管理の提供。
【解決手段】デュアル電荷保持トランジスタNOR フラッシュメモリセルのアレイブロックの操作を、デュアル電荷保持トランジスタNOR フラッシュメモリセルを消去して、そのスレショルド電圧レベルを設定して読み出し操作中のリーク電流によるデータ汚損を防止する方法と装置である。NOR フラッシュメモリセルのアレイブロックの消去は、該アレイブロックの一つのブロックセクションを選択し、消去、消去検証、過消去検証、及びプログラミングを、電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限と上限の間となるまで繰り返す。他のブロックセクションが続いて選択されて、その電荷保持トランジスタのスレショルド電圧が、第１プログラム状態の下限と上限の間となるまで繰り返し消去、消去検証、過消去検証、及びプログラムされ、以上が全てのブロックが消去され、正のスレショルド電圧レベルにプログラムされるまで、繰り返される。
【選択図】図５

Description

発明の背景
この出願は米国特許法のもとに、２００９年２月５日になされた出願第６１／２０７，０２０号の米国特許仮出願の優先権を主張する。
関係特許出願
弁理士番号ＡＰ０８−００４、２００９年５月７日になされ本出願と譲受人が同じである出願第１２／３８７，７７１号の米国特許仮出願の優先権を主張する。
弁理士番号ＡＰ０８−００６、２００９年６月１日になされ本出願と譲受人が同じである出願第１２／４５５，３３７号の米国特許仮出願の優先権を主張する。
本発明は一般に、不揮発性メモリアレイ構造及び該不揮発性メモリアレイ構造の操作に関する。特に、本発明はデュアル電荷保持トランジスタNOR 不揮発性メモリ装置構造及び回路及びデュアル電荷保持トランジスタNOR 不揮発性メモリ装置構造の操作方法に関する。
不揮発性メモリは当該技術分野において周知である。不揮発性メモリには、ROM(Read-Only-Memory) 、EPROM(Electrically Programmable Read Only Memory) 、EEPROM(Electrically Erasable Programmable Read Only Memory) 、NOR フラッシュメモリ、NANDフラッシュメモリを含む異なるタイプがある。現在の応用、例えば携帯情報端末機、携帯電話、ノートブック型及びラップトップ型コンピュータ、ボイスレコーダ、グローバルポジショニングシステムにおいて、フラッシュメモリはより人気のある不揮発性メモリの一つになっている。フラッシュメモリは高密度、小さいシリコン領域、低コスト及び単一低電圧の電圧源で繰り返しプログラム及び消去可能である等の複合された利点を有する。
当該技術分野において知られたフラッシュメモリ構造は、電荷保存或いは電荷捕捉のような電荷保持メカニズムを採用している。フローティングゲート不揮発性メモリに採用されているような電荷保存メカニズムにおいては、デジタルデータを代表する電荷は装置のフローティングゲートに保存される。保存された電荷はフローティングゲートメモリセルのスレショルド電圧を修正し、該フローティングゲート不揮発性メモリセルに保存されるデジタルデータを決定する。SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)或いはMONOS(Metal-Oxide-Nitride-Oxide-Silicon)型セルにおいて採用される電荷捕捉メカニズムにおいては、電荷は二つの絶縁層の間の電荷捕捉層に捕捉される。SONOS/MONOS における電荷捕捉層はシリコン窒化物(SiNx)のような比較的高い誘電率(k) を有する。
今日のフラッシュ不揮発性メモリは、高速ランダムアクセス非同期NOR フラッシュ不揮発性メモリ、及び、速度が遅いシリアルアクセス同期NANDフラッシュ不揮発性メモリという、二つの主要なカテゴリに分類される。NOR フラッシュ不揮発性メモリは現在、複数の外部アドレス及びデータピンと、妥当な制御信号ピンを具えた高ピン数メモリとして設計される。NOR フラッシュ不揮発性メモリの一つの欠点は、密度が2 倍となり、アドレススペースを2 倍にするために、もう一つの外部アドレスピンを加えなければならないため、必要な外部ピン数が一つ増えることである。これに対して、NANDフラッシュ不揮発性メモリはアドレス入力ピンがないため、NOR フラッシュ不揮発性メモリよりも小さいピン数であるという利点を有している。密度が増しても、NANDフラッシュ不揮発性メモリのピン数は常に一定である。主流であるNANDフラッシュ不揮発性メモリ及びNOR フラッシュ不揮発性メモリセル構造はいずれも現在のところ、一つの電荷保持( 電荷保存或いは電荷捕捉)トランジスタメモリセルを使用し、それは1 ビットのデータを電荷として保存し、或いはそれは一般的にシングルレベルプログラムセル(SLC,single-level program cell) と称される。それらはそれぞれワンビット/ ワントランジスタNANDセル又はNOR セルと称され、シングルレベルプログラムデータをセル中に保存する。
NAND及びNOR フラッシュ不揮発性メモリはインシステムプログラムと消去能力の利点を提供し、少なくとも10万回の耐用サイクルを提供するための仕様を有する。さらに、シングルチップNAND及びNOR フラッシュ不揮発性メモリ製品は、ギガバイト密度を提供でき、なぜならそれらの非常にスケーラブルなセルサイズによる。例えば、現在、ワンビット/ワントランジスタNANDセルサイズは、〜4λ2(λは半導体工程における最小フィーチャサイズ) に維持され、一方、NOR セルサイズは〜10λ2である。さらに、二つの電圧スレショルド(Vt0及びVt1)を有するシングルレベルプログラムセルとしてデータ保存するのに加え、ワントランジスタNAND及びNOR フラッシュ不揮発性メモリセルはいずれも、一つの物理セルにおいて四つのマルチレベルスレショルド電圧(Vt0、Vt 1、Vt2 及びVt03) を有し、少なくともセル当たり2 ビット、或いは、1 トランジスタ当たり2 ビットを保存できる。ワントランジスタNAND及びNOR フラッシュ不揮発性メモリセルのマルチレベルスレショルド電圧プログラミングは、MLC(multiple level programmed cells)と称される。
現在、最高密度のシングルチップダブル多結晶シリコンゲートNANDフラッシュ不揮発性メモリチップは、64Gbである。これに対し、ダブル多結晶シリコンゲートNOR フラッシュ不揮発性メモリチップは2 Gbの密度である。NAND及びNOR フラッシュ不揮発性メモリの密度間の大きな差は、NOR フラッシュ不揮発性メモリに勝るNANDフラッシュ不揮発性メモリセルの優れたスケーラビリティーの結果である。NOR フラッシュ不揮発性メモリセルは5.0Vのドレイン- ソース間電圧(Vds) を、高電流CHE(Channel-Hot-Electron) 注入プログラミングプロセスを維持するために必要とする。これに対して、NANDフラッシュ不揮発性メモリセルが必要とするドレイン- ソース間電圧は0.0Vであり、これは低電流ファウラー-ノルトハイムチャネルトンネルプログラムプロセスのためである。上述の結果、ワンビット/ ワントランジスタNANDフラッシュ不揮発性メモリセルサイズは、ワンビット/ ワントランジスタNOR フラッシュ不揮発性メモリセルのたった半分となる。これにより、NANDフラッシュ不揮発性メモリ装置が巨大データの保存を必要とする用途に使用可能となる。NOR フラッシュ不揮発性メモリ装置は、より少ないデータ保存を必要とすると共に高速で非同期ランダムアクセスを必要とするプログラムコード保存メモリとして広範囲にわたって使用される。
フラッシュ不揮発性メモリセルのプログラミング動作は、電荷保持領域( フローティングゲート或いは電荷捕捉層) に電子を充電することを含み、それはメモリセルのターンオンスレショルド電圧レベルを増加させる。ゆえに、プログラムされた時、フラッシュ不揮発性メモリセルはターンオンされない。すなわち、それは読み出し電位がそのコントロールゲートに印加されて指定されも、非導電状態を維持する。これに対して、フラッシュ不揮発性メモリセルの消去動作は、フローティングゲートより電子を除去してスレショルド電圧レベルを低くすることを含む。より低いスレショルド電圧レベルで、コントロールゲートに対する読み出し電位で指定される時、フラッシュ不揮発性メモリセルは導電状態へとターンオンされる。しかしながら、フラッシュ不揮発性メモリセルは過消去の問題を有している。過消去は、消去ステップの間に、多すぎる電子がフローティングゲートより除去されて僅かな正電荷を残すことで起こる。これはメモリセルをかすかにオンにバイアスし、そのため、指定されていないにも関わらず小電流がメモリセルを通してリークし得る。
現在、米国特許第６，４０７，９４８号において論考されているように、最も一般的に使用されているフラッシュメモリ消去方法は、ファウラー- ノルトハイムトンネル現象とチャンネルホットエレクトロントンネル現象を採用している。フラッシュ不揮発性メモリセルのための消去手順において、電圧がフラッシュ不揮発性メモリセルに連続して印加されることで、コントロールゲートとドレイン間、或いはフラッシュ不揮発性メモリセルのチャネルに負の電位差を有する電圧界を発生する。フラッシュ不揮発性メモリセルのフローティングゲートに蓄積される電子は、電子がフラッシュ不揮発性メモリセルの薄い誘電層を通り抜けてフラッシュメモリセルのスレショルド電圧の減少をもたらすために、減少する。消去手順が実行される時、消去電圧パルスがフラッシュメモリアレイの各フラッシュメモリセルに印加されることで、アレイ中の全てのフラッシュメモリセルが消去される。しかしながら、フラッシュメモリアレイの全てのフラッシュメモリセルが同じ回路特性を有しているとは限らない。フラッシュメモリセルによっては過消去を被る。過消去されたフラッシュメモリセルはスレショルド電圧が＋0.5 ボルトより低い。フラッシュメモリアレイがフラッシュメモリセルの複数のカラム上の複数の過消去フラッシュメモリセルを有する時、フラッシュ不揮発性メモリセルはディプリーション型素子のように働き、リーク電流を提供する。このリーク電流はフラッシュメモリアレイのデータ読み出しの正確さに悪影響を及ぼす。選択されたフラッシュ不揮発性メモリセルの読み出し操作中、選択されたフラッシュメモリセルに接続されたビット線も該ビット線に接続されたいずれかの過消去フラッシュメモリセルに接続されている。該ビット線は非電導のフラッシュメモリセルを読み取る間、過度のリーク電流を被る。
本発明の主要な目的は、過消去管理のために、NAND類似デュアル電荷保持トランジスタNOR フラッシュメモリセルの操作のための方法と装置を提供することにある。
本発明の別の目的は、デュアル電荷保持トランジスタNOR フラッシュメモリセルの消去とプログラミングのための方法と装置を提供して、消去されたデュアル電荷保持トランジスタNOR フラッシュメモリセルのスレショルド電圧レベルを設定して、読み出し或いは検証操作中に汚染データからのリーク電流を防止することにある。
これらの目的の少なくとも一つを達成するため、実施例は、該デュアル電荷保持トランジスタNOR フラッシュメモリセルを消去、消去検証、過消去検証、プログラミング、及びプログラム認証するNAND類似デュアル電荷保持トランジスタNOR フラッシュメモリセルの操作方法を包含する。NOR フラッシュメモリセルのアレイのブロックは、ローとカラムに配列される。該ブロックはNOR フラッシュメモリセルのアレイのサブアレイを形成する。各NOR フラッシュメモリセルは、二つの直列接続された電荷保持トランジスタで形成されている。そのうち第１電荷保持トランジスタのドレイン／ソースはローカルビット線に接続され、第２電荷保持トランジスタのソース／ドレインはローカルソース線に接続されている。該ローカルビット線はグローバルビット線に、ソース線ゲートトランジスタを介して接続されている。NOR フラッシュメモリセルの各ロー上のコントロールゲートはワード線に接続されている。NOR フラッシュメモリセルのロー上の第２電荷保持トランジスタのコントロールゲートは、分離ワード線に接続されている。第１電荷保持トランジスタの各ローは電荷保持トランジスタの第１ページセットを形成し、第２電荷保持トランジスタの各ローは電荷保持トランジスタの第２ページセットを形成する。
デュアル電荷保持トランジスタNOR フラッシュメモリセルのアレイの全てのセルのスレショルド電圧レベルが正のスレショルド電圧レベルを有してそれらのプログラム状態を指示すると、デュアル電荷保持トランジスタNOR フラッシュメモリセルのブロックの消去が、電荷保持トランジスタの交替するページの第１ハーフブロックを選択することで開始する。デュアル電荷保持トランジスタNOR フラッシュメモリセルのアレイのブロックは二つのハーフブロックを有し、各ハーフブロックは、デュアル電荷保持トランジスタNOR フラッシュメモリセルの列が交互のページを有する。第１ハーフブロックのデュアル電荷保持トランジスタNOR フラッシュメモリセルは同時に及び集合的に消去される。消去されたデュアル電荷保持トランジスタNOR フラッシュメモリセルは、それから１ページずつ検証されて、確実に電荷保持トランジスタの第１被選択ハーフブロックが第１プログラム状態の上限より低い電圧スレショルドレベルを有するものとされる。もし第１被選択ハーフブロックのいずれかの電荷保持トランジスタが第１プログラム状態の上限よりも高いスレショルド電圧レベルを有するなら、該第１被選択ハーフブロックは消去され、第１ハーフブロックの全ての電荷保持トランジスタが第１プログラム状態の上限より低いスレショルド電圧レベルを有するまで、消去が反復して検証される。電荷保持トランジスタの第１被選択ハーフブロックは、それから１ページずつ過消去検証され、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きいかどうか判断される。もし、いずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限よりも低ければ、それらの電荷保持トランジスタは１ページずつプログラムされて、それらのスレショルド電圧（Ｖｔ）レベルが第１プログラム状態の下限より大きくなるまで、過消去検証される。
電荷保持トランジスタの第１被選択ハーフブロックの消去とプログラミングが完成してそれらのスレショルド電圧が第１プログラム状態の下限と上限の間になると、デュアル電荷保持トランジスタNOR フラッシュメモリセルのブロックの第２ハーフブロックが続いて選択され、第２被選択ハーフブロックの電荷保持トランジスタのスレショルド電圧が第１プログラム状態の下限と上限の間となるまで、消去、消去検証、過消去検証、及びプログラムされる。
プログラム状態を指示する正のスレショルド電圧レベルを有する電荷保持トランジスタの単一ページのページ消去は、一つのページを選択し、不選択のページの消去を禁止することで開始する。被選択ページのデュアル電荷保持トランジスタNOR フラッシュメモリセルは消去され、それから消去検証されて電荷保持トランジスタのスレショルド電圧レベルが確実に第１プログラム状態の上限より低いものとされる。もし被選択ページのいずれかのデュアル電荷保持トランジスタNOR フラッシュメモリセルが第１プログラム状態の上限より高いスレショルド電圧を有するならば、デュアル電荷保持トランジスタNOR フラッシュメモリセルは、すべてのスレショルド電圧レベルが第１プログラム状態の上限より低くなるまで、繰り返し消去及び消去検証される。電荷保持トランジスタのページはそれから過消去検証されて、それらのスレショルド電圧レベルが確実に第１プログラム状態の下限より大きいものとされる。もし、いずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、全てのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、それらはプログラムされ過消去検証される。
電荷保持トランジスタの単一ページをページプログラミングしてそれらのスレショルド電圧レベルをプログラム状態を指示する正のスレショルド電圧レベルに設定するのは、一つのページを選択し、他の不選択のページのプログラミングを禁止することで始まる。電荷保持トランジスタの被選択ページのプログラミングは、電荷保持トランジスタの被選択ページのページ消去により始まる。ページ消去が完成すると、そのページの全ての電荷保持トランジスタは、第１プログラム状態の下限より高く上限より低いスレショルド電圧レベルを有するようにプログラムされる。第２プログラム状態にプログラムされる予定の電荷保持トランジスタはそれからさらに、それらのスレショルド電圧レベルが第２プログラム状態の下限より高くなるようにプログラムされ、プログラム検証される。もし電荷保持トランジスタのページが二つより多いプログラム状態を有するようにプログラムされるなら、電荷保持トランジスタはさらにプログラムされて、追加のプログラム状態はそれらのプログラム状態にプログラム及びプログラム検証される。
各種実施例において、デュアル電荷保持トランジスタNOR フラッシュメモリセルの各カラムは、デュアル電荷保持トランジスタNOR フラッシュメモリセルと平行に配置されたローカルビット線とローカルソース線に関連づけられる。NOR フラッシュメモリセルのアレイの対をなすカラムの該ローカルビット線とローカルソース線は、グローバルビット線とグローバルソース線を共用する。消去検証、過消去検証、プログラム検証、及び読み出し操作において、カラム対の一組のカラム上の被選択ページは、読み出しのために選択され、カラム対の他の組は読み出し禁止される。読み出し操作は、被選択電荷保持トランジスタのスレショルド電圧が、読み出し電圧レベルより大きいか或いは小さいかを判断することで、電荷保持トランジスタ内に保持されたプログラム状態を判断する。電荷保持トランジスタが二つのデータ状態より多くプログラムされている場合、電荷保持トランジスタに複数のプログラムデータ状態のどれがプログラムされているかを判断するための複数の読み出し電圧レベルがある。
他の実施例において、NAND類似NOR フラッシュ不揮発性メモリ装置は、ロウとカラムに配列されたNOR フラッシュ不揮発性メモリセルのブロックのアレイを包含する。各NOR フラッシュメモリセルは少なくとも二つの直列に接続された電荷保持トランジスタで形成されている。該少なくとも二つの電荷保持トランジスタのうち第１電荷保持トランジスタのドレイン／ソースはローカルメタルビット線に接続され、該少なくとも二つの電荷保持トランジスタのうち第２電荷保持トランジスタのソース／ドレインは、ローカルメタルソース線に接続される。該ローカルメタルビット線は別のグローバルメタルビット線に、ビット線ゲートトランジスタを介して接続され、該ローカルメタルソース線は別のグローバルメタルソース線にソース線ゲートトランジスタを介して接続される。各ロウのNOR フラッシュメモリセル上の各第１電荷保持トランジスタのコントロールゲートはワード線に接続される。各ロウのNOR フラッシュメモリセルの各第２電荷保持トランジスタのコントロールゲートは分離ワード線に接続されている。各ロウの第１電荷保持トランジスタは、電荷保持トランジスタの第１偶数ページセットを形成し、各ロウの第２電荷保持トランジスタは電荷保持トランジスタの第２奇数ページセットを形成する。
ロウ制御回路が各ロウのNAND類似NOR フラッシュメモリセルのコントロールゲートに接続された各ワード線に接続されている。該ロウ制御回路はビット線選択線に接続され、該ビット線選択線は関係ビット線に接続されたビット線ゲートトランジスタのゲートに接続されている。該ビット線ゲートトランジスタは各グローバルビット線をそれに関係するローカルビット線に接続する。さらに、該ロウ制御回路はソース線選択線に接続され、該ソース線選択線は関係ソース線ゲートトランジスタのゲートに接続される。ソース線ゲートトランジスタは各グローバルソース線をそれに関係するローカルソース線に接続する。
該ロウ制御回路は消去電圧発生器を有し、該消去電圧発生器は約+18.0Vから約+22.0V(通常＋20.0V)の非常に大きな消去禁止電圧と、接地参考電圧レベルである消去電圧を生成する。さらに、該ロウ制御回路は、読み出し/ 検証電圧発生器を有して、それにより読み出し電圧レベル、消去及び過消去検証電圧レベル、パス電圧レベル、電源供給電圧源の電圧レベル、及び接地参考電圧レベルを生成する。該ロウ制御回路はプログラム電圧発生器を有し、それにより約+15.0Vから約+22.0Vの非常に大きなプログラム電圧と、約+10.0Vの大きなプログラム禁止ゲート電圧と、約+5.0V のやや大きなプログラム禁止電圧と、接地参考電圧レベルを生成する。該プログラム電圧発生器、消去電圧発生器、及び読み出し/検証電圧発生器は、ロウ選択回路に接続され、該ロウ選択回路は、該消去電圧レベル、該消去禁止電圧レベル、該消去検証電圧レベル、該プログラム電圧レベル、該プログラム禁止電圧レベル、該プログラム検証電圧レベル、該読み出し電圧レベルを、アレイのワード線、ビット線選択トランジスタのゲート、及びソース線トランジスタのゲートに伝送する。
該ロウ制御回路は、制御デコーダを有し、該制御デコーダはアレイが消去されるのか、プログラムされるのか、或いは読み取られるのかを決定する制御コードを受け取る。アドレスデコーダがロウ選択回路に接続されて、プログラム、消去或いは読み出しされるNORフラッシュメモリセルのロウ位置が決定される。
該ロウ選択回路はビット線選択制御回路を有し、それにより、消去、プログラム、或いは読み出しのために、必要に応じて、ビット線ゲート電圧をビット線選択トランジスタに印加して、グローバルメタルビット線をローカルメタルビット線に接続或いは不接続とする。該ロウ選択回路は、さらに、ソース線選択制御回路を有し、それにより、消去、プログラム、或いは読み出しのために、必要に応じて、ソース線ゲート電圧をソース線選択トランジスタに印加して、グローバルメタルソース線をローカルメタルソース線に接続或いは不接続とする。
カラム電圧制御回路が、NAND類似NOR フラッシュメモリセルアレイのカラムに接続された各グローバルメタルビット線とグローバルメタルソース線に接続される。該カラム電圧制御回路はカラムプログラム回路を有し、それによりプログラム禁止電圧を生成し、該プログラム禁止電圧は選択的に、不選択の電荷保持トランジスタのプログラム禁止のために、選択的にドレイン／ソース又はソース／ドレインに印加される。該カラムプログラム制御回路はさらに、選択的に接地参考電圧を提供し、それにより、プログラムされるように選択された電荷保持トランジスタのコントロールゲートとソース及びドレイン間の必要電圧界を提供する。該カラム電圧制御回路は、読み出し回路を有し、該読み出し回路は読み出しバイアス電圧を被選択電荷保持トランジスタに提供する。センス増幅器が被選択ビット線に接続されて、これにより被選択電荷保持トランジスタのスレショルド電圧レベルに基づく電流を受け取る。
該カラム電圧制御回路は、ウェルバイアス制御回路を具え、該ウェルバイアス制御回路はシャローウェル発生器とディープウェル発生器を包含する。該ディープウェル発生器は第１導電型(N型) のディープ拡散ウェルに接続され、該ディープ拡散ウェルは基板表面に拡散する。第２導電型(P型) のシャロー拡散ウェルが第１導電型のディープ拡散ウェル内に拡散される。該第２導電型のシャロー拡散ウェルはシャローウェル発生器に接続されている。該ディープウェル発生器は電源電圧の電圧レベルを生成して、NOR フラッシュメモリセルアレイのプログラミング、検証、及び読み出しに供し、及びNOR フラッシュメモリセルアレイの被選択ブロック或いはページの消去中に非常に大きな消去電圧を生成する。該シャローウェル発生器は接地参考電圧源(0.0V)の電圧レベルを伝送して、NOR フラッシュメモリセルアレイのプログラミング、検証、及び読み出しに供する。該シャローウェル発生器は非常に大きな消去電圧レベルを生成し、それは第２導電型のシャローウェルに印加されて、それにより消去中に電荷保持領域より電荷を引き寄せる。非常に大きな消去電圧がディープウェル発生器及びシャローウェル発生器により生成されて、ディープ拡散ウェルとシャロー拡散ウェルの間の望ましくないフォワード電流を防止する。
該カラム電圧制御回路は制御デコーダを有し、該制御デコーダは、コントロールコードを受け取って、アレイが消去されるのか、プログラムされるのか、或いは読み取られるのかを決定するのに供される。アドレスデコーダが制御デコーダによりロケーション( どのカラム) が操作されるのかを決定するアドレスコードを受け取る。該制御デコーダはデコードされた制御コードをカラムプログラム電圧発生器、カラム読み出し/ 検証電圧発生器、及びウェルバイアス制御回路に送り、消去、プログラム、或いは読み出しの希望する操作を規定する。該アドレスデコーダは、カラムセレクタに選択され、これによりNOR フラッシュメモリセルのどのカラムロケーションがプログラム、消去、或いは読み取られるのかの決定に供される。消去操作において、カラムセレクタはグローバルメタルビット線とグローバルメタルソース線を不接続としてそれらを浮動させる。
デュアル電荷保持トランジスタNOR フラッシュメモリセルアレイの全てのセルがプログラム状態を指定する正のスレショルド電圧レベルを有すると、デュアル電荷保持トランジスタNOR フラッシュメモリセルブロックの消去は、ワード線電圧制御回路が電荷保持トランジスタの交替するページの第１ハーフブロックを選択することで始まる。デュアル電荷保持トランジスタNOR フラッシュメモリセルブロックは二つのハーフブロックを有し、各ハーフブロックは、デュアル電荷保持トランジスタNOR フラッシュメモリセルの交替するロウを有するページを有する。第１ハーフブロックのデュアル電荷保持トランジスタNORフラッシュメモリセルは同時に、及び集合的に消去される。ワード線電圧制御回路は接地参考電圧レベルを、被選択第１ハーフブロックの被選択ワード線に印加し、非常に大きな消去禁止電圧を、被選択第１ハーフブロックの不選択ワード線に印加する。ビット線選択回路及びソース線選択回路は非常に大きな選択電圧レベルを、ビット線ゲートトランジスタのゲートとソース線ゲートトランジスタのゲートにそれぞれ印加する。カラム制御回路は、グローバルメタルビット線とグローバルメタルソース線を浮動させる。非常に大きな消去電圧が第２導電型のシャロー拡散ウェルと第１導電型のディープ拡散ウェルに印加される。
ブロック消去が完成すると、被選択電荷保持トランジスタはそれから1 ページずつ検証されて、電荷保持トランジスタの交替するページの第１ハーフブロックが確実に第１プログラム状態の上限より低いスレショルド電圧レベルを有するものとされる。該ワード線電圧制御回路は、第１プログラム状態の上限の電圧レベルを、被選択ワード線に印加する。該ワード線電圧制御回路は、接地参考電圧レベルを不選択のワード線に印加する。該カラム電圧制御回路は、読み出し電圧レベルをグローバルメタルビット線に印加し、これによりNOR フラッシュメモリセルのローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルソース線に印加し、これによりNOR フラッシュメモリセルのローカルメタルソース線に印加する。センス増幅器がグローバルメタルビット線に接続され、ゆえにローカルメタルビット線に接続されて、電荷保持トランジスタの被選択ページのスレショルド電圧レベルが第１プログラム状態の上限より低いか否かを検出する。もし、第１ハーフブロックのいずれかの電荷保持トランジスタが第１プログラム状態の上限より大きなスレショルド電圧レベルを有するならば、電荷保持トランジスタの被選択の第１ハーフブロックは、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低くなるまで、繰り返して消去と消去検証がなされる。
電荷保持トランジスタの被選択の第１ハーフブロックはそれから過消去検証されてそれらのスレショルド電圧レベルが第１プログラム状態の下限より大きいものとされる。該ワード線電圧制御回路は第１プログラム状態の下限電圧レベルを被選択ワード線に印加する。該ワード線電圧制御回路は接地参考電圧レベルを不選択ワード線に印加する。該カラム電圧制御回路は読み出し電圧レベルをグローバルメタルビット線に印加し、ゆえに該NORフラッシュメモリセルのローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルソース線に印加し、ゆえに該NOR フラッシュメモリセルのローカルメタルソース線に印加する。センス増幅器がグローバルビット線に接続され、ゆえにローカルビット線に接続されて電荷保持トランジスタの被選択ページのスレショルド電圧レベルが第１プログラム状態の下限より大きいか否かを検出する。
もし、いずれかの電荷保持トランジスタが第１プログラム状態の下限より低いスレショルド電圧レベルを有するならば、それらの電荷保持トランジスタは、その後、1 ページずつプログラム及び過消去検証されて、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きくさせられる。被選択ページのプログラムを行うため、ワード線制御回路は非常に大きなプログラム電圧を被選択ワード線に印加し、適度に大きなプログラム禁止電圧を不選択ワード線に印加する。ビット線及びソース線電圧制御回路は、適当なビット線ゲート選択電圧及びソース線ゲート選択電圧を、ビット線選択トランジスタのゲート及びソース線選択トランジスタのゲートにそれぞれ印加し、該グローバルメタルビット線とグローバルメタルソース線をローカルメタルビット線とローカルメタルソース線にそれぞれ適宜接続する。該カラム電圧制御回路は、接地参考電圧レベルをグローバルメタルビット線或いはグローバルメタルソース線に印加し、ゆえにローカルメタルビット線及びローカルメタルソース線に印加し、スレショルド電圧レベルが第１プログラム状態の下限より低い電荷保持トランジスタのプログラムに供する。同様に、該カラム電圧制御回路は、大きなプログラム禁止電圧レベルを、グローバルメタルビット線或いはグローバルメタルソース線に印加し、ゆえにローカルメタルビット線及びローカルメタルソース線に印加し、スレショルド電圧レベルが第１プログラム状態の下限より高い電荷保持トランジスタのプログラム禁止に供する。
電荷保持トランジスタの第１被選択ハーフブロックの消去完成後、電荷保持トランジスタの交替するページの第２ハーフブロックが選択されて、該第２ハーフブロックの全ての電荷保持トランジスタのスレショルド電圧が第１プログラム状態の下限と上限の間となるまで、消去、消去検証、過消去検証、及びプログラムが行われる。
電荷保持トランジスタの単一ページの消去は、ロウ電圧制御回路がページを選択し、不選択ページの消去を禁止することで開始する。被選択ページはワード線電圧制御回路が接地参考電圧レベルを被選択ワード線に伝送することで消去される。該ワード線電圧制御回路は不選択ページのワード線に非常に大きな消去禁止電圧を印加する。ビット線選択回路及びソース線選択回路は、非常に大きな選択電圧レベルを、ビット線ゲートトランジスタとソース線ゲートトランジスタにそれぞれ印加することで、ビット線ゲートトランジスタとソース線ゲートトランジスタのゲートブレークダウンを防止する。該ロウ制御回路は、該グローバルメタルビット線と該グローバルメタルソース線を浮動させる。非常に大きな消去電圧が、第２導電型(P型) のシャロー拡散ウェルと第１導電型(N型) のディープ拡散ウェルに印加される。該シャロー拡散ウェルと該ディープ拡散ウェルに印加される非常に大きな消去電圧は、ディープ拡散ウェルとシャロー拡散ウェル間の望まないフォワード電流を防止する。第２導電型(P型) のシャロー拡散ウェルに印加される非常に大きな消去電圧は、浮動ゲートトランジスタのドレイン及びソースに結合される。
消去が完成した時、電荷保持トランジスタの被選択ページは、それから消去検証されて、確実にそのページのスレショルド電圧レベルが第１プログラム状態の上限より低いものとされる。該ワード線電圧制御回路は、第１プログラム状態の上限の電圧レベルを、被選択ワード線に印加する。該ワード線電圧制御回路は、接地参考電圧レベルを不選択ワード線に印加する。該カラム電圧制御回路は読み出し電圧レベルを該グローバルメタルビット線に印加することで該NOR フラッシュメモリセルの該ローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルソース線に印加することで、NOR フラッシュメモリセルのローカルメタルソース線に印加する。該センス増幅器は該グローバルビット線に接続されて、これによりローカルビット線に接続され、電荷保持トランジスタの被選択ページのスレショルド電圧レベルが第１プログラム状態の上限より低いか否かの検出に供される。もし、被選択ページの電荷保持トランジスタのいずれかのスレショルド電圧レベルが第１プログラム状態の上限より高ければ、該被選択ページの全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低くなるまで、該被選択ページの電荷保持トランジスタの消去と消去検証が繰り返し行われる。
電荷保持トランジスタの被選択ページはそれから過消去検証され、すなわち、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より大きいことが検証される。該ワード線電圧制御回路は、第１プログラム状態の下限の電圧レベルを、被選択ワード線に印加する。該ワード線電圧制御回路は接地参考電圧レベルを不選択ワード線に印加する。該カラム電圧制御回路は読み出し電圧レベルを該グローバルメタルビット線に印加することでNOR フラッシュメモリセルのローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルソース線に印加することで、NOR フラッシュメモリセルのローカルメタルソース線に印加する。該センス増幅器はグローバルビット線を介してローカルビット線に接続されて、被選択ページの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高いか否かを検出するのに供される。
もし、被選択ページのいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、それらの電荷保持トランジスタはプログラムされ及び過消去検証されて、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きくさせられる。被選択ページをプログラムするため、ワード線制御回路は非常に大きなプログラム電圧を、被選択ワード線に印加し、適宜大きなプログラム禁止電圧を、不選択ワード線に印加する。該ビット線電圧制御回路と該ワード線電圧制御回路は、適切なビット線ゲート選択電圧とソース線ゲート選択電圧を、ビット線選択トランジスタのゲートとソース線選択トランジスタのゲートに印加し、これにより適切にローカルビット線とローカルソース線を、それぞれグローバルビット線とグローバルソース線に接続する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルビット線或いはグローバルメタルソース線を介して、ローカルメタルビット線とローカルメタルソース線に印加し、スレショルド電圧レベルが第１プログラム状態の下限より低い電荷保持トランジスタをプログラムするのに供する。同様に、該カラム電圧制御回路は、大きなプログラム禁止電圧を該グローバルメタルビット線或いはグローバルメタルソース線を介してローカルメタルビット線及びローカルメタルソース線に印加し、第１プログラム状態の下限より大きなスレショルド電圧レベルを有する電荷保持トランジスタのプログラミングに供する。
電荷保持トランジスタの被選択ページのプログラミングは、電荷保持トランジスタの該ページの消去より始まる。ページ消去において、該ページ内の全ての電荷保持トランジスタは第１プログラム状態の下限より大きく第１プログラム状態の上限より小さいスレショルド電圧レベルを有するようにプログラムされる。第２プログラム状態にプログラムされる予定の電荷保持トランジスタは、それからプログラムされる。被選択ページを第２プログラム状態にプログラムするため、該ワード線制御回路は非常に大きなプログラム電圧を、被選択ワード線に印加し、適度に大きなプログラム禁止電圧を、不選択ワード線に印加する。ビット線電圧制御回路及びソース線電圧制御回路は、適切なビット線ゲート選択電圧及びソース線ゲート選択電圧をビット線選択トランジスタのゲートとソース線選択トランジスタのゲートに印加し、適切にグローバルメタルビット線とグローバルメタルソース線を、ローカルメタルビット線とローカルメタルソース線に接続する。カラム電圧制御回路は、接地参考電圧レベルをグローバルメタルビット線或いはグローバルメタルソース線に印加し、スレショルド電圧レベルが第２プログラム状態の下限より低い電荷保持トランジスタのプログラミングに供する。同様に、該カラム電圧制御回路は、大きなプログラム禁止電圧をグローバルメタルビット線或いはグローバルメタルソース線を介して被選択ローカルメタルビット線及び被選択ローカルメタルソース線に印加し、第２プログラム状態の下限より高いスレショルド電圧レベルを有する電荷保持トランジスタのプログラミングの禁止に供する。
被選択電荷保持トランジスタが、第２プログラム状態の下限より大きいスレショルド電圧レベルを有することを検証するため、ワード線電圧制御回路は、第２プログラム状態の下限の電圧レベルを被選択ワード線に印加する。該ワード線電圧制御回路は接地参考電圧レベルを不選択ワード線に印加する。該カラム電圧制御回路は読み出し電圧レベルをグローバルメタルビット線を介してNOR フラッシュメモリセルのローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルをグローバルメタルソース線を介して該NOR フラッシュメモリセルのローカルメタルソース線に印加する。該センス増幅器はグローバルビット線を介してローカルビット線に接続されて、被選択ページの電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より大きいかを検出するのに供される。
もし、被選択ページの電荷保持トランジスタが二つより多くの状態を有するようにプログラムされるならば、追加のプログラム状態にプログラムされる電荷保持トランジスタは、それらのプログラム状態にプログラムされ及びプログラム検証される。被選択ページを追加プログラム状態にプログラムするため、ワード線制御回路は非常に大きなプログラム電圧を被選択ワード線に印加し、適度に大きなプログラム禁止電圧を不選択ワード線に印加する。該ビット線電圧制御回路と該ソース線電圧制御回路は適切なビット線ゲート選択電圧及びソース線ゲート選択電圧を、ビット線選択トランジスタのゲートとソース線選択トランジスタのゲートに印加し、適切にローカルメタルビット線とローカルメタルソース線を、それぞれグローバルメタルビット線とグローバルメタルソース線に接続する。該カラム電圧制御回路は接地参考電圧レベルをビット線或いはソース線に印加し、該追加プログラム状態の下限より低いスレショルド電圧レベルの電荷保持トランジスタのプログラミングに供する。同様に、該カラム電圧制御回路は、大きなプログラム禁止電圧レベルをグローバルメタルビット線或いはグローバルメタルソース線を介してローカルメタルビット線とローカルメタルソース線に印加し、第１プログラム状態或いは第２プログラム状態にプログラムされるように指定された電荷保持トランジスタのプログラミングを禁止する。被選択電荷保持トランジスタを所望のプログラム状態にプログラムするための各プログラム繰り返しにおいて、該カラム電圧制御回路は大きなプログラム禁止電圧をグローバルメタルビット線とグローバルメタルソース線を介して、前もってプログラムされた状態に正しくプログラムされた電荷保持トランジスタに結合されたローカルメタルビット線とローカルメタルソース線に印加する。
各種実施例において、NOR フラッシュメモリセルアレイのカラム対はグローバルビット線とグローバルソース線を共用する。読み出し操作において、カラム対セット上の被選択ページが、読み出しのために選択され、他のカラム対セットは読み出し禁止される。ビット線選択制御回路は、ほぼ電源電圧レベルである読み出し選択電圧レベルを、ビット線選択ゲート線に印加し、被選択カラム対の読み出しを作動させ、他のカラム対セットの読み出しを禁止する。同様に、ソース線選択制御回路はほぼ電源電圧レベルである読み出し選択電圧レベルをソース線選択ゲート線に印加し、被選択カラム対の読み出しを作動させる。ワード線電圧制御回路は読み出し電圧レベルを電荷保持トランジスタの被選択ページのワード線に印加する。読み出し電圧は、第１プログラム状態の上限と第２プログラム状態の下限の合計の約半分、或いは約+2.0V から約+4.0V である。一般にマルチレベルプログラミングでは、読み出し電圧レベルはより低いプログラム状態の上限に、次に高いプログラム状態の下限を合計したものの半分に最適化される。
ワード線制御回路は、パス電圧レベルを、被選択電荷保持トランジスタに接続された電荷保持トランジスタのワード線に印加し、これにより、被選択電荷保持トランジスタをローカルビット線或いはローカルソース線に接続する。該パス電圧レベルは、最大スレショルド電圧レベルの上限の電圧レベルより約+1.0V 大きい。
カラム電圧制御回路は約1.0Vの読み出しバイアス電圧をグローバルメタルビット線を介して電荷保持トランジスタの被選択カラム対のローカルメタルビット線に印加する。該カラム電圧制御回路は接地参考電圧レベルを、グローバルメタルソース線を介して被選択NOR フラッシュメモリセルのローカルメタルソース線に印加する。センス増幅器はグローバルメタルビット線を介してローカルメタルビット線に接続されて、電荷保持トランジスタの被選択ページのスレショルド電圧レベルが読み出し電圧レベルより大きいか小さいかを検出して、電荷保持トランジスタに保持されたプログラム状態を判定する。電荷保持トランジスタが二つより多くのデータ状態にプログラムされている場合、複数のプログラムデータ状態のどれが電荷保持トランジスタにプログラムされているかを判定するために複数の読み出し電圧レベルがある。
本発明の原理を具体化するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例の概要図である。
１ｂ−１は本発明の原理を具体化するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例の平面図、１ｂ−２は本発明の原理を具体化するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例の断面図である。 １ｃ−１は本発明の原理を具体化するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例の平面図、１ｃ−２は本発明の原理を具体化するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例の断面図である。
本発明のデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例のスレショルド電圧レベルを示すグラフである。 本発明のデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例のスレショルド電圧レベルを示すグラフである。
本発明のデュアルフローティングゲートトランジスタNOR フラッシュメモリセルの実施例を組み入れたNOR フラッシュ不揮発性メモリ装置の概要図である。
本発明の原理を具体化した図３のNOR フラッシュ不揮発性メモリ装置のロウ電圧制御回路の概要図である。
本発明の原理を具体化した図３のNOR フラッシュ不揮発性メモリ装置のカラム電圧制御回路制御回路の概要図である。
本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュメモリセルのプログラミングと消去の現象を、周知のＥＴＯＸ（登録商標）フローティングゲートトランジスタと比較した表である。
本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュメモリセルアレイの、シングルレベルプログラムセル（ＳＬＣ）を有するものとマルチプルレベルプログラムセル（ＭＬＣ）を有するものとにおける、消去、過消去、及びプログラム検証のために印加される電圧条件を示す表である。
本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュメモリセルアレイの、シングルレベルプログラムセル（ＳＬＣ）を有するものとマルチプルレベルプログラムセル（ＭＬＣ）を有するものとにおける、読み出しのために印加される電圧条件を示す表である。
本発明の原理を具体化したNOR フラッシュ不揮発性メモリ装置のブロック消去操作実施のフローチャートである。 本発明の原理を具体化したNOR フラッシュ不揮発性メモリ装置のページ消去操作実施のフローチャートである。
本発明の原理を具体化したNOR フラッシュ不揮発性メモリ装置のページ書き込み操作実施のフローチャートである。 本発明の原理を具体化したNOR フラッシュ不揮発性メモリ装置のページ書き込み操作実施のフローチャートである。
本発明の原理を具体化したシングルレベルプログラムセル（ＳＬＣ）を有するデュアルフローティングゲートトランジスタNOR フラッシュメモリセルアレイのアレイ操作のために印加される電圧条件を示す表である。
前述したように、過消去は、消去ステップ中に、過多の電子がフローティングゲートより取り除かれて僅かな正の電荷を残すことにより起こる。これはデュアルフローティングゲートトランジスタNOR フラッシュメモリセルにバイアスし、そうと指定されていない時でさえ導電させて、電流をデュアルフローティングゲートトランジスタNOR フラッシュメモリセルを通してリークさせる。NAND類似デュアル電荷保持トランジスタNOR フラッシュメモリセルアレイにおける過消去を排除するため、デュアル電荷保持（電荷がフローティングゲート或いはＳＯＮＯＳ中に捕捉される）のブロックが消去される。
NOR フラッシュメモリセルのブロックの消去は、電荷保持トランジスタの交替するページの第１ハーフブロックを選択することで開始する。デュアル電荷保持トランジスタNORフラッシュメモリセルのアレイのブロックは二つのハーフブロックを有し、各ハーフブロックは、デュアル電荷保持トランジスタNOR フラッシュメモリセルの列が交互のページを有する。第１ハーフブロックのデュアル電荷保持トランジスタNOR フラッシュメモリセルは同時に及び集合的に消去される。消去は、それから１ページずつ検証されて、確実に電荷保持トランジスタの第１ハーフブロックのスレショルド電圧レベルが第１プログラム状態の上限より小さくさせられる。もし第１被選択ハーフブロックのいずれかの電荷保持トランジスタが第１プログラム状態の上限よりも高いスレショルド電圧レベルを有するなら、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より小さくなるまで、電荷保持トランジスタのハーフブロックが繰り返し１ページずつ消去及び検証される。該電荷保持トランジスタの第１ハーフブロックはそれから１ページずつ過消去検証されて、確実に電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より大きくさせられる。もしいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より小さければ、それらの電荷保持トランジスタはそれからプログラムされ過消去検証されて、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きくさせられる。
電荷保持トランジスタの第１ハーフブロックの消去が完成すると、第２ハーフブロックが選択されて、該第２ハーフブロックの全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限と第１プログラム状態の上限の間となるまで、消去、消去検証、過消去検証、及びプログラミングされる。
図１ａは本発明の原理を具体化するNAND類似デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 の概要図である。図１ｂ−１及び図１ｃ−１は本発明の原理を具体化するデュアル電荷保持トランジスタNOR フラッシュメモリセルの実施例の平面図である。図１ｂ−２及び図１ｃ−２は本発明の原理を具体化するデュアル電荷保持トランジスタNOR フラッシュメモリセルの実施例の断面図である。デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 はP 型基板 PSUB の上表面に形成される。N 型材料がP 型基板 PSUB に拡散されて、ディープN 型拡散ウェルDNW を形成する。P 型材料がそれからディープN 型拡散ウェルDNW の表面に拡散されて、シャローP 型拡散ウェル TPW( 一般にトリプルP 型ウェルを指す) を形成する。該N 型材料はそれから、該シャローP 型拡散ウェル TPW の表面に拡散されて、フローティングゲートトランジスタM0のソース/ ドレイン領域(D) 115 、フローティングゲートトランジスタM1のソース/ ドレイン領域、およびコモンソース/ ドレイン(S/D)120を形成する。該コモンソース/ ドレイン(S/D)120は、フローティングゲートトランジスタM0のソース領域とフローティングゲートトランジスタM1のドレイン領域である。第１ポリシリコン層が、フローティングゲートトランジスタM0のソース/ ドレイン領域115 及びコモンソース/ ドレイン120 の間、及び、フローティングゲートトランジスタM1のコモンソース/ ドレイン120 とソース/ ドレイン領域122 の間の、シャローP 型拡散ウェル TPWのバルク領域の上に形成されて、フローティングゲート145aと145bの形成に供される。第２ポリシリコン層がフローティングゲート145aと145bの上に形成されて、フローティングゲートトランジスタM1とM0のコントロールゲート(G)125a 及び125bの形成に供される。該コモンソース/ ドレイン120 はセルフアラインするように、フローティングゲートトランジスタM0及びM1のコントロールゲート125a及び125bの二つの隣接する第２ポリシリコン層の間にセルフアラインするように形成される。コモンソース/ ドレイン120 はフローティングゲートトランジスタM0及びM1においてソースラインピッチを減らすために用いられる。
フローティングゲートトランジスタM0及びM1のゲート長は、フローティングゲートトランジスタM0のソース/ ドレイン領域115 及びコモンソース/ ドレイン120 の間、及び、フローティングゲートトランジスタM1のコモンソース/ ドレイン120 とソース/ ドレイン領域122 の間の、シャローP 型拡散ウェル TPWのバルク領域におけるチャネル領域とされる。NOR フローティングゲートトランジスタ110 のチャネル幅は、ソース/ ドレイン領域 115、ソース/ ドレイン領域 122及びコモンソース/ ドレイン120 のN 型拡散の幅により決定される。デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 の典型的ユニットサイズは、約12λ2から約1λ2である。ゆえに、シングルビットNOR セルの有効サイズは約6λ2である。シングルビットNOR セルの有効サイズである6λ2は周知のNANDセルサイズよりやや大きい。しかしながら、シングルビットNOR セルの有効サイズは50nmより大きな半導体製造工程のための周知技術のNOR セルサイズである10λ2よりはずっと小さい。周知技術のNOR セル構造は、50nm以下の半導体製造プロセスにおけるスケーラビリティー問題のため15λ2まで大きくされる。デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 のシングルビットNOR セルの有効サイズは約6λ2の一定値を維持している。一定セルサイズは周知技術のNANDフラッシュメモリセルと同じスケーラビリティーの結果である。
フローティングゲート層145a及び145bはそれぞれ電荷を保持してフローティングゲートトランジスタM0及びM1のスレショルド電圧を変更するのに供する。読み出し、プログラム及び消去のような全ての操作において、P 型基板 PSUB は常に接地参考電圧源(GND) に接続される。ディープN 型拡散ウェルDNW は読み出し及びプログラム操作において電源電圧(VDD) に接続されるが、ファウラー- ノルトハイムチャンネル消去操作においては約+20Vの非常に大きな消去電圧に接続される。シャローP 型拡散ウェル TPWは正常読み出し及びプログラム操作において接地参考電源に接続されるが、ファウラー- ノルトハイムチャンネル消去操作においては約+20.0Vの非常に大きな消去電圧レベルに接続される。該ディープN 型拡散ウェルDNW 及び該シャローP 型拡散ウェル TPWは非常に大きな消去電圧レベルにバイアスされることで、望まないフォワード電流を防止する。本発明のデュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 の設計において、電源電圧は1.8V又は3.0Vのいずれかである。
デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 のアレイにおいて、フローティングゲートトランジスタM0及びM1はロウとカラムに配列される。第2ポリシリコン層125 はフローティングゲートトランジスタM0及びM1のコントロールゲートであり、延伸されてワード線WLを形成し、該ワード線WLはアレイのロウ上で各フローティングゲートトランジスタM0及びM1に接続されている。フローティングゲートトランジスタM0及びM1のドレイン／ソース115 はビット線BLに接続されている。フローティングゲートトランジスタM1のソース/ ドレイン122 はソース線SLに接続される。ビット線BLとソース線SLは平行に形成されると共に、フローティングゲートトランジスタM0及びM1のカラムと平行である。
トンネル酸化物がフローティングゲートトランジスタM0のソース/ ドレイン領域 115とコモンソース/ ドレイン120 の間、及び、フローティングゲートトランジスタM1のコモンソース/ ドレイン120 とソース/ ドレイン領域 122の間のチャンネル領域132a及び132bの上の、フローティングゲート145a及び145bの下に形成される。トンネル酸化物の厚さは、典型的には100 Åである。トンネル酸化物は、電子電荷がファウラー- ノルトハイムチャンネルプログラミング及び消去の間に通過する層である。プログラミング操作の間、該ファウラー- ノルトハイムトンネル消去はフローティングゲート層145a及び145bに、保存された電子を引き付け、トンネル酸化物からセルのチャンネル領域132a及び132bを通してシャローP 型拡散ウェル TPWに移動させる。消去操作において、ファウラー- ノルトハイムトンネル消去は、保存された電荷を、フローティングゲート層145a及び145bより放出し、トンネル酸化物からセルのチャンネル領域132a及び132bを通してシャローP 型拡散ウェル TPWへと移動させる。
消去操作完了後、より少ない電子電荷がフローティングゲート層145a及び145bに保存され、それによりフローティングゲートトランジスタM0及びM1の第1 スレショルド電圧レベル(Vt0) が低減する。これに対して、ファウラー- ノルトハイムプログラム操作においては、電子はフローティングゲート層145a及び145bに引き寄せられ、これによりフローティングゲートトランジスタM0及びM1の第2 スレショルド電圧レベル(Vt1) は比較的高い電圧に設定される。
図２ａを、本発明の原理を具現化したデュアルフローティングゲートトランジスタNORフラッシュメモリセル100 のシングルレベルプログラミングのスレショルド電圧レベルについて論考するために参照されたい。集合的被消去状態は、二つのフローティングゲートトランジスタM0及びM1のスレショルド電圧レベルが、第１プログラム状態の下限Vt0Lすなわち約+0.5V より低い状態として説明される。もし、二つのフローティングゲートトランジスタM0及びM1のスレショルド電圧がこの範囲であれば、読み出し操作において僅かに導電状態にあり、リーク電流のために読み出し操作の間にデータの汚損をもたらしうる。これを避けるため、該二つのフローティングゲートトランジスタM0及びM1は二つの正のプログラム状態を有する( 第１プログラム状態'1' に関してはVt0 、第２プログラム状態'0'に関してはVt1)。第１プログラム状態Vt0 は、一応+0.75Vとされるが、下限Vt0Lは+0V であり、上限Vt0Hは約+1.0V であり、第２プログラム状態Vt1 は、一応+5.25Vとされるが、下限Vt1Lは+5.0V であり、上限Vt1Hは約+5.5V である。二つのフローティングゲートトランジスタM0及びM1のうちいずれかが選択されて、最初に消去されて、スレショルド電圧レベルが第１プログラム状態の上限Vt0Hより低くされる。二つのフローティングゲートトランジスタM0及びM1より選択されたこの一つが、それから過消去検証され、そのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きいかが検証される。もし、二つのフローティングゲートトランジスタM0及びM1より選択されたこの一つのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより低ければ、二つのフローティングゲートトランジスタM0及びM1より選択されたこの一つはそれからプログラムされて、スレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きくされる。プログラミングの後、二つのフローティングゲートトランジスタM0及びM1より選択されたこの一つは、再び過消去検証されて、二つのフローティングゲートトランジスタM0及びM1より選択されたこの一つのスレショルド電圧レベルが確実に第１プログラム状態の下限Vt0Lより大きいものとされる。
二つのフローティングゲートトランジスタM0及びM1より選択された一つがプログラムされる時、それはまず上述されたように消去され、それからスレショルド電圧レベルが第１プログラム状態Vt0 の下限Vt0Lと上限Vt0Hの間となるように再プログラムされる。もし、二つのフローティングゲートトランジスタM0及びM1より選択された一つが、第２プログラム状態Vt1 にプログラムされる予定であれば、被選択フローティングゲートトランジスタM0又はM1は第２プログラム状態Vt1 にプログラムされることになる。被選択フローティングゲートトランジスタM0又はM1はそれからプログラム検証され、すなわちそのスレショルド電圧レベルが第２プログラム状態Vt1 の下限より大きいかが検証される。
図２ｂを本発明のNAND類似デュアルフローティングゲートトランジスタNOR フラッシュメモリセル100 のマルチレベルプログラミングのためのスレショルド電圧レベルの論考のために参照されたい。図２ａのシングルレベルプログラミングについて説明したように、集合的消去状態が、約+0.5V の第１プログラム状態の下限Vt0Lより低い電圧レベルまで減らされたスレショルド電圧レベルを有する二つのフローティングゲートトランジスタM0及びM1で説明される。もし、二つのフローティングゲートトランジスタM0及びM1のスレショルド電圧レベルがこの範囲にあれば、読み出し操作の間、電導状態にあり、リーク電流によって読み出し操作中にデータの汚損がもたらされ得る。これを避けるため、二つのフローティングゲートトランジスタM0及びM1は単一プログラム状態に対して複数のプログラム状態を有し、複数のプログラム状態は、それより一つ少ない状態を有する。この例では、第１プログラム状態Vt0 は一応+0.75Vとされるが、下限Vt0Lは約+0.5V で上限Vt0Hは約+1.0V である。第２プログラム状態Vt1 は一応+2.25Vとされるが、その下限Vt1Lは約+2.0Vで、上限Vt1Hは約+2.5V とされる。第３プログラム状態Vt2 は一応+3.75Vとされるが、その下限Vt2Lは約+3.5V で、上限Vt2Hは約+4.0V とされる。第4 プログラム状態Vt3 は一応+5.25Vとされるが、その下限Vt3Lは約+5.0V で、上限Vt3Hは約+5.5V とされる。記すべきことは、四つのプログラム状態は、二つのフローティングゲートトランジスタM0及びM1のそれぞれに保存される2 ビットエンコードデータを提供するということである。本発明によると、どのビットエンコードも二つのフローティングゲートトランジスタM0及びM1内で可能であり、2 ビットエンコードは例示である。
操作において、被選択フローティングゲートトランジスタM0又はM1はまず消去されて、そのスレショルド電圧レベルが第２プログラム状態の上限Vt0Hより低くされる。該被選択フローティングゲートトランジスタM0又はM1はそれから消去検証され、すなわちそのスレショルド電圧レベルが第１プログラム状態の上限Vt0Hより確実に低くされたかが検証される。該被選択フローティングゲートトランジスタM0又はM1はそれから、そのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きいかが検証される。もし、スレショルド電圧レベルが第１プログラム状態の下限Vt0Lより小さければ、該被選択フローティングゲートトランジスタM0又はM1はそれからプログラムされて、そのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きくされる。プログラミングの後、該被選択フローティングゲートトランジスタM0又はM1は、過消去検証され、すなわちそのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きいかが検証される。
二つのフローティングゲートトランジスタM0及びM1より選択された一つがプログラムされる時、二つのフローティングゲートトランジスタM0及びM1より選択された一つはまず、前述されたように消去され、それから、そのスレショルド電圧レベルが第１プログラム状態の下限Vt0Lと上限Vt0Hの間になるようにプログラムされる。もし、二つのフローティングゲートトランジスタM0及びM1より選択された一つが他のプログラム状態Vt1 、Vt2 或いはVt3 のいずれかにプログラムされるならば、被選択フローティングゲートトランジスタM0又はM1は、選択されたプログラム状態Vt1 、Vt2 或いはVt3 にプログラムされる。被選択フローティングゲートトランジスタM0又はM1はそれからプログラム検証されて、すなわちそのスレショルド電圧レベルが被選択プログラム状態Vt1 、Vt2 或いはVt3 の下限より大きいかが検証される。
図３は本発明の原理を具体化したNAND類似デュアルフローティングゲートトランジスタNOR フラッシュセル210 を組み入れたNOR フラッシュ不揮発性メモリ装置200 の概要図である。該NOR フラッシュ不揮発性メモリ装置200 は、ロウとカラムのマトリクスに配列されたデュアルフローティングゲートトランジスタNOR フラッシュセル210 のアレイ205 を包含する。各デュアルフローティングゲートトランジスタNOR フラッシュセル210 は二つのフローティングゲートトランジスタM0及びM1を包含する。該二つのフローティングゲートトランジスタM0及びM1は図１ａ、図１ｂ−１、図１ｂ−２、図１ｃ−１、図１ｃ−２において上に説明されたように構成され操作される。フローティングゲートトランジスタM0のドレインはローカルメタルビット線LBL0、LBL0、... 、LBLn-1、LBLnのいずれかに接続されている。フローティングゲートトランジスタM1のソースはローカルメタルソース線LSL0、LSL0、... 、LSLn-1、LSLnのいずれかに接続されている。該フローティングゲートトランジスタM0のソースは、NOR フローティングゲートトランジスタM1に接続される。各ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLn及びローカルソース線LSL0、LSL0、...、LSLn-1、LSLnはデュアルフローティングゲートトランジスタNOR フラッシュセル210 に接続され、これによりデュアルフローティングゲートトランジスタNOR フラッシュセル210 は対称とされる。ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLn及びローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnは、交互にバイアスされ得て、デュアルフローティングゲートトランジスタNOR フラッシュセル210 のアレイ205 の操作に供される。デュアルフローティングゲートトランジスタNOR フラッシュセル210 のカラムが隣接したローカルメタルビット線LBL0、LBL0、... 、LBLn-1、LBLnは、ビット線選択トランジスタ260a、... 、260nを介して、グローバルメタルビット線GBL0、...GBLn に接続されている。デュアルフローティングゲートトランジスタNOR フラッシュセル210 のカラムに隣接するローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnは、ソース線選択トランジスタ265a、... 、265nを介して、グローバルソース線GSL0、...GSLn に接続されている。グローバルビット線GBL0、...GBLn とグローバルソース線GSL0、...GSLn はカラム電圧制御回路255 に接続されている。該カラム電圧制御回路255 はデュアルフローティングゲートトランジスタNOR フラッシュセル210 の選択的読み出し、プログラミング、プログラミング、及び消去のための適切な電圧レベルを生成する。
デュアルフローティングゲートトランジスタNOR フラッシュセル210 のカラムが隣接したローカルメタルビット線LBL0、LBL0、... 、LBLn-1、LBLnは、ビット線選択トランジスタ260a、... 、260nを介して、グローバルメタルビット線GBL0、...GBLn に接続されている。デュアルフローティングゲートトランジスタNOR フラッシュセル210 のカラムに隣接するローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnは、ソース線選択トランジスタ265a、... 、265nを介して、グローバルソース線GSL0、...GSLn に接続されている。グローバルビット線GBL0、...GBLn とグローバルソース線GSL0、...GSLn はカラム電圧制御回路255 に接続されている。該カラム電圧制御回路255 はデュアルフローティングゲートトランジスタNOR フラッシュセル210 の選択的読み出し、プログラミング、プログラミング、及び消去のための適切な電圧レベルを生成する。
アレイ205 の各ロウ上のデュアルフローティングゲートトランジスタNOR フラッシュセル210 のフローティングゲートトランジスタM0及びM1の各コントロールゲートは、ワード線WL0 、WL1 、... 、WLm-1 、及びWLm の一つに接続される。ワード線WL0 、WL1 、...、WLm-1 、及びWLm は、ロウ電圧制御回路250 内のワード線電圧コントロール回路252 に接続されている。
ビット線選択トランジスタ260a、... 、260nの各ゲートは、ロウ電圧制御回路250 内のビット線選択制御回路251 に接続されて、ビット線選択信号BLG0及びBLG1を提供してビット線選択トランジスタ260a、... 、260nを作動させ被選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをそれらに関係するグローバルビット線GBL0、...GBLn に接続するのに供する。
ソース線選択トランジスタ265a、... 、265nの各ゲートはロウ電圧制御回路250 内のソース線選択制御回路253 に接続されて、ソース線選択信号SLG0及びSLG1を提供してソース線選択トランジスタ265a、... 、265nを作動させて被選択ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnをそれに関係するグローバルソース線GSL0、...GSLn に接続するのに供する。各ソース線選択トランジスタ265a、... 、265nのゲートはロウ電圧制御回路250 内のソース線選択制御回路253 に接続されて、ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnをそれらに関係するグローバルソース線GSL0、...GSLn に接続するのに供される。
デュアルフローティングゲートトランジスタNOR フラッシュセル210 のアレイ205 は、デュアルフローティングゲートトランジスタNOR フラッシュセル210 の少なくとも一つのブロック( 図示されるとおり) を包含し、或いは複数のブロックを包含してもよい。該ブロックはさらに二つのハーフブロックに分割される。これらのハーフブロックは、二つのフローティングゲートトランジスタM0及びM1の交互のページを含む。各ロウ上の各デュアルフローティングゲートトランジスタNOR フラッシュセル210 に関して、二つのフローティングゲートトランジスタM0及びM1のうち一つが二つのフローティングゲートトランジスタM0及びM1の1 ページに割り当てられる。こうして、二つのフローティングゲートトランジスタM0及びM1のうち一つ(M0 又はM1) が二つのハーフブロックのうち一つに割り当てられ、もう一つのフローティングゲートトランジスタM0又はM1が、もう一つのハーフブロックに割り当てられる。二つのフローティングゲートトランジスタM0及びM1は全てのプログラム状態に関して正のスレショルド電圧を有するようにプログラムされるため、過消去は消去検証の間、考慮されない。消去操作において、二つのフローティングゲートトランジスタM0及びM1のうち一つが選択されて消去され、もう一つはプログラムされた状態のままである。不選択のプログラムされたフローティングゲートトランジスタM0又はM1は、被選択フローティングゲートトランジスタM0又はM1からのいかなるリーク電流も防ぐ。記すべきこととして、フローティングゲートトランジスタNOR フラッシュセル210 は二つより多くのフローティングゲートトランジスタM0及びM1を有し得るということである。フローティングゲートトランジスタNOR フラッシュセル210 が少なくとも二つのフローティングゲートトランジスタを有することは本発明の意図に調和する。
図４を、ロウ電圧制御回路250 の説明のために参照されたい。該ロウ電圧制御回路250はコントロールデコーダ305 を有し、それはプログラムタイミングと制御信号310 、消去タイミングと制御信号315 、読み出しタイミングと制御信号320 を受け取る。該コントロールデコーダ305 はプログラムタイミングと制御信号310 、消去タイミングと制御信号315 、読み出しタイミングと制御信号320 をデコードし、NOR フラッシュ不揮発性メモリ装置200 の操作を確立する。該ロウ電圧制御回路250 はアドレスデコーダ325 を有し、それは、プログラム、消去、或いは読み出される被選択フローティングゲートNOR フラッシュセル210 の位置を提供するアドレス信号330 を受け取り並びにデコードする。
該ビット線選択制御回路251 は、デコードされたプログラムタイミングと制御信号、消去タイミングと制御信号、及び読み出しタイミングと制御信号を該コントロールデコーダ305 より受け取ると共に、アドレスデコーダ325 よりデコードされたアドレスを受け取る。ビット線選択制御回路251 は、ビット線選択信号BLG0及びBLG1を選択し、該ビット線選択信号BLG0及びBLG1はビット線選択トランジスタ260a、... 、260nを活性化し、該ビット線選択トランジスタ260a、... 、260nはローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnに接続され、該ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnは被選択NOR フラッシュ不揮発性メモリ装置200 に接続され、該被選択NOR フラッシュ不揮発性メモリ装置200 は関係するグローバルビット線GBL0、...GBLn に接続されている。
該ソース線選択制御回路253 は、デコードされたプログラムタイミングと制御信号、消去タイミングと制御信号、及び読み出しタイミングと制御信号を該コントロールデコーダ305 より受け取ると共に、アドレスデコーダ325 よりデコードされたアドレスを受け取る。ソース線選択制御回路253 は、ソース線選択信号SLG0及びSLG1を選択し、該ソース線選択信号SLG0及びSLG1はソース線選択トランジスタ265a、... 、265nを活性化し、該ソース線選択トランジスタ265a、... 、265nはローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnに接続され、該ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnは被選択NOR フラッシュ不揮発性メモリ装置200 に接続され、該被選択NOR フラッシュ不揮発性メモリ装置200 は関係するグローバルソース線GSL0、...GSLn に接続されている。
該ワード線電圧コントロール回路252 は、プログラム電圧発生器335 、消去電圧発生器340 、読み出し電圧発生器345 、及びロウセレクタ350 を包含する。該ロウ電圧制御回路250 はワード線電圧コントロール回路252 を包含し、該ワード線電圧コントロール回路252 はロウセレクタ350 を包含し、該ロウセレクタ350 はプログラム電圧、消去電圧、及び読み出し電圧を、該プログラム電圧発生器335 、該消去電圧発生器340 、及び該読み出し電圧発生器345 より被選択ワード線WL0 、WL1 、... 、WLm-1 、及びWLm に伝送するのに供される。
該プログラム電圧発生器335 は、プログラム電圧源336 を有し、該プログラム電圧源336 はロウセレクタ350 に接続されて、約+15.0Vから約+22.0Vのプログラム電圧レベルを提供する。該プログラム電圧は、被選択ワード線WL0 、WL1 、... 、WLm-1 、及びWLm の一つに印加されて、図３の被選択フローティングゲートトランジスタM0又はM1のスレショルド電圧を設定するのに供される。正の適度のプログラム電圧発生器338 は約+5.0V の正の適度のプログラム禁止電圧をロウセレクタ350 を介して不選択ワード線WL0 、WL1 、...、WLm-1 、及びWLm に提供し、デュアルフローティングゲートトランジスタNOR フラッシュセル210 のブロック205 の不選択ページの妨害プログラミングを禁止する。接地参考電圧源(0.0V)339 はビット線選択制御回路251 とソース線選択制御回路253 に送られて、グローバルビット線GBL0、...GBLn をローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnより切断し、グローバルソース線GSL0、...GSLn をローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnより切断し、不選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnと不選択ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnのプログラム電圧印加を禁止する。正の大電圧プログラムゲート電圧発生器336 は約+10.0Vの正の大電圧プログラムゲート電圧を発生し、それはビット線選択制御回路251 とソース線選択制御回路253 に送られ、グローバルビット線GBL0、...GBLn をローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnに接続し、グローバルソース線GSL0、...GSLn をローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnに接続し、接地参考電圧レベル(0.0V)のプログラム電圧を、被選択フローティングゲートトランジスタM0及びM1に提供するか、或いは、約+10.0Vの大プログラム禁止電圧レベルを不選択フローティングゲートトランジスタM0及びM1に提供するのに供される。
該消去電圧発生器340 は、非常に大きい正の消去禁止電圧の発生器342 を有し、それはロウセレクタ350 に接続され、約+18.0Vから約+22.0V( 通常+20.0V) の必要な非常に大きい正の消去禁止電圧を、NOR フラッシュ不揮発性メモリ200 の不選択ページのワード線WL0 、WL1 、... 、WLm-1 、及びWLm に提供して、不選択フローティングゲートトランジスタM0及びM1の消去を防止する。該消去電圧発生器340 はまた該ビット線選択制御回路251及びソース線選択制御回路253 に接続されて、非常に大きな正の消去選択電圧を提供して、グローバルビット線GBL0、...GBLn をローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnに接続し、グローバルソース線GSL0、...GSLn をローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnに接続するのに供する。消去操作中、グローバルソース線GSL0、...GSLn は浮動する。該シャローP 型拡散ウェル TPWに印加された非常に大きな消去電圧は、フローティングゲートトランジスタM0及びM1のドレインとソースを、非常に大きな正の消去電圧に結合させる。接地参考電圧源(0.0V)339 はロウ制御回路に送られ、被選択ワード線WL0、WL1 、... 、WLm-1 、及びWLm に印加されて被選択フローティングゲートトランジスタM0及びM1のコントロールゲートからチャネル領域までの消去電圧界を形成するのに供される。
記すべきことは、シャローP 型拡散ウェル TPWはフローティングゲートトランジスタM0及びM1、及びビット線選択トランジスタ260a、... 、260n、及びソース線選択トランジスタ265a、... 、265nの全てに共用されることである。非常に大きい正の消去電圧がシャローP 型拡散ウェル TPWに印加され、ビット線選択トランジスタ260a、... 、260n、及びソース線選択トランジスタ265a、... 、265nはそのバルク領域に該非常に大きな消去電圧が印加される。該ビット線選択トランジスタ260a、... 、260nと該ソース線選択トランジスタ265a、... 、265nは単結晶シリコンの相対的に高電圧のトランジスタである。どんなに非常に大きな消去電圧がバルク領域に印加されても、ビット線選択トランジスタ260a、... 、260nとソース線選択トランジスタ265a、... 、265nは消去の間、ゲートブレークダウンし得る。ゲートブレークダウンを防止するため、約+18.0Vから約+22.0V( 通常+20.0V)の非常に大きな消去選択電圧が、ビット線選択トランジスタ260a、... 、260nのゲートとソース線選択トランジスタ265a、... 、265nのゲートに印加される。
読み出し電圧発生器345 は読み出し電圧発生器346 を具え、必要な読み出し参考電圧VRを図３のフローティングゲートトランジスタM0及びM1の被選択ワード線のコントロールゲートに提供し、シングルレベル及びマルチレベルセルデータの読み出しに供する。読み出し電圧発生器345 は読み出しパス電圧発生器347 を有し、読み出しパス電圧を図３のフローティングゲートトランジスタM0及びM1の不選択コントロールゲートに提供するのに供される。読み出し電圧発生器345 はスレショルドリミット電圧発生器348 を有し、それは図３のフローティングゲートトランジスタM0及びM1の被選択コントロールゲートにスレショルド読み出し電圧Vtnxを提供し、フローティングゲートトランジスタM0及びM1の消去、過消去、及びプログラミングの検証に供する。読み出し電圧発生器345 は電源電圧発生器349 と接地参考電圧レベルをビット線選択トランジスタ260a、... 、260nのゲートとソース線選択トランジスタ265a、... 、265nのゲートに提供し、グローバルビット線GBL0、...GBLn をローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnに接続し、グローバルソース線GSL0、...GSLn をローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnに、読み出し或いは検証操作において接続するのに供する。図3の読み出し電圧発生器345 は接地参考電圧レベルをフローティングゲートトランジスタM0及びM1の不選択コントロールゲートに提供する。
図５を、カラム電圧制御回路255 の説明のために参照されたい。該カラム電圧制御回路255 はコントロールデコーダ405 を有し、それはプログラムタイミングと制御信号410 、消去タイミングと制御信号415 、読み出しタイミングと制御信号420 を受け取る。該コントロールデコーダ405 はプログラムタイミングと制御信号410 、消去タイミングと制御信号415 、読み出しタイミングと制御信号420 をデコードし、図３のNOR フラッシュ不揮発性メモリ装置200 の操作を確立する。該カラム電圧制御回路255 はアドレスデコーダ425を有し、それは、プログラム、消去、或いは読み出される被選択フローティングゲートNOR フラッシュセル210 の位置を提供するアドレス信号430 を受け取り並びにデコードする。
該カラム電圧制御回路255 はプログラム電圧発生器435 、読み出し電圧発生器445 、及びカラムセレクタ450 を包含する。該プログラム電圧発生器435 はプログラム電圧源436を有し、該プログラム電圧源436 は約10.0V のプログラム禁止電圧を図３の不選択フローティングゲートトランジスタM0及びM1のドレインとソースに提供して不選択フローティングゲートトランジスタM0及びM1のプログラミングを禁止する。プログラム操作中に接地参考電圧レベル437 が図３の被選択フローティングゲートトランジスタM0及びM1のドレインとソースに提供されて、被選択フローティングゲートトランジスタM0及びM1のフローティングゲートとソース及びドレインとの間に電圧界を形成して、被選択フローティングゲートトランジスタM0及びM1をプログラミングするのに供される。
本発明の消去操作中、フローティングゲートトランジスタM0及びM1のソース及びドレインはシャローP 型拡散ウェル TPWからの非常に大きな正の消去電圧に結合される。該グローバルビット線GBL0、...GBLn 及び該グローバルソース線GSL0、...GSLn はカラムセレクタ450 内で切断されて浮動させられる。
読み出し電圧発生器445 は読み出しバイアス電圧源446 を有し、該読み出しバイアス電圧源446 は約1.0Vの必要な読み出しバイアス電圧を、グローバルビット線GBL0、...GBLnを介して、図３の被選択フローティングゲートトランジスタM0及びM1のドレイン／ソースに提供し、被選択フローティングゲートトランジスタM0及びM1のデータ状態を読み出すのに供する。該読み出し電圧発生器はまた、接地参考電圧レベル447 を、グローバルソース線GSL0、...GSLn を介して被選択フローティングゲートトランジスタM0及びM1のソース/ドレインに提供する。読み出し操作において、該グローバルビット線GBL0、...GBLn はセンス増幅器455 に、カラムセレクタ450 により接続されて、被選択フローティングゲートトランジスタM0及びM1のデータ状態を判定するのに供される。
該カラムセレクタ450 はプログラム電圧発生器435 からのプログラム電圧、消去( 浮動) 電圧、及び読み出し電圧を被選択グローバルビット線GBL0、...GBLn と被選択グローバルソース線GSL0、...GSLn に送るために選択のスイッチングを行う。
該カラム電圧制御回路255 はウェルバイアス制御回路465 を有し、該ウェルバイアス制御回路465 は、シャローウェル電圧発生器467 とディープウェル電圧発生器468 を包含する。該ディープウェル電圧発生器468 はディープN 型拡散ウェルDNW に接続されている。該シャローP 型拡散ウェル TPWはシャローウェル電圧発生器467 に接続されている。該ディープウェル電圧発生器468 は、NOR フラッシュメモリセル210 のアレイ200 のプログラミング、検証、及び読み出しのために、電源電圧の電圧レベルを発生すると共に、NOR フラッシュメモリセル210 のアレイ200 の被選択ブロック205 又はページ215 を消去するために、非常に大きな消去電圧を発生する。該シャローウェル電圧発生器467 は、接地参考電圧レベル(0.0V)を、NOR フラッシュメモリセル210 のアレイ200 のプログラミング、検証、及び読み出しのために伝送する。該シャローウェル電圧発生器467 は、非常に大きな消去電圧を発生して、シャローP 型拡散ウェル TPWに印加し、被選択フローティングゲートトランジスタM0又はM1のフローティングゲートから電荷を引き寄せるのに供する。ディープウェル電圧発生器468 及びシャローウェル電圧発生器467 により生成される非常に大きな消去電圧は、ディープN 型拡散ウェルDNW とシャローP 型拡散ウェル TPWの間の望まないフォワード電流を防止する。
図６ａは本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュメモリセルのプログラミングと消去の現象を、周知のＥＴＯＸ（登録商標）フローティングゲートトランジスタと比較した表である。非特許文献１〜非特許文献３は、フローティングゲートＥＴＯＸ（登録商標）(Erase through oxide) フラッシュメモリトランジスタについて論考している。ＥＴＯＸ（登録商標）はUV消去から電気的消去への移行を強調している。ＥＴＯＸ（登録商標）はフローティングゲートを具えたMOS トランジスタを有するEPROM(Electrically Programmabel Read Only Memory) の構造に近似する。ＥＴＯＸ（登録商標）メモリセルの場合、フローティングゲートとチャネルの間の酸化物は、プログラミングと消去のための電荷を流動させられるように薄くされる。
ＥＴＯＸ（登録商標）フローティングゲートトランジスタにおいて、プログラミングには、一般に、プログラミングのためにチャンネルホットエレクトロン注入現象が採用され、ファウラー- ノルトハイムトンネル現象が装置の消去のために採用される。一般に、ＥＴＯＸ（登録商標）フローティングゲートトランジスタのソース線構造は、コモンソース線が、ＥＴＯＸ（登録商標）フローティングゲートトランジスタのアレイのロウと平行に走っている。
これに対して、本発明の原理を具体化したフローティングゲートトランジスタが、低電流ファウラー- ノルトハイムトンネル現象を、プログラミングと消去のために採用している。ファウラー- ノルトハイムトンネル現象は、プログラム或いは消去操作を実行するのに約1nA の電流しか必要とせず、これに対して、チャンネルホットエレクトロン注入現象が100 ・ochA の電流を必要とする。本発明のデュアルフローティングゲートNOR フラッシュ不揮発性メモリ装置の構造は、メタルビット線と平行な、アレイ構造のメタルソース線を有する。
図６ｂは本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュメモリセルアレイの、シングルレベルプログラムセル（ＳＬＣ）を有するものとマルチプルレベルプログラムセル（ＭＬＣ）を有するものとにおける、消去、過消去、及びプログラム検証のために印加される電圧条件を示す表である。図３を再び参照すると、フローティングゲートトランジスタM0又はM1のロウは、デュアルフローティングゲートトランジスタNOR フラッシュセル210 のアレイ200 のブロック205 内のページ215 と称される。ワード線電圧コントロール回路252 は検証電圧V VFY を被選択ページ215 のワード線WL0 に印加する。各デュアルフローティングゲートトランジスタNOR フラッシュセル210内で、被選択ページの各フローティングゲートトランジスタM0に接続されたフローティングゲートトランジスタM1は、パスゲートとして機能し、及び必ずターンオンされて、被選択フローティングゲートトランジスタM0を、ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnに接続する。記すべきことは、被選択ページがフローティングゲートトランジスタM1を含むロウであれば、各フローティングゲートトランジスタM0はパスゲートとされ、ターンオンされてビット線選択トランジスタ260a、... 、260nに接続されなければならないということである。ワード線電圧コントロール回路252 は、パス電圧レベルV PASSを、被選択デュアルフローティングゲートトランジスタNOR フラッシュセル210 の不選択パスゲートトランジスタM1のコントロールゲートに接続されたワード線WL1 に印加する。
該カラム電圧制御回路255 は、読み出しバイアス電圧レベルV RDを印加してセンス増幅器455 をグローバルビット線GBL0、...GBLn に接続する。該ビット線選択制御回路251 はビット線選択信号BLG0及びBLG1の一つをアクティベートし、ビット線選択トランジスタ260a、... 、260nを作動させて、グローバルビット線GBL0、...GBLn をローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnの半分に接続する。カラム電圧制御回路255 はグローバルソース線GSL0、...GSLn を接地参考電圧レベルに接続する。該ソース線選択制御回路253はソース線選択信号SLG0及びSLG1の一つをアクティベートし、ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnの半分をグローバルソース線GSL0、...GSLn に接続する。
シングルプログラミング(SLC) とマルチレベルプログラミング(MLC) の消去検証操作において、不選択パスゲートフローティングゲートトランジスタM1のコントロールゲートに印加されるパス電圧レベルV PASSは、プログラムされたフローティングゲートトランジスタM0及びM1の最高スレショルド電圧レベルの上限に、約1.0Vの差動電圧レベルを加えたものである。被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される検証電圧レベルV VFY は、第１プログラム状態の上限Vt0Hの電圧レベルである。もし、被選択フローティングゲートトランジスタM0がターンオンされるなら、該被選択フローティングゲートトランジスタM0は消去されており、もしそれらがターンオンされないなら、それらは消去されておらず、再び消去されなければならない。
シングルプログラミング(SLC) とマルチレベルプログラミング(MLC) の過消去検証操作において、不選択パスゲートフローティングゲートトランジスタM1のコントロールゲートに印加されるパス電圧レベルV PASSは、プログラムされたフローティングゲートトランジスタM0及びM1の最高スレショルド電圧レベルの上限に、約1.0Vの差動電圧レベルを加えたものである。被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される検証電圧レベルV VFY は、第１プログラム状態の下限Vt0Lの電圧レベルである。もし、被選択フローティングゲートトランジスタM0がターンオンされないなら、該被選択フローティングゲートトランジスタM0は過消去されていない。しかしながら、それらがターンオンされたなら、それらは過消去されており、第１プログラム状態の下限Vt0Lより大きな電圧に再プログラムされなければならない。
プログラム検証操作において、被選択フローティングゲートトランジスタM0は、被選択フローティングゲートトランジスタM0にプログラムされる指定されたプログラム状態のためのスレショルド電圧レベルに対して検証されなければならず、それはシングルレベルプログラミング(SLC) では、Vt0 及びVt1 であり、2 ビットマルチレベルプログラミング(MLC) では、Vt0 、Vt1 、Vt2 、及びVt3 である。シングルレベルプログラミング(SLC) 及びマルチレベルプログラミング(MLC) のいずれも、不選択パスゲートフローティングゲートトランジスタM1に印加されるパス電圧レベルV PASSは、プログラムされたフローティングゲートトランジスタM0及びM1の最高スレショルド電圧レベルの上限に、約1.0Vの差動電圧レベルを加えたものである。
被選択フローティングゲートトランジスタM0のシングルレベルプログラミング(SLC) に関しては、検証操作はツーステッププロセスである。第１ステップでは、被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される検証電圧レベルVVFYは、第１プログラム状態の下限Vt0Lの電圧レベルである。もし、被選択フローティングゲートトランジスタM0がターンオンされなければ、該被選択フローティングゲートトランジスタM0は第１プログラム状態にプログラムされている。しかしながら、それらがターンオンされるなら、それらは過消去されており、第１プログラム状態の下限Vt0Lよりも大きなスレショルド電圧レベルに再プログラムされなければならない。第２ステップにおいて、被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される検証電圧レベルV VFY は、第２プログラム状態の下限Vt1Lの電圧レベルである。もし、被選択フローティングゲートトランジスタM0がターンオンされなければ、該被選択フローティングゲートトランジスタM0は第２プログラム状態にプログラムされている。しかし、もしそれらがターンオンされるなら、それらは第２プログラム状態にプログラムされておらず、第１プログラム状態の下限Vt0Lより大きな電圧レベルに再プログラムされなければならない。
被選択フローティングゲートトランジスタM0のマルチレベルプログラミング(MLC) に関しては、検証操作はマルチステッププロセス(2ビット-4プログラム状態セルに関しては4ステップ) である。各ステップにおいて、被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される検証電圧レベルVVFYは、被選択のプログラム状態VtnL(nは0,1,2,3)の下限の電圧レベルである。もし、被選択フローティングゲートトランジスタM0がターンオンされなければ、該被選択フローティングゲートトランジスタM0は被選択プログラム状態にプログラムされている。しかし、もしそれらがターンオンされたなら、それらは被選択プログラム状態にプログラムされておらず、被選択プログラム状態VtnLの下限より大きなスレショルド電圧レベルに再プログラムされなければならない。各プログラムの反復に関して、このプロセスは被選択ページ215 の被選択フローティングゲートトランジスタM0がプログラムされるまで繰り返される。
図６ｃはシングルレベルプログラムセル(SLC) とマルチプログラムセル(MLC) を具えた図３のデュアルフローティングゲートトランジスタNOR フラッシュセル210 のアレイ200に、被選択ページ215 の被選択フローティングゲートトランジスタM0の読み出しのために印加される電圧条件を示す表である。
読み出し操作において、被選択フローティングゲートトランジスタM0のスレショルド電圧レベルは、被選択フローティングゲートトランジスタM0にプログラムされた指定プログラム状態を判定するために評価されなければならず、それは、シングルレベルプログラム(SLC) では、Vt0 及びVt1 であり、2 ビットマルチレベルプログラミング(MLC) では、Vt0 、Vt1 、Vt2 、及びVt3 である。シングルレベルプログラミング(SLC) 及びマルチレベルプログラミング(MLC) のいずれも、不選択パスゲートフローティングゲートトランジスタM1に印加されるパス電圧レベルV PASSは、高速読み出しではハイレベルパス電圧VH1Fとされ、低速読み出しでは、VH1Sとされる。該パス電圧レベルV PASSはプログラムされたフローティングゲートトランジスタM0及びM1の最高スレショルド電圧レベルの上限に、差動電圧レベルを加えたものとされる。ゆえに、高速読み出しのためのパス電圧レベルV PASS( ハイレベルパス電圧VH1F) は約+10.0Vとされる。これにより不選択パスゲートフローティングゲートトランジスタM1は、より低い抵抗を有するものとされて、プログラムデータ状態のより正確で急速な判定が保証される。低速読み出し( 低レベルパス電圧VH1S) のためのパス電圧レベルV PASSは約+6.5V とされる。
被選択フローティングゲートトランジスタM0のシングルレベルプログラミングの読み出し操作のため、読み出し電圧レベルVrが被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される。シングルプログラムレベル読み出し電圧レベルVrSLC は、第１プログラム状態の上限Vt0Hと第2 プログラム状態の下限Vt1Lの合計の半分の電圧レベル、すなわち、1/2(Vt0H+Vt1L)、或いは約+2.0V から約+4.0V とされる。もし、被選択フローティングゲートトランジスタM0がターンオンされなければ、該被選択フローティングゲートトランジスタM0は第１プログラム状態にプログラムされている。しかし、もしそれらがターンオンされれば、それらはシングルプログラムの第２プログラム状態にプログラムされている。
被選択フローティングゲートトランジスタM0のマルチレベルプログラミングの読み出し操作のため、読み出し電圧レベルVrが被選択ページ215 の被選択フローティングゲートトランジスタM0のコントロールゲートに印加される。被選択フローティングゲートトランジスタM0の高速読み出しと低速読み出しに関して、読み出し電圧レベルV1rMLC、V2rMLC、及びV3rMLCが、最適化されて、低位のプログラム状態の上限に次に高位のプログラム状態の下限を足したものの半分の電圧レベル、すなわち、1/2(VtnH + Vt(n+1)L)とされ、そのうち、n は1 、２、及び3 である。
被選択フローティングゲートトランジスタM0のコントロールゲートに印加される読み出し電圧Vrは、第１読み出し電圧レベルV1rMLC に設定され、それは第１プログラム状態の上限Vt0Hと第2 プログラム状態の下限Vt1Lの中間であり、該被選択フローティングゲートトランジスタM0が第１プログラム状態にプログラムされているかの判定に供される。それから、被選択フローティングゲートトランジスタM0のコントロールゲートに印加される読み出し電圧Vrは、第2 読み出し電圧レベルV2rMLC に設定され、それは第1 プログラム状態の上限Vt1Hと第2 プログラム状態の下限Vt2Lの中間であり、該被選択フローティングゲートトランジスタM0が第2 プログラム状態にプログラムされているかの判定に供される。それから、被選択フローティングゲートトランジスタM0のコントロールゲートに印加される読み出し電圧Vrは、第3 読み出し電圧レベルV3rMLC に設定され、それは第1 プログラム状態の上限Vt2Hと第2 プログラム状態の下限V31Lの中間であり、該被選択フローティングゲートトランジスタM0が第3 プログラム状態或いは第４プログラム状態にプログラムされているかの判定に供される。
図３、図７ａ、図７ｂ、図８ａ、図８ｂ、及び図９を、本発明の原理を具体化したデュアルフローティングゲートトランジスタNOR フラッシュセル210 を組み入れたNOR フラッシュ不揮発性メモリ装置200 の操作方法の論考のために参照されたい。図７ａ、図７ｂはNOR フラッシュ不揮発性メモリ装置200 のブロック及びページ消去操作実行のフローチャートである。二つの基本消去手順があり、すなわちブロック消去とページ消去である。もし、消去がブロック消去とされるならば、交互ページの第１ハーフブロックが消去のために選択される(505) 。被選択ハーフブロックがそれから消去される(510) 。
図３及び図９の、ハーフブロック消去(510) 手順に採用されている電圧レベルを参照されたい。ワード線電圧コントロール回路252 は約+18.0Vから約+22.0V( 通常+20.0V) の非常に大きい消去禁止電圧を不選択ページのワード線WL2 、... 、WLm-1 に印加すると共に、デュアルフローティングゲートトランジスタNOR フラッシュセル210 のロウ220 の二つのフローティングゲートトランジスタの不選択の一つM1のワード線WL1 に印加する。ワード線電圧コントロール回路252 は接地参考電圧レベル(0.0V)を被選択フローティングゲートトランジスタM0のワード線WL0 に印加する。ブロック選択制御回路251 及びソース選択制御回路253 が約+18.0Vから約+22.0V( 通常+20.0V) の非常に大きい正の消去ゲート電圧を、ビット線選択線BLG0及びBLG1とソース線選択線SLG0及びSLG1に印加し、ビット線選択トランジスタ260a、... 、260nとソース線選択トランジスタ265a、... 、265nをそれぞれ作動させる。該カラム電圧制御回路255 はグローバルビット線GBL0、...GBLn とグローバルソース線GSL0、...GSLn を切断して浮動させる。被選択デュアルフローティングゲートトランジスタNOR フラッシュセル210 のフローティングゲートトランジスタM0及びM1のドレインとソースは、シャローP 型拡散ウェル TPWへの非常に大きい正の消去電圧に結合される。該カラム電圧制御回路255 は非常に大きい消去電圧を、シャローP 型拡散ウェル TPWとディープN 型拡散ウェルDNW に印加する。フローティングゲートトランジスタM0のコントロールゲートと被選択ハーフブロックのソースとドレインの間のチャネル領域の間の電圧は、ファウラー- ノルトハイムトンネル現象を引き起こして電子を被選択フローティングゲートトランジスタM0及びM1のフローティングゲートより引き出す。ハーフブロック消去手順の期間は約1msec から約5msec である。
図７ａを再び参照されたい。被選択ハーフブロックの消去が完成すると、該消去は１ページずつ検証されなければならない。検証手順は、被選択ハーフブロックの第１ページを選択(515) することで開始される。該被選択ページは、そのスレショルド電圧レベルが第１プログラム状態の上限Vt0Hより低いかが検証される(520) 。図３及び図９を、消去検証の討議のために再び参照されたい。該ワード線電圧制御回路252 は、接地参考電圧レベルをワード線WL2 、... 、WLm-1 、及びWLm に印加して、不選択デュアルフローティングゲートトランジスタNOR フラッシュセル210 に対する検証操作を禁止する。ワード線電圧制御回路252 はパス電圧レベルV PASSを、デュアルフローティングゲートトランジスタNORフラッシュセル210 の被選択ページの不選択のパスのフローティングゲートトランジスタM1に接続されたワード線WL1 に印加する。ワード線電圧制御回路252 は第１プログラム状態の上限Vt0Hである消去検証電圧レベルを印加する。
消去検証プロセス(520) が、被選択フローティングゲートトランジスタM0の二半分の一方に実施される。ビット線選択回路251 は、ビット線選択信号BLG0及びBLG1をアクティベートして電源電圧レベルVDD となし、それによりビット線選択トランジスタ260a、... 、260nをアクティベートして被選択ローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnをグローバルビット線GBL0、...GBLn に接続する。該ビット線選択制御回路251 はビット線選択信号BLG0及びBLG1をアクティベートして接地参考電圧レベルとなすことで、ビット線選択トランジスタ260a、... 、260nをターンオフして不選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnとグローバルビット線GBL0、...GBLn 間の接続を切断する。カラム電圧制御回路255 は読み出しバイアス電圧レベルをグローバルビット線GBL0、...GBLn に印加し、及びセンス増幅器をグローバルビット線GBL0、...GBLn に接続する。ソース線選択制御回路253 はソース線選択信号SLG0及びSLG1をアクティベートして電源電圧レベルVDDとなすことで、ソース線選択トランジスタ265a、... 、265nをアクティベートし、それにより被選択ローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLn に接続する。ソース線選択制御回路253 はソース線選択信号SLG0及びSLG1をアクティベートして接地参考電圧レベルとすることで、ソース線選択トランジスタ265a、... 、265nをターンオフし、それにより不選択ローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnとグローバルソース線GSL0、...GSLn の間の接続を切断する。該カラム電圧制御回路255 はグローバルソース線GSL0、...GSLn を接地参考電圧レベルに設定することで、被選択フローティングゲートトランジスタM0の被選択の半分のプログラム状態を検出する。
図７ａを再び参照されたい。被選択フローティングゲートトランジスタM0の被選択ページの第１の半分の消去検証(520）が完成すると、第２の半分の消去検証(520) 手順が実行される。被選択フローティングゲートトランジスタM0の全ページ215 が消去検証された時(520) 、もし、いずれかの被選択フローティングゲートトランジスタM0が消去検証をパスしなければ、ブロック205 の被選択ハーフブロックは再消去される(510) 。消去手順(510) と消去検証手順(520) は全被選択ページ215 の被選択フローティングゲートトランジスタM0が消去されるまで続けられる。
被選択ハーフブロックはそれから1 ページずつ過消去検証され(525) る。被選択ページは過消去検証(525) では、確実に第１プログラム状態の下限Vt0Lより大きなスレショルド電圧レベルを有するかが検証される。図３と図９を、過消去検証(525) を論考するために再び参照されたい。ワード線電圧コントロール回路252 は接地参考電圧レベルをワード線WL2 、... 、WLm-1 、及びWLm に印加して不選択デュアルフローティングゲートトランジスタNOR フラッシュセル210 の検証操作を禁止する。ワード線電圧コントロール回路252はパス電圧レベルV PASSをデュアルフローティングゲートトランジスタNOR フラッシュセル210 の被選択ページの不選択パスフローティングゲートトランジスタM1に接続されたワード線WL1 に印加する。ワード線電圧コントロール回路252 は第１プログラム状態の下限Vt0Lの電圧レベルである過消去検証電圧レベルを印加する。
過消去検証プロセスが、被選択フローティングゲートトランジスタM0のページ215 の二半分のうち一つに実行される。ビット線選択制御回路251 はビット線選択信号BLG0及びBLG1をアクティベートして電源電圧レベルVDD となしてビット線選択トランジスタ260a、... 、260nをアクティベートして、被選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをグローバルビット線GBL0、...GBLn に接続する。ビット線選択制御回路251 は、ビット線選択信号BLG0及びBLG1をアクティベートして接地参考電圧レベルとなして、ビット線選択トランジスタ260a、... 、260nをターンオフし、不選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをグローバルビット線GBL0、...GBLn より切断する。該カラム電圧制御回路255 はグローバルビット線GBL0、...GBLn に読み出しバイアス電圧レベルをグローバルビット線GBL0、...GBLn に印加し、センス増幅器をグローバルビット線GBL0、...GBLn に接続する。ソース選択制御回路253 はソース線選択信号SLG0及びSLG1をアクティベートして電源電圧レベルVDD となし、ソース線選択トランジスタ265a、... 、265nをアクティベートして被選択ローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLn に接続する。ソース選択制御回路253 はソース線選択信号SLG0及びSLG1をアクティベートして接地参考電圧レベルとなし、被選択ソース線選択トランジスタ265a、... 、265nをターンオフし、不選択ローカルソース線LSL0、LSL1、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLn より切断する。カラム電圧制御回路255 はグローバルソース線GSL0、...GSLn を接地参考電圧レベルに設定して被選択フローティングゲートトランジスタM0の被選択の半分のプログラム状態の検出に供する。
図７ａを再び参照されたい。被選択フローティングゲートトランジスタM0の被選択ページの第１の半分が終わると、被選択フローティングゲートトランジスタM0の被選択ページの第２の半分の過消去検証手順(525) が実行される。被選択フローティングゲートトランジスタM0の全ページ215 が過消去検証されて(520) 、被選択フローティングゲートトランジスタM0のどれもが過消去検証を通過しなければ、そのブロック205 の被選択ページ215がプログラムされる(530) 。
被選択ページ215 の過消去の被選択フローティングゲートトランジスタM0の再プログラミング(530) において、ワード線電圧コントロール回路252 は約+5.0V の適度の禁止電圧レベルをワード線WL1 、... 、WLm-1 、及びWLm に印加し、不選択のデュアルフローティングゲートトランジスタNOR フラッシュセル210 のプログラムを禁止する。ワード線電圧コントロール回路252 は非常に大きなプログラム電圧レベル( 約+15.0Vから約+22.0V) を、被選択ページ215 の被選択フローティングゲートトランジスタM0に接続されたワード線WL0 に印加する。カラム電圧制御回路255 はほぼ接地参考電圧レベルであるプログラム電圧レベル、或いは、大きな禁止電圧レベルを、選択的にグローバルビット線GBL0、...GBLn 及びグローバルソース線GSL0、...GSLn に印加し、過消去の被選択フローティングゲートトランジスタM0のプログラミングと、過消去されてない被選択フローティングゲートトランジスタM0のプログラミング禁止に供する。ビット線選択制御回路251 はビット線選択信号BLG0及びBLG1をアクティベートして電源電圧レベルVDD とするか接地参考電圧レベル(0.0V)とし、選択的にビット線選択トランジスタ260a、... 、260nをアクティベートし或いはデアクティベートして、被選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをグローバルビット線GBL0、...GBLn に接続して、被選択フローティングゲートトランジスタM0のドレインに、選択的にほぼ接地参考電圧レベルであるプログラム電圧レベル、或いは、約+10.0Vの大きな禁止電圧レベルを印加する。同様に、ソース線選択制御回路253 は、ソース線選択信号SLG0及びSLG1をアクティベートして電源電圧レベルVDD とするか接地参考電圧レベル(0.0V)とし、選択的にソース線選択トランジスタ265a、... 、265nをアクティベート或いはデアクティベートし、被選択ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLn に接続し、被選択フローティングゲートトランジスタM0のドレインに、選択的にほぼ接地参考電圧レベルであるプログラム電圧レベル、或いは、大きな禁止電圧レベル(+10.0V)を印加する。シャローP 型拡散ウェル TPWは、接地参考電圧に接続され、ディープN 型拡散ウェルDNW は電源電圧VDD に接続される。非常に大きなプログラム電圧レベル( 約+15.0Vから約+20.0V) で、ファウラー- ノルトハイムトンネル現象がトリガされ、過消去フローティングゲートトランジスタM0のフローティングゲートに引き寄せ、被選択フローティングゲートトランジスタM0のプログラムに供する。
図７ａを再び参照されたい。フローティングゲートトランジスタM0の被選択ページ215のプログラミング(530) が終了した後、全被選択ページ215 の被選択フローティングゲートトランジスタM0に過消去検証プロセス(525) が実行される。第１プログラム状態の下限Vt0Lより低いスレショルド電圧レベルを有する被選択フローティングゲートトランジスタM0が再度プログラムされる。過消去検証プロセス(525) とプログラミングプロセス(530)は、全被選択ページ215 の全ての被選択フローティングゲートトランジスタM0のスレショルド電圧レベルが第１プログラム状態の下限Vt0Lより大きくなるまで続けて実行される。
もし被選択ハーフブロックの全てのページが検証されると、被選択ページの数検査される(540) 。もし、そうでなければ、被選択ハーフブロックの次のページが選択され(545) 、次の被選択ページ215 の被選択フローティングゲートトランジスタM0が消去検証され(520) 、過消去検証され(525) 、及び必要であれば再プログラムされる(530) 。これが全ての被選択ハーフブロックが消去されるまで繰り返される。
被選択ハーフブロックの全てのページが消去されたと判断された時、二つのハーフブロックの消去状態が検査される(555) 。もしハーフブロックの一つだけが消去されているなら、もう一つのハーフブロックが選択される(550) 。この第２ハーフブロックが消去される(510) 。上述したように、各ページが消去検証(525) 、過消去検証(525) され、必要であればプログラムされ(530) る。両方のハーフブロックが消去されたと判断(555) されると、ブロック消去プロセスは終了(560) し、ブロック205 の全てのフローティングゲートトランジスタM0は、スレショルド電圧レベルVtが第１プログラム状態の下限Vt0Lと第１プログラム状態の上限Vt0Hの間とされる。
図７ｂを参照されたい。消去がページ消去であることを示すと判断(500) される時、被選択ページ215 が消去される(565) 。消去手順と電圧レベルは、ハーフブロック消去手順(510) について上述されたのと同じである。例外は、ハーフブロックに対して、たった一つのページ215 だけが消去のために選択されることである。同様に、上述されたように、被選択ページ215 は消去検証され(570) 、過消去検証され(575) 、及び必要であればプログラムされる(580) 。消去検証手順(570) 、過消去検証手順(575) 、及びプログラミング手順(580) は、被選択ページ215 の消去検証手順(525) 、過消去検証手順(530) 、及びプログラミング(530) と同じである。被選択ページ215 の全ての被選択フローティングゲートトランジスタM0が消去された時、それらのスレショルド電圧レベルVtは、第１プログラム状態の下限Vt0Lと第１プログラム状態の下限Vt0Lの間にプログラムされている。
図３、図８ａ、図８ｂ及び図９を、NOR フラッシュ不揮発性メモリ装置200 の操作方法を論考するために続けて参照されたい。図８ａ、図８ｂは、NOR フラッシュ不揮発性メモリ装置200 内の被選択ページ215 のシングルレベルプログラム及びマルチレベルプログラム書き込み操作実行のフローチャートである。操作方法は、書き込み手順(600) に続く。書き込みがされるページ215 が選択される(605) 。被選択ページ215 が消去される(610)。消去手順(610) は図７ｂに説明されたとおりである。ページプログラミングのタイプが、シングルレベルセル(SLC) プログラミングかマルチレベルセル(MLC) プログラミングか判断される(615) 。
消去手順は、ページ215 の全てのフローティングゲートトランジスタM0を、第１プログラム状態(1) に設定する。第１プログラム状態にプログラムされるよう指定されたセルがさらにプログラムされるのを防止するため、それらのセルはプログラム禁止(620) される。指定セルのプログラミングを禁止するため、カラム電圧制御回路255 は約+10.0Vの大きな禁止電圧レベルを、グローバルビット線GBL0、...GBLn 或いはグローバルソース線GSL0、...GSLn に印加する。ビット線選択制御回路251 とソース線選択制御回路253 は、ビット線選択信号BLG0及びBLG1とソース線選択信号SLG0及びSLG1をアクティベートし、グローバルビット線GBL0、...GBLn 或いはグローバルソース線GSL0、...GSLn を、選択的に、第１プログラム状態にプログラムされるフローティングゲートトランジスタM0に接続する。
第２プログラム状態に書き込まれるよう指定された被選択ページ215 のフローティングゲートトランジスタM0がプログラムされる(625) 。プログラム手順は、ワード線電圧コントロール回路252 が、約+5.0V の適度な禁止電圧レベルを、不選択ページのワード線WL1、... 、WLm-1 、及びWLm に印加してこれらのページのプログラミングを禁止することで完成する。ワード線電圧コントロール回路252 は、非常に大きなプログラム電圧レベル(約+15.0Vから約+22.0V) を被選択ページ215 のワード線WL0 に印加する。カラム電圧制御回路255 はほぼ接地参考電圧レベルのプログラム電圧レベルを、グローバルビット線GBL0、...GBLn 或いはグローバルソース線GSL0、...GSLn に印加する。ビット線選択制御回路251 及びソース線選択制御回路253 は、ビット線選択信号BLG0及びBLG1とソース線選択信号SLG0及びSLG1をアクティベートし、選択的に、グローバルビット線GBL0、...GBLn 或いはグローバルソース線GSL0、...GSLn を、適切に、第２プログラム状態(0) にプログラムされるフローティングゲートトランジスタM0に接続する。シャローP 型拡散ウェル TPWは接地参考電圧レベルに接続され、ディープN 型拡散ウェルDNW は電源電圧VDD に接続される。被選択フローティングゲートトランジスタM0のコントロールゲートに非常に大きなプログラム電源電圧レベルを加え、フローティングゲートトランジスタM0のチャネルに接地参考電圧を加えることで、ファウラー- ノルトハイムトンネル現象がトリガされ、被選択フローティングゲートトランジスタM0のフローティングゲートに、電子電荷を引き寄せ、被選択フローティングゲートトランジスタM0が、第２プログラム状態(0) にプログラムされる。
ページ215 のフローティングゲートトランジスタM0がそれからプログラム検証(630) されて、確実に、被選択ページ215 のフローティングゲートトランジスタM0が第2 プログラム状態の下限Vt1Lより大きなスレショルド電圧レベルを有するものとされる。図３と図９を、プログラム検証(630) の 論考のため、再度参照されたい。ワード線電圧コントロール回路252 は、接地参考電圧レベルをワード線WL1 、... 、WLm-1 、及びWLm に印加し、不選択のデュアルフローティングゲートトランジスタNOR フラッシュセル210 の検証操作を検視する。ワード線電圧コントロール回路252 は、パス電圧レベルV PASSを、デュアルフローティングゲートトランジスタNOR フラッシュセル210 の被選択ページの不選択のパスフローティングゲートトランジスタM1に接続されたワード線WL1 に印加する。ワード線電圧コントロール回路252 は、第１プログラム状態の下限Vt1Lより低い電圧レベルのプログラム検証電圧レベルを印加する。
プログラム検証プロセス(630) が被選択フローティングゲートトランジスタM0のぺージ215 の二つの半分のうち一つに実行される。ビット線選択制御回路251 がビット線選択信号BLG0及びBLG1をアクティベートして電源電圧VDD とし、ビット線選択トランジスタ260a、... 、260nをアクティベートして、被選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをグローバルビット線GBL0、...GBLn に接続する。ビット線選択制御回路251 は、ビット線選択信号BLG0及びBLG1をアクティベートして接地参考電圧レベルとし、ビット線選択トランジスタ260a、... 、260nをターンオフして不選択ローカルビット線LBL0、LBL0、... 、LBLn-1、LBLnをグローバルビット線GBL0、...GBLn より切断する。がカラム電圧制御回路255 は読み出しバイアス電圧レベルをグローバルビット線GBL0、...GBLn に印加し、センス増幅器をグローバルビット線GBL0、...GBLn に接続する。グローバルソース線GSL0、...GSLn はゆえに効果的に接地参考電圧レベルに接続され、これによりセンス増幅器は被選択ページ215 の被選択の半分のプログラム状態を検出できる。ソース線選択制御回路253 は、ソース線選択信号SLG0及びSLG1をアクティベートして電源電圧VDD とし、ソース線選択トランジスタ265a、... 、265nをアクティベートし、被選択ローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLn に接続する。ソース線選択制御回路253 は、ソース線選択信号SLG0及びSLG1をアクティベートして接地参考電圧レベルとし、ソース線選択トランジスタ265a、... 、265nをターンオフし、不選択のローカルソース線LSL0、LSL0、... 、LSLn-1、LSLnをグローバルソース線GSL0、...GSLnより切断する。カラム電圧制御回路255 はセンス増幅器をグローバルビット線GBL0、...GBLn に接続し、主にグローバルソース線GSL0、...GSLn を接地参考電圧レベルに設定して、被選択フローティングゲートトランジスタM0の選択された半分のプログラム状態を検出する。図７ａを再び参照されたい。
被選択フローティングゲートトランジスタM0の第１の半分のプログラム検証(630) が完成すると、第２の半分のプログラム検証手順(630) が実行される。もし、被選択フローティングゲートトランジスタM0のいずれかのプログラム検証手順が失敗したなら、それらの失敗したフローティングゲートトランジスタM0は、第２プログラム状態(0) に再プログラム(625) されて、プログラム検証手順が実行され(630) 、これが被選択ページ215 の全てのフローティングゲートトランジスタM0が第２プログラム状態にプログラムされるまで繰り返される。
もしページプログラミングのタイプがマルチレベルセル(MLC) プログラミングであると判断されたなら、MLC 書き込みは、第１プログラム状態(11)にプログラムされるよう指定された被選択ページ215 のフローティングゲートトランジスタM0が、さらにプログラムされるのを禁止(640) することで始まる。禁止手順(620) は、図８ａの禁止手順(620) と同じである。
第２プログラム状態(01)に書き込まれるよう指定された被選択ページ215 のフローティングゲートトランジスタM0がプログラムされる(645) 。プログラム手順(645) は、図８aのシングルレベルセルプログラムの第２プログラム状態(0) のプログラム手順(625) で説明されたように達成される。被選択ページ215 のプログラミング(660) が完成すると、被選択ページ215 はそれからプログラム検証(665) されて、被選択ページ215 の全てのフローティングゲートトランジスタM0が確実に、第３プログラム状態の下限Vt2Lより低いスレショルド電圧レベルを有するものとされる。プログラム検証手順(665) は図８ａのシングルレベルセルプログラムの第２プログラム状態のプログラム検証手順(630) と同じである。
第１プログラム状態(11)にプログラムされた被選択ページ215 のフローティングゲートトランジスタM0はさらに第２プログラム状態(10)にプログラムされるのが禁止される。再び、禁止手順(655) は、図８ａの禁止手順(620) と同じである。
第２プログラム状態(01)にプログラムされるよう指定された被選択ページ215 のフローティングゲートトランジスタM0がプログラムされる(660) 。そのプログラム手順(645) は、図８ａのシングルレベルセルプログラムの第２プログラム状態のプログラム手順(625)と同じである。第３プログラム状態(01)に書き込まれるよう指定された被選択ページ215のフローティングゲートトランジスタM0のプログラミング(645) が完成すると、被選択ページ215 はそれから、プログラム検証(650) されて、被選択ページ215 の全てのフローティングゲートトランジスタM0が確実に第3 プログラム状態の下限Vt2Lより大きなスレショルド電圧レベルを有するものとされる。プログラム検証手順(650) は、図８ａのシングルレベルセルプログラムの第２プログラム状態(0) のプログラム検証手順(630) と同じである。
第１プログラム状態(11)、第２プログラム状態(10)、及び第３プログラム状態(01)にプログラムされる被選択ページ215 のフローティングゲートトランジスタM0は、さらにプログラムされることが禁止(670) される。禁止手順(670) は、図８ａの禁止手順(620) と同じである。
被選択ページ215 の第４プログラム状態(00)に書き込まれるよう指定されたフローティングゲートトランジスタM0は、プログラムされる(675) 。プログラム手順(675) は、図８ａのシングルレベルセルプログラムの第２プログラム状態(0) のプログラム手順(625) と同じである。第４プログラム状態(00)に書き込まれるよう指定された被選択ページ215 のフローティングゲートトランジスタM0のプログラミング(675) が完成すると、被選択ページ215 はプログラム検証(680) されて、確実に、被選択ページ215 のフローティングゲートトランジスタM0が第4 プログラム状態の下限Vt3Lより大きなスレショルド電圧レベルを有するものとされる。プログラム検証手順(680) は、図８ａのシングルレベルセルプログラムの第２プログラム状態(0) のプログラム検証手順(630) と同じである。
ファウラー- ノルトハイムトンネル現象は、図３のNOR フラッシュ不揮発性メモリ装置200 のアレイの各ページについて約1na の消去電流を有する。このレベルの電流は、シャローウェル電圧発生器467 とディープウェル電圧発生器468 のための電荷ポンプ電源供給を可能とし、ブロック消去を十分に小さい消去電圧で行えるようにする。周知の技術では、消去はチャンネルホットエレクトロン注入現象を採用し、電流はずっと大きく、消去は通常、ページ消去に限定される。
より低い消去電流は、ブロック消去を約1msec 内に行える。消去検証時間及び過消去検証時間は、操作ごとに約1μsec である。もし、NOR フラッシュ不揮発性メモリ装置200のブロック205 内に1000ページがあるとすると、ブロックの総消去時間は、約6ms となり、周知の技術のNOR フラッシュ不揮発性メモリの同等のブロック消去が100msec 以上かかったのに較べて、ずっと短い。
本発明の原理を具体化した他の実施例において、デュアルフローティングゲートトランジスタNOR フラッシュセル210 は、SONOS 或いはMONOS チャージ捕捉トランジスタと共に実施されたデュアル電荷保持トランジスタNOR フラッシュセル210 とされ得る。本発明の原理を具体化したさらにまた別の実施例においては、拡散種は、図示されるように、電荷保持トランジスタの拡散の導電型が反対となるように変えられ得る。図１ａ、図１b −１、図１ｂ−２、図１ｃ−１、図１ｃ−２に示される拡散種を逆にすると、フローティングゲートトランジスタM0及びM1は、NMOSフローティングゲートトランジスタからPMOSフローティングゲートトランジスタに変わる。さらに、電荷保持トランジスタは、電子としてよりむしろ正孔として電荷を保持する。消去、検証、読み出し及びプログラムに必要な電圧は、適宜逆にされ調整される。
以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。

Claims (71)

  1. デュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、
    デュアル電荷保持トランジスタNOR フラッシュメモリセルのページのブロックを消去するステップを包含し、このステップは、
    該デュアル電荷保持トランジスタNOR フラッシュメモリセルのブロックの複数のブロックセクションのうち一つのブロックセクションを選択し、
    該デュアル電荷保持トランジスタNOR フラッシュメモリセルの被選択ブロックセクションの複数の電荷保持トランジスタを消去し、
    該電荷保持トランジスタの該ブロックセクションの各ページが消去されて第１プログラム状態の上限のスレショルド電圧レベルとされたかを検証し、
    もし該ブロックセクションの被選択ページのいずれかの該電荷保持トランジスタが第１プログラム状態の上限より高いスレショルド電圧レベルを有するならば、全ての該電荷保持トランジスタが第１プログラム状態の上限より低いスレショルド電圧レベルを有するまで、繰り返して被選択の該ブロックセクションを消去して該電荷保持トランジスタの被選択ページを検証し、
    該電荷保持トランジスタの各ページが過消去されてスレショルド電圧レベルが第１プログラム状態の下限より低くされていないかを検証し、
    もし、ある被選択ページのいずれかの電荷保持トランジスタが第１プログラム状態の下限より低いスレショルド電圧レベルを有するならば、繰り返し、その被選択ページの電荷保持トランジスタをプログラミング及び検証して、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きくなるようにするステップを包含する、操作方法。
  2. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、デュアル電荷保持NOR フラッシュメモリセルのブロックのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用し、上記検証が、
    電荷保持トランジスタの被選択ページに接続されたカラム対のうち第１のカラムを選択し、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証し、
    該カラム対のうち第２のカラムの検証を禁止し、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択し、
    該第２のカラムに接続された電荷保持トランジスタを検証し、
    該カラム対のうち第１のカラムの検証を禁止することを包含する、操作方法。
  3. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、さらに、
    デュアル電荷保持トランジスタNOR フラッシュセルのブロックの複数のブロックセクションのうち不選択のブロックセクションの消去禁止のステップをさらに包含する、操作方法。
  4. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、さらに、
    繰り返し、複数のブロックセクションのうち、他のブロックセクションを選択し、
    繰り返し、消去、消去検証、プログラミング、過消去検証を、該他のブロックセクションの電荷保持トランジスタのスレショルド電圧レベルが、第１プログラム状態の下限と第１プログラム状態の上限の間となるまで行うステップを包含する、操作方法。
  5. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、さらに、
    電荷保持トランジスタの単一ページの消去を、
    消去する該単一ページを選択し、
    不選択のページの消去を禁止し、
    選択ページを消去し、
    該電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低いかを検証し、
    該電荷保持トランジスタのスレショルド電圧レベルが全て第１プログラム状態の上限より低くなるまで、繰り返し消去と消去検証を行ない、
    該電荷保持トランジスタの該被選択ページが過消去されてスレショルド電圧レベルが第１プログラム状態の下限より低くなっていないかを検証し、
    もしいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、プログラミングと過消去検証を行うことで実行するステップを包含する、操作方法。
  6. 請求項５記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、デュアル電荷保持NOR フラッシュメモリセルのブロックのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用し、上記検証が、
    電荷保持トランジスタの被選択ページに接続された該カラム対のうち第１のカラムを選択し、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証し、
    該カラム対のうち第２のカラムの検証を禁止し、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択し、
    該カラム対のうち第２のカラムに接続された電荷保持トランジスタを検証し、
    該カラム対のうち第１のカラムの検証を禁止することを包含する、操作方法。
  7. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、さらに、
    電荷保持トランジスタのページのプログラミングを、
    プログラミングする電荷保持トランジスタのページを選択し、
    該電荷保持トランジスタのページを消去及びプログラミングして、そのスレショルド電圧レベルが第１プログラム状態の下限より高く第１プログラム状態の上限より低くなるようにし、
    第２プログラム状態にプログラムされる電荷保持トランジスタを選択し、
    被選択電荷保持トランジスタを第２プログラム状態にプログラミングし、
    該被選択電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より大きいかを検証し、
    もし被選択電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より低ければ、被選択ページの全ての電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より大きくなるまで、繰り返し被選択電荷保持トランジスタのプログラミングとプログラム検証を行なうことにより行うステップを包含する、操作方法。
  8. 請求項７記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、約+15.0Vから約+22.0Vの非常に大きなプログラム電圧、約+10.0Vの大きなプログラム禁止ゲート電圧、約+5.0V の適度に大きなプログラム禁止電圧、及び接地参考電圧レベルが使用されることを特徴とする、操作方法。
  9. 請求項７記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、デュアル電荷保持NOR フラッシュメモリセルのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用することで、検証が、
    電荷保持トランジスタの被選択ページに接続されたカラム対のうち第１のカラムを選択し、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証し、
    該カラム対のうち第２のカラムの検証を禁止し、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択し、
    該第２のカラムに接続された電荷保持トランジスタを検証し、
    該カラム対のうち第１のカラムの検証を禁止することを包含する、操作方法。
  10. 請求項７記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、
    もし電荷保持トランジスタのページが二つより多くのプログラム状態にプログラムされるならば、プログラムされるそれらの電荷保持トランジスタは、追加のプログラム状態にプログラミング及びプログラム検証されるステップをさらに包含する、操作方法。
  11. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、
    該電荷保持トランジスタのページの読み出しを、
    電荷保持トランジスタのページを選択し、
    該電荷保持トランジスタの被選択ページのコントロールゲートに読み出し電圧を印加し、
    該電荷保持トランジスタの不選択のページを禁止し、
    カラム対のうち電荷保持トランジスタの該被選択ページに接続された第１のカラムを選択し、
    該カラム対のうち該第１のカラムに接続された該電荷保持トランジスタのプログラム状態をセンスし、
    該カラム対のうち第２のカラムの読み出しを禁止し、
    該カラム対のうち第１のカラムに接続された電荷保持トランジスタの読み出しを完了した後、該カラム対のうち第２のカラムを選択し、
    該カラム対のうち第２のカラムに接続された電荷保持トランジスタのプログラム状態をセンスし、
    該カラム対のうち第１のカラムの検証を禁止することにより、実行するステップを包含することを特徴とする、操作方法。
  12. 請求項１記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正の操作方法において、該電荷保持トランジスタが二つより多くのデータ状態にプログラムされるならば、読み出しは、
    マルチ読み出し電圧レベルを、被選択ページの電荷保持トランジスタのコントロールゲートに印加して、マルチ読み出し電圧レベルのいずれが電荷保持トランジスタにプログラムされるのかを判断するステップを、さらに包含することを特徴とする、操作方法。
  13. デュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、
    デュアル電荷保持トランジスタNOR フラッシュメモリセルのページのブロックを消去する手段を包含し、この消去する手段は、
    該デュアル電荷保持トランジスタNOR フラッシュメモリセルのブロックの複数のブロックセクションのうち一つのブロックセクションを選択する手段、
    該デュアル電荷保持トランジスタNOR フラッシュメモリセルの被選択ブロックセクションの複数の電荷保持トランジスタを消去する手段、
    該電荷保持トランジスタの該ブロックセクションの各ページが消去されて第１プログラム状態の上限のスレショルド電圧レベルとされたかを検証する手段、
    もし該ブロックセクションの被選択ページのいずれかの該電荷保持トランジスタが第１プログラム状態の上限より高いスレショルド電圧レベルを有するならば、全ての該電荷保持トランジスタが第１プログラム状態の上限より低いスレショルド電圧レベルを有するまで、繰り返して被選択の該ブロックセクションを消去して該電荷保持トランジスタの被選択ページを検証する手段、
    該電荷保持トランジスタの各ページが過消去されてスレショルド電圧レベルが第１プログラム状態の下限より低くされていないかを検証する手段、
    もし、ある被選択ページのいずれかの電荷保持トランジスタが第１プログラム状態の下限より低いスレショルド電圧レベルを有するならば、繰り返し、その被選択ページの電荷保持トランジスタをプログラミング及び検証して、それらのスレショルド電圧レベルが第１プログラム状態の下限より大きくなるようにする手段を包含することを特徴とする、装置。
  14. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、デュアル電荷保持NOR フラッシュメモリセルのブロックのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用し、該検証の手段が、
    電荷保持トランジスタの被選択ページに接続されたカラム対のうち第１のカラムを選択する手段、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証する手段、
    該カラム対のうち第２のカラムの検証を禁止する手段、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択する手段、
    該第２のカラムに接続された電荷保持トランジスタを検証する手段、
    該カラム対のうち第１のカラムの検証を禁止する手段を包含することを特徴とする、装置。
  15. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、さらに、
    デュアル電荷保持トランジスタNOR フラッシュセルのブロックの複数のブロックセクションのうち不選択のブロックセクションの消去禁止の手段をさらに包含する、装置。
  16. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、さらに、
    繰り返し、複数のブロックセクションのうち、他のブロックセクションを選択する手段、
    繰り返し、消去、消去検証、プログラミング、過消去検証を、該他のブロックセクションの電荷保持トランジスタのスレショルド電圧レベルが、第１プログラム状態の下限と第１プログラム状態の上限の間となるまで行う手段を包含することを特徴とする、装置。
  17. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、さらに、
    電荷保持トランジスタの単一ページの消去の手段が、
    消去する該単一ページを選択する手段、
    不選択のページの消去を禁止する手段、
    選択ページを消去する手段、
    該電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低いかを検証する手段、
    該電荷保持トランジスタのスレショルド電圧レベルが全て第１プログラム状態の上限より低くなるまで、繰り返し消去と消去検証を行なう手段、
    該電荷保持トランジスタの該被選択ページが過消去されてスレショルド電圧レベルが第１プログラム状態の下限より低くなっていないかを検証する手段、
    もしいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、プログラミングと過消去検証を行うことで実行する手段を包含することを特徴とする、装置。
  18. 請求項１６記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、デュアル電荷保持NOR フラッシュメモリセルのブロックのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用し、上記検証の手段が、
    電荷保持トランジスタの被選択ページに接続された該カラム対のうち第１のカラムを選択する手段、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証する手段、
    該カラム対のうち第２のカラムの検証を禁止する手段、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択する手段、
    該カラム対のうち第２のカラムに接続された電荷保持トランジスタを検証する手段、 該カラム対のうち第１のカラムの検証を禁止する手段を包含することを特徴とする、装置。
  19. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、さらに、
    電荷保持トランジスタのページのプログラミングの手段が、
    プログラミングする電荷保持トランジスタのページを選択する手段、
    該電荷保持トランジスタのページを消去及びプログラミングして、そのスレショルド電圧レベルが第１プログラム状態の下限より高く第１プログラム状態の上限より低くなるようにする手段、
    第２プログラム状態にプログラムされる電荷保持トランジスタを選択する手段、
    被選択電荷保持トランジスタを第２プログラム状態にプログラミングする手段、
    該被選択電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より大きいかを検証する手段、
    もし被選択電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より低ければ、被選択ページの全ての電荷保持トランジスタのスレショルド電圧レベルが第２プログラム状態の下限より大きくなるまで、繰り返し被選択電荷保持トランジスタのプログラミングとプログラム検証を行なう手段を包含することを特徴とする、装置。
  20. 請求項１９記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、約+15.0Vから約+22.0Vの非常に大きなプログラム電圧、約+10.0Vの大きなプログラム禁止ゲート電圧、約+5.0V の適度に大きなプログラム禁止電圧、及び接地参考電圧レベルが使用されることを特徴とする、装置。
  21. 請求項１９記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、デュアル電荷保持NOR フラッシュメモリセルのカラム対が、一つのグローバルビット線と一つのグローバルソース線を共用することで、検証の手段が、
    電荷保持トランジスタの被選択ページに接続されたカラム対のうち第１のカラムを選択する手段、
    該カラム対のうち第１のカラムに接続された該電荷保持トランジスタを検証する手段、
    該カラム対のうち第２のカラムの検証を禁止する手段、
    該第１のカラムに接続された電荷保持トランジスタの検証完了後、該カラム対のうち第２のカラムを選択する手段、
    該第２のカラムに接続された電荷保持トランジスタを検証する手段、
    該カラム対のうち第１のカラムの検証を禁止する手段を包含することを特徴とする、装置。
  22. 請求項２０記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、
    もし電荷保持トランジスタのページが二つより多くのプログラム状態にプログラムされるならば、プログラムされるそれらの電荷保持トランジスタを、追加のプログラム状態にプログラミング及びプログラム検証する手段をさらに包含することを特徴とする、装置。
  23. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、
    該電荷保持トランジスタのページの読み出し手段が、
    電荷保持トランジスタのページを選択する手段、
    該電荷保持トランジスタの被選択ページのコントロールゲートに読み出し電圧を印加する手段、
    該電荷保持トランジスタの不選択のページを禁止する手段、
    カラム対のうち電荷保持トランジスタの該被選択ページに接続された第１のカラムを選択する手段、
    該カラム対のうち該第１のカラムに接続された該電荷保持トランジスタのプログラム状態をセンスする手段、
    該カラム対のうち第２のカラムの読み出しを禁止する手段、
    該カラム対のうち第１のカラムに接続された電荷保持トランジスタの読み出しを完了した後、該カラム対のうち第２のカラムを選択する手段、
    該カラム対のうち第２のカラムに接続された電荷保持トランジスタのプログラム状態をセンスする手段、
    該カラム対のうち第１のカラムの検証を禁止する手段、を包含することを特徴とする、装置。
  24. 請求項１３記載のデュアル電荷保持トランジスタNOR フラッシュメモリ装置の過消去訂正のための装置において、該電荷保持トランジスタが二つより多くのデータ状態にプログラムされるならば、読み出しの手段は、
    マルチ読み出し電圧レベルを、被選択ページの電荷保持トランジスタのコントロールゲートに印加して、マルチ読み出し電圧レベルのいずれが電荷保持トランジスタにプログラムされるのかを判断する手段を、さらに包含することを特徴とする、装置。
  25. NOR フラッシュ不揮発性メモリ装置において、
    少なくとも一つのNOR フラッシュメモリセルのアレイブロックであって、そのうち該NOR フラッシュメモリセルはロウとカラムに配列され、少なくとも一つのブロックは、デュアル電荷保持トランジスタNOR フラッシュセルの複数のブロックセクションを包含し、各該NOR フラッシュメモリセルは直列に接続された少なくとも二つの電荷保持トランジスタを包含する、上記少なくとも一つのNOR フラッシュメモリセルのアレイブロックと、
    複数のローカルビット線であって、NOR フラッシュメモリセルの各カラム上の該少なくとも二つの電荷保持トランジスタのうち第１の電荷保持トランジスタのドレイン／ソースが一つの該ローカルビット線に接続されるように接続された、上記複数のローカルビット線と、
    複数のローカルソース線であって、NOR フラッシュメモリセルの各カラム上の該少なくとも二つの電荷保持トランジスタのうち第２の電荷保持トランジスタのソース／ドレインが一つの該ローカルソース線に接続されるように接続された、上記複数のローカルソース線と、
    複数のグローバルビット線であって、少なくとも一つの該ローカルビット線が一つの該グローバルビット線に連絡するように接続された、上記複数のグローバルビット線と、
    複数のビット線ゲートトランジスタであって、各ビット線ゲートトランジスタは一つのローカルビット線とそれに関連するグローバルビット線の間に接続された、上記複数のビット線ゲートトランジスタと、
    複数のグローバルソース線であって、少なくとも一つの該ローカルソース線が一つの該グローバルソース線に連絡するように接続された、上記複数のグローバルビット線と、
    複数のソース線ゲートトランジスタであって、各ソース線ゲートトランジスタは一つのローカルソース線とそれに関連するグローバルソース線の間に接続された、上記複数のソース線ゲートトランジスタと、
    複数のワード線であって、NOR フラッシュメモリセルの各ロウ上の各該第１の電荷保持トランジスタのコントロールゲートが一つのワード線に接続され、及び、NOR フラッシュメモリセルの該ロウ上の該第２の電荷保持トランジスタのコントロールゲートが別のワード線に接続されるように接続された、上記複数のワード線と、
    ロウ電圧制御回路であって、該NOR フラッシュメモリセルの電荷保持トランジスタの各ロウの該コントロールゲートに接続された各ワード線に接続された、上記ロウ電圧制御回路と、
    カラム電圧制御回路であって、該NOR フラッシュメモリセルのアレイのカラムに接続された各該ワード線及びソース線に接続された、上記カラム電圧制御回路と、
    を包含し、
    そのうち、該ロウ電圧制御回路は過消去訂正のために該アレイブロックの各ブロックセクションを消去するための消去電圧信号と、該電荷保持トランジスタの該ブロックセクションの各ページが第１プログラム状態の上限より低いスレショルド電圧まで消去されたかを検証するための消去検証信号と、各該ページの電荷保持トランジスタのスレショルド電圧レベルが該第１プログラム状態の下限より高いかを検証するための過消去検証信号と、該第１プログラム状態の下限より低いスレショルド電圧レベルを有する電荷保持トランジスタのプログラミングのためのプログラム電圧信号と、を生成し、
    そのうち、もし、該ブロックセクションの被選択ページ内のいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より高ければ、該ロウ電圧制御回路及び該カラム電圧は、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低くなるまで、繰り返し該ブロックセクションを消去するための該消去電圧信号を生成し、及び、電荷保持トランジスタの被選択ページを検証するための消去検証信号を生成し、
    そのうち、もし、該ブロックセクションの被選択ページ内のいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、該ロウ電圧制御回路及び該カラム電圧は、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、繰り返し、プログラム電圧信号と過消去検証電圧信号を生成し、
    そのうち、該ロウ電圧制御回路はデュアル電荷保持トランジスタNOR フラッシュのブロックの複数のブロックセクションのうち一つのブロックセクションを、消去及び検証のために選択した後、別のブロックセクションが順番に消去及び検証されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  26. 請求項２５記載のNOR フラッシュ不揮発性メモリ装置において、第１の電荷保持トランジスタの各ロウが、該電荷保持トランジスタの複数のブロックセクションのうち一つのブロックセクションを形成することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  27. 請求項２５記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路は消去電圧発生器を包含し、該消去電圧発生器は約+18.0Vから約+22.0V、通常は+20.0Vの非常に大きな消去禁止電圧レベルと、接地参考電圧レベルである消去電圧レベルを発生することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  28. 請求項２７記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路は、ロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路はカラム読み出し／検証電圧発生回路を包含し、そのうち消去検証信号は、
    該ロウ読み出し／検証電圧発生回路が、該第１プログラム状態の上限を生成し、消去検証された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続されたワード線に印加して、該ワード線に接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  29. 請求項２７記載のNOR フラッシュ不揮発性メモリ装置において、該過消去検証信号は、
    該ロウ読み出し／検証電圧発生回路が、第１プログラム状態の下限を生成して消去検証された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続されたワード線に印加して、該ワード線に接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  30. 請求項２８記載のNOR フラッシュ不揮発性メモリ装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  31. 請求項２４記載のNOR フラッシュ不揮発性メモリ装置において、該電荷保持トランジスタの被選択ページをプログラミングするため、
    該ロウ電圧制御回路と該カラム電圧制御回路が該消去電圧信号を生成して該被選択ページを消去し及び該消去検証信号を生成して該被選択ページが消去されて該被選択ページのスレショルド電圧レベルが該第１プログラム状態の上限より低くされたかを検証し、該過消去検証信号を生成し、該被選択ページの消去により該被選択ページの該電荷保持トランジスタのスレショルド電圧が該第１プログラム状態の下限より大きく設定されたかを検証し、
    第２プログラム状態にプログラムされる電荷保持トランジスタに対しては、該ロウ電圧制御回路及び該カラム電圧制御回路は該プログラム電圧信号を生成して、第２プログラム状態にプログラムされる被選択電荷保持トランジスタをプログラムし、及び該プログラム検証信号を生成して該被選択電荷保持トランジスタが第２プログラム状態にプログラムされたかを検証することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  32. 請求項３１記載のNOR フラッシュ不揮発性メモリ装置において、該プログラム電圧信号は、
    ワード線電圧制御回路が非常に大きなプログラム電圧を被選択ワード線に印加し、適度に大きなプログラム禁止電圧を不選択ワード線に印加し、
    ビット線電圧制御回路及びソース線電圧制御回路が、ビット線ゲート選択電圧及びソース線ゲート選択電圧を、ビット線選択トランジスタのゲートとソース線選択トランジスタのゲートに印加し、該ローカルビット線を該グローバルビット線に接続し、該ローカルソース線を該グローバルソース線に接続し、
    該カラム電圧制御回路が接地参考電圧レベルを該ビット線或いはソース線に印加して、該第２プログラム状態の下限よりも低いスレショルド電圧レベルを有する該電荷保持トランジスタをプログラミングし、
    該カラム電圧制御回路が大きなプログラム禁止電圧レベルと、該ビット線或いは該ソース線に印加して、スレショルド電圧レベルが該第１プログラム状態にセットされている電荷保持トランジスタのプログラミングを禁止することにより、
    生成されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  33. 請求項３２記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路は、約+15.0Vから約+22.0Vの非常に大きなプログラム電圧と、約+10.0Vの大きなプログラム禁止ゲート電圧と、約+5.0V の適度に大きいプログラム禁止電圧と、接地参考電圧レベルを生成するための、プログラム電圧発生器を包含することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  34. 請求項３３記載のNOR フラッシュ不揮発性メモリ装置において、該カラム電圧制御回路は、プログラムされない電荷保持トランジスタに接続されたビット線或いはソース線に印加される約+10.0Vのプログラム禁止電圧レベルと、プログラムされる電荷保持トランジスタのビット線及びソース線に供給される接地参考電圧を包含するプログラム電圧信号を生成するためのカラムプログラム回路を包含することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  35. 請求項３３記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路はロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路はカラム読み出し／検証電圧発生回路を包含し、該プログラム検証信号は、
    該ロウ読み出し／検証電圧発生回路が、検証された下位のプログラム状態の下限を生成して、プログラム検証された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続された電荷保持トランジスタのワード線に印加して、該接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  36. 請求項３５記載のNOR フラッシュ不揮発性メモリ装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  37. 請求項２８記載のNOR フラッシュ不揮発性メモリ装置において、もし電荷保持トランジスタの該被選択ページが、二つより多くのプログラム状態の、追加プログラム状態にプログラムされるなら、該ロウ電圧制御回路及び該カラム電圧制御回路は、プログラム電圧制御信号を生成し、追加プログラム状態がプログラムされる電荷保持トランジスタのコントロールゲートに印加してプログラムするのに供し、及び、プログラム検証信号を生成して、それらの追加プログラム状態をプログラム検証するのに供することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  38. 請求項２４記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路は読み出し電圧信号を生成して、電荷保持トランジスタの被選択ページのプログラム状態の読み出しに供することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  39. 請求項３７記載のNOR フラッシュ不揮発性メモリ装置において、該ロウ電圧制御回路は、ロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路は、カラム読み出し／検証電圧発生回路を包含し、そのうち読み出し信号は、
    該ロウ読み出し／検証電圧発生回路が、読み出されたプログラム状態の下限を発生して読み出された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続された電荷保持トランジスタのワード線に印加して、該接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  40. 請求項３９記載のNOR フラッシュ不揮発性メモリ装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  41. 請求項２４記載のNOR フラッシュ不揮発性メモリ装置において、該カラム電圧制御回路は、ウェルバイアス制御回路を包含し、該ウェルバイアス制御回路はシャローウェル電圧発生器を包含し、該シャローウェル電圧発生器は第２導電型のシャロー拡散ウェルに接続され、該シャロー拡散ウェル内にNOR フラッシュメモリセルが形成され、該ウェルバイアス制御回路はまたディープウェル電圧発生器を包含し、該ディープウェル電圧発生器は第１導電型のディープ拡散ウェルに接続され、該ディープ拡散ウェル内に該シャロー拡散ウェルが形成されて、これにより該ディープウェル電圧発生器は電源電圧の電圧レベルを発生して、NOR フラッシュメモリセルのアレイのプログラミング、検証、及び読み出しに供し、該ディープウェル電圧発生器はまた、非常に大きな消去電圧を生成してNOR フラッシュメモリセルのアレイの被選択ブロック又はページの消去に供し、該シャローウェル電圧発生器は接地参考電圧レベルの電圧レベルを伝送し、NOR フラッシュメモリセルのアレイのプログラミング、検証、及び読み出しに供し、該シャローウェル電圧発生器はまた非常に大きな消去電圧レベルを生成して、第２導電型のシャロー拡散ウェルに印加して、消去期間に、電荷保持領域から電荷を引き寄せるのに供することを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  42. 請求項４１記載のNOR フラッシュ不揮発性メモリ装置において、該非常に大きな消去電圧レベルは、約+18.0Vから約+22.0Vで、通常は+20.0Vであり、ファウラー- ノルトハイムトンネル現象をアクティベートして、消去期間中に、電荷保持領域から電荷を引き寄せるのに供されることを特徴とする、NOR フラッシュ不揮発性メモリ装置。
  43. ロウとカラムに配置されたNOR フラッシュメモリセルのアレイの過消去防止のための操作装置であり、そのうち各NOR フラッシュメモリセルは、二つの直列に接続された電荷保持トランジスタを包含し、該操作装置は、
    ロウ電圧制御回路であって、該NOR フラッシュメモリセルの電荷保持トランジスタの各ロウの該コントロールゲートに接続された各ワード線に接続された、上記ロウ電圧制御回路と、
    カラム電圧制御回路であって、該NOR フラッシュメモリセルのアレイのカラムに接続された各該ワード線及びソース線に接続された、上記カラム電圧制御回路と、
    を包含し、
    そのうち、該ロウ電圧制御回路は過消去訂正のために該アレイブロックの各ブロックセクションを消去するための消去電圧信号と、該電荷保持トランジスタの該ブロックセクションの各ページが第１プログラム状態の上限より低いスレショルド電圧まで消去されたかを検証するための消去検証信号と、各該ページの電荷保持トランジスタのスレショルド電圧レベルが該第１プログラム状態の下限より高いかを検証するための過消去検証信号と、該第１プログラム状態の下限より低いスレショルド電圧レベルを有する電荷保持トランジスタのプログラミングのためのプログラム電圧信号と、を生成し、
    そのうち、もし、該ブロックセクションの被選択ページ内のいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より高ければ、該ロウ電圧制御回路及び該カラム電圧は、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低くなるまで、繰り返し該ブロックセクションを消去するための該消去電圧信号を生成し、及び、電荷保持トランジスタの被選択ページを検証するための消去検証信号を生成し、
    そのうち、もし、該ブロックセクションの被選択ページ内のいずれかの電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より低ければ、該ロウ電圧制御回路及び該カラム電圧は、全ての電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、繰り返し、プログラム電圧信号と過消去検証電圧信号を生成し、
    そのうち、該ロウ電圧制御回路はデュアル電荷保持トランジスタNOR フラッシュのブロックの複数のブロックセクションのうち一つのブロックセクションを、消去及び検証のために選択した後、別のブロックセクションが順番に消去及び検証されることを特徴とする、過消去防止のための操作装置。
  44. 請求項４３記載の過消去防止のための操作装置において、第１の電荷保持トランジスタの各ロウが、該電荷保持トランジスタの複数のブロックセクションのうち第１のブロックセクションを形成し、第２の電荷保持トランジスタの各ロウが、該電荷保持トランジスタの複数のブロックセクションのうち第２のブロックセクションを形成することを特徴とする、過消去防止のための操作装置。
  45. 請求項４３記載の過消去防止のための操作装置において、該ロウ電圧制御回路は消去電圧発生器を包含し、該消去電圧発生器は約+18.0Vから約+22.0V、通常は+20.0Vの非常に大きな消去禁止電圧レベルと、接地参考電圧レベルである消去電圧レベルを発生することを特徴とする、過消去防止のための操作装置。
  46. 請求項４５記載の過消去防止のための操作装置において、該ロウ電圧制御回路は、ロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路はカラム読み出し／検証電圧発生回路を包含し、そのうち消去検証信号は、
    該ロウ読み出し／検証電圧発生回路が、該第１プログラム状態の上限を生成し、消去検証された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続されたワード線に印加して、該ワード線に接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、過消去防止のための操作装置。
  47. 請求項４６記載の過消去防止のための操作装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、過消去防止のための操作装置。
  48. 請求項４３記載の過消去防止のための操作装置において、該電荷保持トランジスタの被選択ページをプログラミングするため、
    該ロウ電圧制御回路と該カラム電圧制御回路が該消去電圧信号を生成して該被選択ページを消去し及び該消去検証信号を生成して該被選択ページが消去されて該被選択ページのスレショルド電圧レベルが該第１プログラム状態の上限より低くされたかを検証し、該過消去検証信号を生成し、該被選択ページの消去により該被選択ページの該電荷保持トランジスタのスレショルド電圧が該第１プログラム状態の下限より大きく設定されたかを検証し、
    第２プログラム状態にプログラムされる電荷保持トランジスタに対しては、該ロウ電圧制御回路及び該カラム電圧制御回路は該プログラム電圧信号を生成して、第２プログラム状態にプログラムされる被選択電荷保持トランジスタをプログラムし、及び該プログラム検証信号を生成して該被選択電荷保持トランジスタが第２プログラム状態にプログラムされたかを検証することを特徴とする、過消去防止のための操作装置。
  49. 請求項４８記載の過消去防止のための操作装置において、該プログラム電圧信号は、
    ワード線電圧制御回路が非常に大きなプログラム電圧を被選択ワード線に印加し、適度に大きなプログラム禁止電圧を不選択ワード線に印加し、
    ビット線電圧制御回路及びソース線電圧制御回路が、ビット線ゲート選択電圧及びソース線ゲート選択電圧を、ビット線選択トランジスタのゲートとソース線選択トランジスタのゲートに印加し、該ローカルビット線を該グローバルビット線に接続し、該ローカルソース線を該グローバルソース線に接続し、
    該カラム電圧制御回路が接地参考電圧レベルを該ビット線或いはソース線に印加して、該第２プログラム状態の下限よりも低いスレショルド電圧レベルを有する該電荷保持トランジスタをプログラミングし、
    該カラム電圧制御回路が大きなプログラム禁止電圧レベルと、該ビット線或いは該ソース線に印加して、スレショルド電圧レベルが該第１プログラム状態にセットされている電荷保持トランジスタのプログラミングを禁止することにより、
    生成されることを特徴とする、過消去防止のための操作装置。
  50. 請求項４９記載の過消去防止のための操作装置において、該ロウ電圧制御回路は、約+15.0Vから約+22.0Vの非常に大きなプログラム電圧と、約+10.0Vの大きなプログラム禁止ゲート電圧と、約+5.0V の適度に大きいプログラム禁止電圧と、接地参考電圧レベルを生成するための、プログラム電圧発生器を包含することを特徴とする、過消去防止のための操作装置。
  51. 請求項５０記載の過消去防止のための操作装置において、該カラム電圧制御回路は、プログラムされない電荷保持トランジスタに接続されたビット線或いはソース線に印加される約+10.0Vのプログラム禁止電圧レベルと、プログラムされる電荷保持トランジスタのビット線及びソース線に供給される接地参考電圧を包含するプログラム電圧信号を生成するためのカラムプログラム回路を包含することを特徴とする、過消去防止のための操作装置。
  52. 請求項４９記載の過消去防止のための操作装置において、該ロウ電圧制御回路はロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路はカラム読み出し／検証電圧発生回路を包含し、該プログラム検証信号は、
    該ロウ読み出し／検証電圧発生回路が、検証されたプログラム状態の下限を生成して、プログラム検証された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続された電荷保持トランジスタのワード線に印加して、該接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、過消去防止のための操作装置。
  53. 請求項５２記載の過消去防止のための操作装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、過消去防止のための操作装置。
  54. 請求項４６記載の過消去防止のための操作装置において、もし電荷保持トランジスタの該被選択ページが、二つより多くのプログラム状態の、追加プログラム状態にプログラムされるなら、該ロウ電圧制御回路及び該カラム電圧制御回路は、プログラム電圧制御信号を生成し、追加プログラム状態がプログラムされる電荷保持トランジスタのコントロールゲートに印加してプログラムし、及び、プログラム検証信号を生成して、それらの追加プログラム状態のプログラム検証に供することを特徴とする、過消去防止のための操作装置。
  55. 請求項４３記載の過消去防止のための操作装置において、該ロウ電圧制御回路は読み出し電圧信号を生成して、電荷保持トランジスタの被選択ページのプログラム状態の読み出しに供することを特徴とする、過消去防止のための操作装置。
  56. 請求項５５記載の過消去防止のための操作装置において、該ロウ電圧制御回路は、ロウ読み出し／検証電圧発生回路を包含し、該カラム電圧制御回路は、カラム読み出し／検証電圧発生回路を包含し、そのうち読み出し信号は、
    該ロウ読み出し／検証電圧発生回路が、読み出されたプログラム状態の下限を発生して読み出された被選択ページのワード線に印加し、
    該ロウ読み出し／検証電圧発生回路が、パス電圧レベルを生成して、該被選択ページの電荷保持トランジスタに接続された電荷保持トランジスタのワード線に印加して、該接続された電荷保持トランジスタをターンオンし、
    該ロウ読み出し／検証電圧発生回路が、略接地参考電圧レベルであるページ検証禁止電圧レベルを生成し、電荷保持トランジスタの不選択ページの検証を禁止し、
    該カラム読み出し／検証電圧発生回路が読み出しバイアス電圧レベルを、グローバルビット線を介して被選択電荷保持トランジスタに印加し、
    該カラム電圧制御回路がセンス増幅器を該グローバルビット線に接続して、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    以上により生成されることを特徴とする、過消去防止のための操作装置。
  57. 請求項５６記載の過消去防止のための操作装置において、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、過消去防止のための操作装置。
  58. 請求項４３記載の過消去防止のための操作装置において、該カラム電圧制御回路は、ウェルバイアス制御回路を包含し、該ウェルバイアス制御回路はシャローウェル電圧発生器を包含し、該シャローウェル電圧発生器は第２導電型のシャロー拡散ウェルに接続され、該シャロー拡散ウェル内にNOR フラッシュメモリセルが形成され、該ウェルバイアス制御回路はまたディープウェル電圧発生器を包含し、該ディープウェル電圧発生器は第１導電型のディープ拡散ウェルに接続され、該ディープ拡散ウェル内に該シャロー拡散ウェルが形成されて、これにより該ディープウェル電圧発生器は電源電圧の電圧レベルを発生して、NOR フラッシュメモリセルのアレイのプログラミング、検証、及び読み出しに供し、該ディープウェル電圧発生器はまた、非常に大きな消去電圧を生成してNOR フラッシュメモリセルのアレイの被選択ブロック又はページの消去に供し、該シャローウェル電圧発生器は接地参考電圧レベルの電圧レベルを伝送し、NOR フラッシュメモリセルのアレイのプログラミング、検証、及び読み出しに供し、該シャローウェル電圧発生器はまた非常に大きな消去電圧レベルを生成して、第２導電型のシャロー拡散ウェルに印加して、消去期間に、電荷保持領域から電荷を引き寄せるのに供することを特徴とする、過消去防止のための操作装置。
  59. 請求項５８記載の過消去防止のための操作装置において、該非常に大きな消去電圧レベルは、約+18.0Vから約+22.0Vで、通常は+20.0Vであり、ファウラー-ノルトハイムトンネル現象をアクティベートして、消去期間中に、電荷保持領域から電荷を引き寄せるのに供されることを特徴とする、過消去防止のための操作装置。
  60. NAND類似NOR フラッシュセルにおいて、
    第２導電型のディープ拡散ウェル内に形成された第１導電型のシャロー拡散ウェル内に形成された、少なくとも二つの直列に接続された電荷保持トランジスタを包含し、
    そのうち、各該電荷保持トランジスタは、スレショルド電圧レベルを具えた複数のプログラム状態を有して過消去によるリーク電流を防止し、
    そのうち、該少なくとも二つの直列に接続された電荷保持トランジスタの消去は、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち一つを選択し、被選択電荷保持トランジスタを消去し、
    消去検証として該被選択電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の上限より低いかを検証し、
    もし該スレショルド電圧レベルが該第１プログラム状態の上限より高ければ、該被選択電荷保持トランジスタのスレショルド電圧レベルが該第１プログラム状態の上限より少なくなったことが消去検証されるまで、該被選択電荷保持トランジスタを再消去し、
    過消去検証として、該被選択電荷保持トランジスタのスレショルド電圧レベルが該第１プログラム状態の下限より高いかを検証し、
    もし該スレショルド電圧レベルが該第１プログラム状態の下限より低ければ、過消去検証結果が、該被選択電荷保持トランジスタのスレショルド電圧レベルが第１プログラム状態の下限より高くなるまで、該被選択電荷保持トランジスタをプログラミングし、
    続いて、選択、消去、消去検証、過消去検証、及びプログラミングを、該少なくとも二つの直列に接続された電荷保持トランジスタのうちのもう一方の電荷保持トランジスタそれぞれにつき実行し、
    以上により実行されることを特徴とする、NAND類似NOR フラッシュセル。
  61. 請求項６０記載のNAND類似NOR フラッシュセルにおいて、そのうち該被選択電荷保持トランジスタの消去は、
    約+18.0Vから約+22.0V、通常は+20.0Vの非常に大きな消去禁止電圧レベルを、該少なくとも二つの直列に接続された電荷保持トランジスタのうち不選択の電荷保持トランジスタのコントロールゲートに印加し、
    接地参考電圧レベルである消去電圧レベルを、該被選択電荷保持トランジスタのコントロールゲートに印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタの最上と最下の電荷保持トランジスタのドレイントソースを浮動させるステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  62. 請求項６０記載のNAND類似NOR フラッシュセルにおいて、そのうち該少なくとも二つの直列に接続された電荷保持トランジスタのうち被選択電荷保持トランジスタの消去検証は、
    該被選択電荷保持トランジスタのコントロールゲートに該第１プログラム状態の下限の電源電圧を印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち不選択の電荷保持トランジスタのコントロールゲートにパス電圧レベルを印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタの最上の電荷保持トランジスタのドレインに読み出しバイアス電圧レベルを印加し、
    該最上の電荷保持トランジスタのドレインにセンス増幅器を接続し、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    接地参考電圧レベルを最下の電荷保持トランジスタのソースに印加し、
    以上のステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  63. 請求項６２記載のNAND類似NOR フラッシュセルにおいて、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NAND類似NOR フラッシュセル。
  64. 請求項６０記載のNAND類似NOR フラッシュセルにおいて、そのうち該少なくとも二つの直列に接続された電荷保持トランジスタのうち該被選択電荷保持トランジスタのプログラミングは、
    該被選択電荷保持トランジスタのスレショルド電圧レベルが該第１プログラム状態の下限より高く且つ該第１プログラム状態の上限より低くなるように該被選択電荷保持トランジスタを消去し、
    第２プログラム状態にプログラムされる該被選択電荷保持トランジスタに対し、プログラム電圧信号を発生して、該被選択電荷保持トランジスタを該第２プログラム状態にプログラムし、
    プログラム検証信号を発生して、該被選択電荷保持トランジスタが第２プログラム状態にプログラムされたかを検証し、
    以上のステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  65. 請求項６４記載のNAND類似NOR フラッシュセルにおいて、そのうち該プログラム電圧信号の発生は、
    非常に大きなプログラム電圧を該被選択電荷保持トランジスタのコントロールゲートに印加し、
    適度に大きなプログラム禁止電圧を、該少なくとも二つの直列に接続された電荷保持トランジスタの不選択の電荷保持トランジスタ或いはトランジスタのコントロールゲートに印加し、
    接地参考電圧レベルを、該少なくとも二つの直列に接続された電荷保持トランジスタのうち、最上の電荷保持トランジスタのドレインと、最下の電荷保持トランジスタのソースに印加し、
    以上のステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  66. 請求項６５記載のNAND類似NOR フラッシュセルにおいて、該プログラム電圧信号の発生において、約+15.0Vから約+22.0Vの非常に大きなプログラム電圧、約+10.0Vの大きなプログラム禁止ゲート電圧、約+5.0V の適度に大きなプログラム禁止電圧、及び接地参考電圧レベルが使用されることを特徴とする、NAND類似NOR フラッシュセル。
  67. 請求項６５記載のNAND類似NOR フラッシュセルにおいて、プログラムされない該被選択電荷保持トランジスタのドレインとソースに対して、約+10.0Vのプログラム禁止電圧が生成されることで、プログラムされない該被選択電荷保持トランジスタのプログラムが禁止され、プログラムされる電荷保持トランジスタのビット線とソース線には接地参考電圧レベルが提供されることを特徴とする、NAND類似NOR フラッシュセル。
  68. 請求項６４記載のNAND類似NOR フラッシュセルにおいて、プログラム検証信号の発生は、
    検証されたプログラム状態の下限電圧レベルを発生して該被選択電荷保持トランジスタのコントロールゲートに印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち不選択の電荷保持トランジスタのコントロールゲートにパス電圧レベルを印加して、該不選択の電荷保持トランジスタをターンオンし、
    読み出しバイアス電圧レベルを発生して、該少なくとも二つの直列に接続された電荷保持トランジスタの最上の電荷保持トランジスタのドレインに印加し、
    該最上の電荷保持トランジスタのドレインにセンス増幅器を接続し、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    接地参考電圧レベルを最下の電荷保持トランジスタのソースに印加し、
    以上のステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  69. 請求項６８記載のNAND類似NOR フラッシュセルにおいて、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NAND類似NOR フラッシュセル。
  70. 請求項６０記載のNAND類似NOR フラッシュセルにおいて、該被選択電荷保持トランジスタのプログラム状態の読み出しは、
    読み出されたプログラム状態の下限を、該被選択電荷保持トランジスタのコントロールゲートに印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち不選択の電荷保持トランジスタにパス電圧レベルを印加し、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち最上の電荷保持トランジスタのドレインに読み出しバイアス電圧レベルを印加し、
    センス増幅器を該少なくとも二つの直列に接続された電荷保持トランジスタのうち最上の電荷保持トランジスタのドレインに接続し、該被選択電荷保持トランジスタにプログラムされたプログラム状態をセンスし、
    該少なくとも二つの直列に接続された電荷保持トランジスタのうち最下の電荷保持トランジスタのソースを接地参考電圧レベルに接続し、
    以上のステップを包含することを特徴とする、NAND類似NOR フラッシュセル。
  71. 請求項７０記載のNAND類似NOR フラッシュセルにおいて、該パス電圧レベルは最高位のプログラム状態の上限に約+1.0V の差動電圧を加えた電圧レベルであることを特徴とする、NAND類似NOR フラッシュセル。
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