JP6887457B2 - 基準電圧発生回路及び不揮発性半導体記憶装置 - Google Patents

Description

本発明は、電流電圧変換回路と、前記電流電圧変換回路を用いた基準電圧発生回路と、前記基準電圧発生回路を用いた不揮発性半導体記憶装置とに関する。

図１は従来技術に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、読み出し、プログラム及び消去操作を行うために多くの種類の電圧を必要とする。一般的には、それらの電圧は、図１に示すように、チャージポンプ回路２１とレギュレータ回路２２等の電圧発生回路によって生成されて、ワード線デコーダ回路１１を介してメモリアレイ１０に供給される。

特開２０１３−１９６６２２号公報

しかし、チャージポンプ回路２１からの出力電圧には電圧リップルが存在し、それはメモリセルのストレスに影響を及ぼし、ワード線の位置依存性を有する（図１）。リップルを減らすために、レギュレータ回路２２からいくつかの電圧が供給されるが、それは余分なレイアウト領域を消費するという問題点があった。

本発明の目的は以上の問題点を解決し、従来技術に比較して小さいレイアウト領域で、安定した基準電圧を供給できる電流電圧変換回路と、前記電流電圧変換回路を用いた基準電圧発生回路と、前記基準電圧発生回路を用いた不揮発性半導体記憶装置を提供することにある。

本発明に係る電流電圧変換回路は、
一対の第１及び第２のＭＯＳトランジスタと、出力抵抗とを含む第１のカレントミラー回路と、
入力される第１の電圧と前記第１及び第２のＭＯＳトランジスタとの間に挿入され、かつ前記出力抵抗からの出力電圧が帰還されるゲートを有するデプレッション型ＮチャネルＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタに基準電流を入力したときに、前記第２のＭＯＳトランジスタ及び出力抵抗に流れる、前記基準電流に対応する電流により出力電圧を発生することを特徴とする。

従って、本発明によれば、従来技術に比較して小さいレイアウト領域で、安定した基準電圧を供給できる電流電圧変換回路と、前記電流電圧変換回路を用いた基準電圧発生回路と、前記基準電圧発生回路を用いた不揮発性半導体記憶装置を提供できる。

従来技術に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。 比較例に係る電流電圧変換回路の構成例を示す回路図である。 実施形態１に係る電流電圧変換回路の構成例を示す回路図である。 図２及び図３の電流電圧変換回路の動作比較を示すグラフである。 実施形態２に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。 図２Ｂの電流電圧変換回路を用いた基準電圧発生回路を含む電圧発生回路の構成例を示す回路図である。 実施形態２に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の具体的構成例を示すブロック図である。 実施形態２においてワード線の低電圧側で各動作電圧を印加する条件を説明するための回路図である。 実施形態２においてワード線の高電圧側で各動作電圧を印加する条件を説明するための回路図である。 実施形態３に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。 図７の電圧発生回路による電圧発生例を示すグラフである。 実施形態４に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。

以下、本発明にかかる実施形態について図面を参照して説明する。なお、同一又は同様の構成要素については同一の符号を付している。

（比較例）
図２Ａは比較例に係る電流電圧変換回路の構成例を示す回路図である。なお、カレントミラー回路を用いた電流電圧変換回路については、例えば特許文献１において開示されている。

図２Ａにおいて、一対のＰチャネルＭＯＳトランジスタＭ１，Ｍ２を備えて構成され、電流を電圧に変換する単純なカレントミラー回路を示している。ここで、ＭＯＳトランジスタＭ１のゲート及びソースはそれぞれ、ＭＯＳトランジスタＭ２のゲート及びソースに接続され、ＭＯＳトランジスタＭ１，Ｍ２の各ゲートはＭＯＳトランジスタＭ１のドレインに接続される。ＭＯＳトランジスタＭ２のドレインと接地との間には、出力電圧ＶＯＵＴを調整する可変抵抗Ｒ１が接続される。なお、可変抵抗Ｒ１は、実装時には、デジタル的に設定可能な例えば半固定抵抗を用いる。

以上のように構成された電流電圧変換回路において、ＭＯＳトランジスタＭ１，Ｍ２の各ソースに電源電圧Ｖ１が印加される。ＭＯＳトランジスタＭ１，Ｍ２によりカレントミラー回路を構成しているので、ＭＯＳトランジスタＭ１に基準電流Ｉｒｅｆ１を流すと、当該基準電流Ｉｒｅｆ１に対応する電流Ｉｒｅｆ２がＭＯＳトランジスタＭ２及び可変抵抗Ｒ１に流れる。このとき、出力抵抗である可変抵抗Ｒ１に出力電圧ＶＯＵＴが生成されて出力される。

ここで、出力電圧ＶＯＵＴはＭＯＳトランジスタＭ２のドレイン−ソース間のブレークダウン電圧ＢＶｄｓ２を考慮する必要がある。出力電圧ＶＯＵＴは例えば０Ｖに設定される可能性があるため、電源電圧Ｖ１はブレークダウン電圧ＢＶｄｓ２より小さくする必要がある。

（実施形態１）
図２Ｂは実施形態１に係る電流電圧変換回路の構成例を示す回路図である。図２Ｂの電流電圧変換回路は、図２Ａの電流電圧変換回路に比較して、以下の点が異なる。
（１）電源電圧Ｖ１と、一対のＭＯＳトランジスタＭ１，Ｍ２の各ソースとの間に、デプレッション型ＮチャネルＭＯＳトランジスタＤＭ１を挿入した。

図２Ｂにおいて、ＭＯＳトランジスタＤＭ１のドレインは電源電圧Ｖ１に接続され、ＭＯＳトランジスタＤＭ１のソースはＭＯＳトランジスタＭ１，Ｍ２の各ソースに接続される。ＭＯＳトランジスタＤＭ１のゲート（制御端子）は可変抵抗Ｒ１の一端及び出力電圧ＶＯＵＴの端子に接続される。なお、ＭＯＳトランジスタＭ１，Ｍ２の各ソースの電圧をＶ２とする。

以上のように構成された電流電圧変換回路において、一対のＭＯＳトランジスタＭ１，Ｍ２によりカレントミラー回路を構成する。ここで、電圧Ｖ２のノードＮ２と、電圧Ｖ１のノードＮ１との間には、デプレッション型ＮチャネルＭＯＳトランジスタＤＭ１が挿入されており、ＭＯＳトランジスタＤＭ１のゲートは出力電圧ＶＯＵＴの端子に接続され、出力電圧ＶＯＵＴが当該ゲートに帰還される。これにより、出力電圧ＶＯＵＴに応じてＭＯＳトランジスタＤＭ１に流れる電流が制御され、ノードＮ２の電圧Ｖ２を制御することになる。

図２Ｃは図２及び図３の電流電圧変換回路の動作比較を示すグラフである。

デプレッション型ＮチャネルＭＯＳトランジスタＤＭ１は負のしきい値電圧Ｖｔｈを有するので、図２Ｃに示すように、ノードＮ２の電圧Ｖ２は、ＭＯＳトランジスタＤＭ１の出力電圧ＶＯＵＴ＋Ｖｔｈを保持するように制御される。このことは、前記ブレークダウン電圧Ｖｄｓ２が常にＭＯＳトランジスタＤＭ１のしきい値Ｖｔｈ付近に保持されることを意味する。従って、ＭＯＳトランジスタＤＭ１のしきい値電圧Ｖｔｈがブレークダウン電圧ＢＶｄｓ２未満である限り、出力電圧ＶＯＵＴは、図２Ａの電流電圧変換回路よりも高い電圧で供給される。

前記ＭＯＳトランジスタＤＭ１のブレークダウン電圧Ｖｄｓ２よりも高い次のブレークダウン電圧は接合ブレークダウン電圧ＢＶｊである。電圧Ｖ１がブレークダウン電圧ＢＶｊに近づくように設定されると、出力電圧ＶＯＵＴの最大値はおおよそＶ１−Ｖｔｈになる。

以上説明したように、図２Ｃから明らかなように、ＭＯＳトランジスタＤＭ１のしきい値Ｖｔｈの存在により、図２Ｂの電流電圧変換回路の電圧範囲ＶＲ２は、図２Ａの電流電圧変換回路の電圧範囲ＶＲ１よりも大幅に広くなることがわかる。また、図２Ｂの電流電圧変換回路は、基準電流Ｉｒｅｆ１に対応した基準電圧である出力電圧ＶＯＵＴを発生する基準電圧発生回路を構成できる。

（実施形態２）
図３は実施形態２に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。

図３において、基準電圧発生回路２４は、例えば実施形態１に係る、カレントミラー回路を含む電流電圧変換回路を用いた基準電圧発生回路で構成され、チャージポンプ回路２３からの電圧に基づいて所定の基準電圧ＶＲＥＦを発生してＭＯＳトランジスタＱ１のゲートに印加する。一方、チャージポンプ回路２１からの電圧を、ＭＯＳトランジスタＱ１によるクランプ動作を利用して、前記基準電圧ＶＲＥＦに対応した所定電圧以下にクランプする。このクランプ方式はクランプＭＯＳ方式ということができる。図３のクランプＭＯＳ方式のＭＯＳトランジスタＱ１を用いてワード線デコーダ回路１１及びメモリアレイ１０のワード線に供給するワード線電圧を従来技術に比較してリップルを軽減した所定値電圧を供給できる。

図４は図２Ｂの電流電圧変換回路を用いた基準電圧発生回路を含む電圧発生回路の構成例を示す回路図である。図４において、チャージポンプ回路２１，２３と、複数の基準電圧発生回路２４−１〜２４−４と、クランプＭＯＳ方式のＭＯＳトランジスタＭ４１〜Ｍ４４を備えて構成される。

図４において、各基準電圧発生回路２４−１〜２４−５は、図２Ｂの電流電圧変換回路を用いた基準電圧発生回路において、ＭＯＳトランジスタＭ２と可変抵抗Ｒ１との間に、クランプＭＯＳ方式のＭＯＳトランジスタＭ４１〜Ｍ４４とカレントミラー回路を構成するためのＭＯＳトランジスタＭ３を挿入したことを特徴としている。ここで、ＭＯＳトランジスタＭ３のゲートはそのドレインに接続される。

基準電圧発生回路２４−１とＭＯＳトランジスタＭ４１との回路に関する回路動作について以下に説明する。基準電圧発生回路２４−１はチャージポンプ回路２３からの電圧Ｖ１に基づいて、基準電流Ｉｒｅｆ１に対応する出力電圧ＶＯＵＴである基準電圧ＶＲＥＦをＭＯＳトランジスタＭ４１のゲートに印加する。ＭＯＳトランジスタＭ３とＭＯＳトランジスタＭ４１とはカレントミラー回路を構成しており、ＭＯＳトランジスタＭ４１のドレインにはチャージポンプ回路２１からチャージポンプ電圧ＶＣＰＯＵＴが印加されている。これらの回路において、ＭＯＳトランジスタＭ３に流れる電流Ｉｒｅｆ２に対応する電流がＭＯＳトランジスタＭ４１に流れ、ＭＯＳトランジスタＭ３のソース電圧である目標電圧Ｖ_{ＴＡＲＧＥＴ}は、クランプＭＯＳ方式のＭＯＳトランジスタＭ４１のソースにクランプされた基準電圧を出現させることができる。

また、基準電圧発生回路２４−２とＭＯＳトランジスタＭ４２との回路、基準電圧発生回路２４−３とＭＯＳトランジスタＭ４３との回路、及び基準電圧発生回路２４−４とＭＯＳトランジスタＭ４４との回路も、上記回路と同様に動作する。

以上のように構成された図４の電圧発生回路によれば、上記カレントミラー回路のミラー効果のために、目標電圧Ｖ_{ＴＡＲＧＥＴ}はメモリアレイ１０に正しく出力に伝達され、チャージポンプ回路２１，２３からのリップルは劇的に減少する。

（実施形態２）
図５は実施形態２に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の具体的構成例を示すブロック図である。

図５において、電圧発生回路は、ＮＡＮＤ型フラッシュメモリのための種々の以下の電圧を発生させてワード線デコーダ回路１１を介してメモリアレイ１０に供給するために、複数のチャージポンプ回路２１−１〜２１−４と、複数のレギュレータ回路２２−１，２２−２とを備えて構成される。
（１）プログラム電圧Ｖ_ＰＧＭ；
（２）非選択ワード線のための電圧Ｖ_{ＰＡＳＳ１}／Ｖ_{ＰＡＳＳ２}／Ｖ_{ＰＡＳＳ３}；
（３）読み出し又はベリファイ電圧Ｖ_ＲＤ；
（４）選択ゲート電圧Ｖ_ＳＧ；
（５）その他の電圧。

ここで、レギュレータ回路２２−１，２２−２は例えば上記基準電圧発生回路を用いて構成でき、特に、より正確でリップルを軽減する必要がある電圧Ｖ_{ＰＡＳＳ１}及びＶ_ＲＤはレギュレータ回路２２−１、２２−２により発生される。

図６Ａは実施形態２においてワード線の低電圧側で各動作電圧を印加する条件を説明するための回路図である。また、図６Ｂは実施形態２においてワード線の高電圧側で各動作電圧を印加する条件を説明するための回路図である。

図６Ａはワード線の低電圧側で各動作電圧を印加する条件を説明するもので、電圧Ｖ_{ＰＡＳＳ３}の回路には最も負荷がかかる。これに対して、選択ワード線が高電圧側に移動すると、図６Ｂに示すように、電圧Ｖ_{ＰＡＳＳ３}の回路にかかる負荷ははるかに減少し、電圧Ｖ_{ＰＡＳＳ２}の回路には最も重い負荷がかかる。特に、選択しない電圧の回路には、各チャージポンプ回路の回路規模が大きくなり、広範囲の負荷をカバーする必要がある。

（実施形態３）
図７は実施形態３に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の具体的構成例を示すブロック図である。

図７において、基準電圧発生回路２４は、図４の回路を用いて構成され、チャージポンプ回路２３からの電圧Ｖ１に基づいて所定の基準電圧ＶＲＥＦを発生してそれぞれ、クランプＭＯＳ方式のＭＯＳトランジスタＭ５１〜Ｍ５５の各ゲートに印加する。一方、チャージポンプ回路２１からのチャージポンプ電圧ＶＣＰＯＵＴを、クランプＭＯＳ方式のＭＯＳトランジスタＭ５１〜Ｍ５５を用いてそれぞれ所定の必要な電圧を発生してワード線デコーダ回路１１を介してメモリアレイ１０に供給する。

図７の電圧発生回路はチャージポンプ回路２１を備えており、総負荷はチャージポンプ回路を用いると同じであり、選択したワード線の位置は関係なく、種々の電圧を発生することができ、レイアウト面積を節約することができる。

図８は図７の電圧発生回路による電圧発生例を示すグラフである。図８から明らかなように、チャージポンプ回路からのチャージポンプ電圧ＶＣＰＯＵＴはまだいくらかのリップルが存在するが、クランプＭＯＳ方式のＭＯＳトランジスタＭ５１〜Ｍ５５を通過した後はリップルが十分に減少する。

（実施形態４）
図９は実施形態４に係るＮＡＮＤ型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。図７の電圧発生回路はノイズを低減することは可能ですが、出力電圧は正確にする精度はいまだ高くない。この問題点を解決するために、図９の電圧発生回路を提案する。

図９において、ＭＯＳトランジスタＭ３と、ＭＯＳトランジスタＭ４とによりカレントミラー回路５０を構成し、メモリアレイ１０の各ノードに適切な各電圧を印加するためのソースフォロワ回路６０を構成した。各電圧をそれぞれ適切な電圧に強制するために、所定のバイアスゲート電圧ＶＢＩＡＳを印加したＭＯＳトランジスタＭ５によりテール電流Ｉ_ＴＣを流すソースフォロワ回路６０のＭＯＳトランジスタＭ５とＭＯＳトランジスタＭ４と直列に接続した。なお、Ｃ_ＬＯＡＤは電圧供給線の寄生容量を表す。

以上のように構成された図９の電圧発生回路によれば、ＭＯＳトランジスタＭ３とＭ４の電流密度は互いに同じになる。同じ電流密度のため、ＭＯＳトランジスタＭ４のしきい値電圧ＶｔｈはＭＯＳトランジスタＭ３のしきい値電圧Ｖｔｈと同じであるため、目標電圧Ｖ_{ＴＡＲＧＥＴ}は各電圧Ｖ_ＲＤ、Ｖ_{ＰＡＳＳ１}〜Ｖ_{ＰＡＳＳ３}、及びＶ_ＰＧＭとして正しくメモリアレイ１０に転送される。

（変形例）
以上の実施形態においては、ＮＡＮＤ型フラッシュメモリのための電圧発生回路について説明しているが、本発明はこれに限らず、他の種々の不揮発性半導体記憶装置に適用してもよい。

１０ メモリアレイ
１１ ワード線デコーダ回路
２１，２３，２１−１〜２１−４ チャージポンプ回路
２２，２２−１〜２２−４ レギュレータ回路
２４ 基準電圧発生回路
５０ カレントミラー回路
６０ ソースフォロワ回路
ＤＭ１，Ｍ１〜Ｍ５５，Ｑ１ ＭＯＳトランジスタ
Ｃ_ＬＯＡＤ キャパシタ
Ｒ１ 可変抵抗

Claims (2)

1. 一対の第１及び第２のＭＯＳトランジスタと、出力抵抗とを含む第１のカレントミラー回路と、
   入力される第１の電圧と前記第１及び第２のＭＯＳトランジスタとの間に挿入され、かつ前記出力抵抗からの出力電圧が帰還されるゲートを有するデプレッション型ＮチャネルＭＯＳトランジスタとを備える電流電圧変換回路を備える基準電圧発生回路であって、
   前記入力される第１の電圧は、前記デプレッション型ＮチャネルＭＯＳトランジスタのドレインに入力され、
   前記デプレッション型ＮチャネルＭＯＳトランジスタのソースは、前記第１及び第２のＭＯＳトランジスタの各ソースに接続され、
   前記デプレッション型ＮチャネルＭＯＳトランジスタのしきい値電圧が前記第２のＭＯＳトランジスタのブレークダウン電圧未満であるときに、前記出力電圧は、前記電流電圧変換回路において前記デプレッション型ＮチャネルＭＯＳトランジスタが存在しない別の電流電圧変換回路の出力電圧よりも高くなり、前記デプレッション型ＮチャネルＭＯＳトランジスタのしきい値電圧の存在により、前記電流電圧変換回路の入力電圧範囲は前記別の電流電圧変換回路の入力電圧範囲よりも広くなり、
   前記基準電圧発生回路は、前記第１のＭＯＳトランジスタのドレインに基準電流を入力したときに、前記第２のＭＯＳトランジスタのソース及びドレイン間及び前記出力抵抗に流れる、前記基準電流に対応する電流により出力電圧を基準電圧として発生して出力し、
   前記基準電圧発生回路は、
   前記第２のＭＯＳトランジスタのドレインと、前記出力抵抗との間に挿入され、互いに接続されたゲート及びドレインを有する第３のＭＯＳトランジスタと、
   前記基準電圧に基づいて、入力される第２の電圧をクランプする第４のＭＯＳトランジスタとを備え、
   前記第３及び第４のＭＯＳトランジスタを第２のカレントミラー回路として構成し、
   前記基準電圧発生回路は、前記第４のＭＯＳトランジスタからの出力電圧を前記基準電圧として出力し、
   前記基準電圧発生回路は、
   前記第４のＭＯＳトランジスタのソースに接続されたドレインと、所定のバイアス電圧が印加されたゲートと、接地されたソースとを有する第５のＭＯＳトランジスタを備えるソースフォロア回路をさらに備える、
   基準電圧発生回路。
2. メモリアレイを備えた不揮発性半導体記憶装置であって、
   請求項１に記載の基準電圧発生回路を備え、
   前記基準電圧発生回路からの出力電圧を、不揮発性半導体記憶装置のメモリアレイに供給することを特徴とする不揮発性半導体記憶装置。

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