CN111638743B - 电流电压转换电路、基准电压产生电路及半导体存储装置 - Google Patents

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Abstract

本发明可在比先前技术小的布局区域内供给稳定的基准电压。电流电压转换电路包括：第一电流镜电路，包含一对第一MOS晶体管与第二MOS晶体管及输出电阻；以及耗尽型N通道MOS晶体管，插入在被输入的第一电压与所述第一MOS晶体管及第二MOS晶体管之间，且具有被反馈来自所述输出电阻的输出电压的栅极；且当已将基准电流输入所述第一MOS晶体管中时，藉由流入所述第二MOS晶体管及输出电阻中的与所述基准电流对应的电流来产生输出电压。另外，基准电压产生电路包括所述电流电压转换电路，将所述电流电压转换电路的输出电压作为基准电压而输出。

Description

电流电压转换电路、基准电压产生电路及半导体存储装置
技术领域
本发明是有关于一种电流电压转换电路，使用所述电流电压转换电路的基准电压产生电路，以及使用所述基准电压产生电路的非易失性半导体存储装置。
背景技术
图1是表示先前技术的用于与非(NAND)型闪存的电压产生电路的结构例的方块图。与非型闪存等非易失性半导体存储装置为了进行读出、编程及消去操作而需要许多种类的电压。通常，如图1所示，该些电压由电荷泵电路(charge pump circuit)21与调节器电路(regulator circuit)22等电压产生电路生成，并经由字线解码器电路(word linedecoder circuit)11而供给至存储器阵列10中。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2013-196622号公报
发明内容
[发明所欲解决的课题]
但是，在来自电荷泵电路21的输出电压中存在电压涟波(voltage ripple)，其对记忆单元的压力带来影响，具有字线的位置相关性(图1)。为了减少涟波，而自调节器电路22中供给几种电压，但其存在消耗多余的布局区域这一问题点。
本发明的目的在于解决以上的问题点，提供一种可在比先前技术小的布局区域内供给稳定的基准电压的电流电压转换电路，使用所述电流电压转换电路的基准电压产生电路，以及使用所述基准电压产生电路的非易失性半导体存储装置。
[解决课题的手段]
本发明的电流电压转换电路的特征在于包括：
第一电流镜电路，包含一对第一金属氧化物半导体(Metal OxideSemiconductor，MOS)晶体管与第二MOS晶体管及输出电阻；以及耗尽型N通道MOS晶体管，插入在被输入的第一电压与所述第一MOS晶体管及所述第二MOS晶体管之间，且具有被反馈来自所述输出电阻的输出电压的栅极；且当已将基准电流输入所述第一MOS晶体管中时，藉由流入所述第二MOS晶体管及输出电阻中的与所述基准电流对应的电流来产生输出电压。
[发明的效果]
因此，根据本发明，可提供一种可在比先前技术小的布局区域内供给稳定的基准电压的电流电压转换电路，使用所述电流电压转换电路的基准电压产生电路，以及使用所述基准电压产生电路的非易失性半导体存储装置。
附图说明
图1是表示先前技术的用于与非型闪存的电压产生电路的结构例的方块图。
图2A是表示比较例的电流电压转换电路的结构例的电路图。
图2B是表示实施方式1的电流电压转换电路的结构例的电路图。
图2C是表示图2A及图2B的电流电压转换电路的动作比较的图表。
图3是表示实施方式2的用于与非型闪存的电压产生电路的结构例的方块图。
图4是表示包含使用图2B的电流电压转换电路的基准电压产生电路的电压产生电路的结构例的电路图。
图5是表示实施方式2的用于与非型闪存的电压产生电路的具体的结构例的方块图。
图6A是用于说明在实施方式2中在字线的低电压侧施加各动作电压的条件的电路图。
图6B是用于说明在实施方式2中在字线的高电压侧施加各动作电压的条件的电路图。
图7是表示实施方式3的用于与非型闪存的电压产生电路的结构例的方块图。
图8是表示利用图7的电压产生电路的电压产生例的图表。
图9是表示实施方式4的用于与非型闪存的电压产生电路的结构例的方块图。
具体实施方式
以下，参照图式对本发明的实施方式进行说明。再者，对同一或相同的构成组件赋予同一符号。
(比较例)
图2A是表示比较例的电流电压转换电路的结构例的电路图。再者，例如在专利文献1中揭示有使用电流镜电路的电流电压转换电路。
在图2A中，表示包括一对P通道MOS晶体管M1、P通道MOS晶体管M2来构成，将电流转换成电压的简单的电流镜电路。此处，MOS晶体管M1的栅极及源极分别与MOS晶体管M2的栅极及源极连接，MOS晶体管M1、MOS晶体管M2的各栅极与MOS晶体管M1的漏极连接。在MOS晶体管M2的漏极与接地之间，连接调整输出电压VOUT的可变电阻R1。再者，在安装时，可变电阻R1使用能够以数字方式设定的例如半固定电阻。
在如以上般构成的电流电压转换电路中，MOS晶体管M1、MOS晶体管M2的各源极中被施加电源电压V1。由于藉由MOS晶体管M1、MOS晶体管M2来构成电流镜电路，因此若朝MOS晶体管M1中流出基准电流Iref1，则与该基准电流Iref1对应的电流Iref2流入MOS晶体管M2及可变电阻R1中。此时，在作为输出电阻的可变电阻R1中生成输出电压VOUT并将其输出。
此处，输出电压VOUT必须考虑MOS晶体管M2的漏极-源极间的击穿电压(breakdownvoltage)BVds2。输出电压VOUT有可能被设定成例如0V，因此必须使电源电压V1比击穿电压BVds2小。
(实施方式1)
图2B是表示实施方式1的电流电压转换电路的结构例的电路图。与图2A的电流电压转换电路相比，图2B的电流电压转换电路在以下方面不同。
(1)在电源电压V1与一对MOS晶体管M1、MOS晶体管M2的各源极之间插入有耗尽型N通道MOS晶体管DM1。
在图2B中，MOS晶体管DM1的漏极与电源电压V1连接，MOS晶体管DM1的源极与MOS晶体管M1、MOS晶体管M2的各源极连接。MOS晶体管DM1的栅极(控制端子)与可变电阻R1的一端及输出电压VOUT的端子连接。再者，将MOS晶体管M1、MOS晶体管M2的各源极的电压设为V2。
在如以上般构成的电流电压转换电路中，藉由一对MOS晶体管M1、MOS晶体管M2来构成电流镜电路。此处，在电压V2的节点N2与电压V1的节点N1之间，插入有耗尽型N通道MOS晶体管DM1，MOS晶体管DM1的栅极与输出电压VOUT的端子连接，输出电压VOUT被反馈至该栅极中。藉此，对应于输出电压VOUT而流入MOS晶体管DM1中的电流得到控制，从而控制节点N2的电压V2。
图2C是表示图2A及图2B的电流电压转换电路的动作比较的图表。
耗尽型N通道MOS晶体管DM1具有负的临限值电压Vth，因此如图2C所示，节点N2的电压V2以保持MOS晶体管DM1的输出电压VOUT+Vth的方式得到控制。其意味着将所述击穿电压BVds2始终保持在MOS晶体管DM1的临限值电压Vth附近。因此，只要MOS晶体管DM1的临限值电压Vth未满击穿电压BVds2，则以比图2A的电流电压转换电路高的电压供给输出电压VOUT。
比所述MOS晶体管DM1的击穿电压Vds2高的下一个击穿电压是接合击穿电压BVj。若以接近接合击穿电压BVj的方式设定电压V1，则输出电压VOUT的最大值大概变成V1－Vth。
如以上所说明般，如根据图2C而明确般，可知因存在MOS晶体管DM1的临限值电压Vth，而导致图2B的电流电压转换电路的电压范围VR2比图2A的电流电压转换电路的电压范围VR1大幅度地扩大。另外，图2B的电流电压转换电路可构成产生作为与基准电流Iref1对应的基准电压的输出电压VOUT的基准电压产生电路。
(实施方式2)
图3是表示实施方式2的用于与非型闪存的电压产生电路的结构例的方块图。
在图3中，基准电压产生电路24由使用例如实施方式1的包含电流镜电路的电流电压转换电路的基准电压产生电路构成，根据来自电荷泵电路23的电压而产生规定的基准电压VREF并将其施加至MOS晶体管Q1的栅极中。另一方面，利用由MOS晶体管Q1所进行的箝位动作，将来自电荷泵电路21的电压箝位成与所述基准电压VREF对应的规定电压以下。该箝位方式可称为箝位MOS方式。可使用图3的箝位MOS方式的MOS晶体管Q1，供给将供给至字线解码器电路11及存储器阵列10的字线中的字线电压与先前技术相比减轻了涟波而成的规定值电压。
图4是表示包含使用图2B的电流电压转换电路的基准电压产生电路的电压产生电路的结构例的电路图。在图4中，包括电荷泵电路21、电荷泵电路23，多个基准电压产生电路24-1～基准电压产生电路24-4，以及箝位MOS方式的MOS晶体管M41～MOS晶体管M44来构成。
在图4中，各基准电压产生电路24-1～基准电压产生电路24-4的特征在于：在使用图2B的电流电压转换电路的基准电压产生电路中，在MOS晶体管M2与可变电阻R1之间，插入有用于与箝位MOS方式的MOS晶体管M41～MOS晶体管M44构成电流镜电路的MOS晶体管M3。此处，MOS晶体管M3的栅极与其漏极连接。
以下对关于基准电压产生电路24-1与MOS晶体管M41的电路的电路动作进行说明。基准电压产生电路24-1根据来自电荷泵电路23的电压V1，将作为与基准电流Iref1对应的输出电压VOUT的基准电压VREF施加至MOS晶体管M41的栅极中。MOS晶体管M3与MOS晶体管M41构成电流镜电路，且自电荷泵电路21朝MOS晶体管M41的漏极中施加电荷泵电压VCPOUT。在该些电路中，与流入MOS晶体管M3中的电流Iref2对应的电流流入MOS晶体管M41中，作为MOS晶体管M3的源极电压的目标电压VTARGET可使箝位MOS方式的MOS晶体管M41的源极中出现已被箝位的基准电压。
另外，基准电压产生电路24-2与MOS晶体管M42的电路、基准电压产生电路24-3与MOS晶体管M43的电路，及基准电压产生电路24-4与MOS晶体管M44的电路亦与所述电路同样地进行动作。
根据如以上般构成的图4的电压产生电路，由于所述电流镜电路的镜像效应(mirror effect)，因此目标电压VTARGET被正确地传达至存储器阵列10中，来自电荷泵电路21、电荷泵电路23的涟波急剧地减少。
(实施方式2)
图5是表示实施方式2的用于与非型闪存的电压产生电路的具体的结构例的方块图。
在图5中，电压产生电路为了产生用于与非型闪存的以下的各种电压并将其经由字线解码器电路11而供给至存储器阵列10中，包括多个电荷泵电路21-1～电荷泵电路21-4，及多个调节器电路22-1、调节器电路22-2来构成。
(1)编程电压VPGM；
(2)用于非选择字线的电压VPASS1/电压VPASS2/电压VPASS3；
(3)读出或验证电压VRD；
(4)选择栅极电压VSG；
(5)其他电压。
此处，调节器电路22-1、调节器电路22-2例如可使用所述基准电压产生电路来构成，尤其，更正确且必须减轻涟波的电压VPASS1及电压VRD藉由调节器电路22-1、调节器电路22-2来产生。
图6A是用于说明在实施方式2中在字线的低电压侧施加各动作电压的条件的电路图。另外，图6B是用于说明在实施方式2中在字线的高电压侧施加各动作电压的条件的电路图。
图6A是说明在字线的低电压侧施加各动作电压的条件的图，在电压VPASS3的电路中最承受负荷。相对于此，若选择字线朝高电压侧移动，则如图6B所示，在电压VPASS3的电路中承受的负荷显著地减少，在电压VPASS2的电路中承受最重的负荷。尤其，在未选择的电压的电路中，各电荷泵电路的电路规模变大，必须覆盖大范围的负荷。
(实施方式3)
图7是表示实施方式3的用于与非型闪存的电压产生电路的具体结构例的方块图。
在图7中，基准电压产生电路24使用图4的电路来构成，根据来自电荷泵电路23的电压V1而产生规定的基准电压VREF，并将其分别施加至箝位MOS方式的MOS晶体管M51～MOS晶体管M55的各栅极中。另一方面，使用箝位MOS方式的MOS晶体管M51～MOS晶体管M55，针对来自电荷泵电路21的电荷泵电压VCPOUT分别产生规定的必要的电压并经由字线解码器电路11而供给至存储器阵列10中。
图7的电压产生电路包括电荷泵电路21，若使用电荷泵电路，则总负荷相同，不论已选择的字线的位置，均可产生各种电压，而可节约布局面积。
图8是表示利用图7的电压产生电路的电压产生例的图表。如根据图8而明确般，来自电荷泵电路的电荷泵电压VCPOUT仍然存在若干涟波，但穿过箝位MOS方式的MOS晶体管M51～MOS晶体管M55后，涟波充分地减少。
(实施方式4)
图9是表示实施方式4的用于与非型闪存的电压产生电路的结构例的方块图。图7的电压产生电路虽然可减少噪声，但使输出电压变得正确的精度仍然不高。为了解决该问题点，而提出图9的电压产生电路。
在图9中，藉由MOS晶体管M3与MOS晶体管M4来构成电流镜电路50，且构成有用于对存储器阵列10的各节点施加适当的各电压的源极随耦电路(source follower circuit)60。为了强制地使各电压分别变成适当的电压，而将藉由施加了规定的偏置栅极电压VBIAS的MOS晶体管M5来流出尾电流ITC的源极随耦电路60的MOS晶体管M5与MOS晶体管M4串联连接。再者，CLOAD表示电压供给线的寄生电容。
根据如以上般构成的图9的电压产生电路，MOS晶体管M3与MOS晶体管M4的电流密度相互变成相同。由于电流密度相同，因此MOS晶体管M4的临限值电压Vth与MOS晶体管M3的临限值电压Vth相同，因此目标电压VTARGET作为各电压VRD、电压VPASS1～电压VPASS3，及电压VPGM而被正确地转送至存储器阵列10中。
(变形例)
在以上的实施方式中，对用于与非型闪存的电压产生电路进行了说明，但本发明并不限于此，亦可应用于其他各种非易失性半导体存储装置。
【符号说明】
10：存储器阵列
11：字线解码器电路
21、23、21-1～21-4：电荷泵电路
22、22-1、22-2：调节器电路
24、24-1～24-4：基准电压产生电路
50：电流镜电路
60：源极随耦电路
BVds2、Vds2：击穿电压
BVj：接合击穿电压
CLOAD：寄生电容
D：漏极
DM1、M1～M55、Q1：MOS晶体管
G：栅极
Iref1：基准电流
Iref2：电流
ITC：尾电流
N1、N2：节点
R1：可变电阻
S：源极
V1：电源电压
V2、VPASS1、VPASS2、VPASS3：电压
VBIAS：偏置栅极电压
VCPOUT：电荷泵电压
VOUT：输出电压
VPGM：编程电压
VRD：读出或验证电压；
VR1、VR2：电压范围
VREF：基准电压
Vth：临限值电压
VTARGET：目标电压

Claims (6)

1.一种电流电压转换电路，其特征在于包括：
第一电流镜电路，包含一对第一金属氧化物半导体晶体管与第二金属氧化物半导体晶体管及输出电阻；以及
耗尽型N通道金属氧化物半导体晶体管，插入在输入的第一电压与所述第一金属氧化物半导体晶体管及所述第二金属氧化物半导体晶体管之间，且具有被反馈来自所述输出电阻的输出电压的栅极；且
当已将基准电流输入所述第一金属氧化物半导体晶体管中时，藉由流入所述第二金属氧化物半导体晶体管及所述输出电阻中的与所述基准电流对应的电流来产生输出电压；
其中，所述第一金属氧化物半导体晶体管的源极与所述第二金属氧化物半导体晶体管的源极以及所述耗尽型N通道金属氧化物半导体晶体管的源极连接，所述第一金属氧化物半导体晶体管的栅极与所述第二金属氧化物半导体晶体管的栅极连接，所述第一金属氧化物半导体晶体管的漏极与所述第一金属氧化物半导体晶体管的栅极连接，所述第二金属氧化物半导体晶体管的漏极与所述输出电阻以及所述耗尽型N通道金属氧化物半导体晶体管的栅极连接，所述第一电压输入所述耗尽型N通道金属氧化物半导体晶体管的漏极，所述基准电流输入所述第一金属氧化物半导体晶体管的漏极。
2.一种基准电压产生电路，其是包括如权利要求1所述的所述电流电压转换电路的基准电压产生电路，其特征在于：
将所述电流电压转换电路的输出电压作为基准电压而输出。
3.如权利要求2所述的基准电压产生电路，其包括：
第三金属氧化物半导体晶体管，插入在所述第二金属氧化物半导体晶体管与所述输出电阻之间，具有相互连接的栅极及漏极；以及
第四金属氧化物半导体晶体管，根据所述基准电压，箝位被输入的第二电压；
将所述第三金属氧化物半导体晶体管及所述第四金属氧化物半导体晶体管作为第二电流镜电路来构成，且
将来自所述第四金属氧化物半导体晶体管的输出电压作为基准电压而输出；
其中，所述第三金属氧化物半导体晶体管的漏极与所述第二金属氧化物半导体晶体管的漏极以及所述第四金属氧化物半导体晶体管的栅极连接，所述第三金属氧化物半导体晶体的源极与所述输出电阻连接，所述第二电压输入所述第四金属氧化物半导体晶体的漏极，所述第四金属氧化物半导体晶体管的源极输出所述输出电压。
4.如权利要求3所述的基准电压产生电路，其包括源极随耦电路，所述源极随耦电路输出所述输出电压，与所述第四金属氧化物半导体晶体管的源极连接，并流出规定电流。
5.如权利要求4所述的基准电压产生电路，其中所述源极随耦电路包括具有已被施加规定的偏置电压的栅极的第五金属氧化物半导体晶体管。
6.一种非易失性半导体存储装置，其是包括存储器阵列的非易失性半导体存储装置，其特征在于：
包括如权利要求2至5中任一所述的基准电压产生电路，且
将来自所述基准电压产生电路的输出电压供给至非易失性半导体存储装置的存储器阵列中。
CN201910444948.9A 2019-03-01 2019-05-27 电流电压转换电路、基准电压产生电路及半导体存储装置 Active CN111638743B (zh)

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