JP5028972B2

JP5028972B2 - オペアンプ回路

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Publication number: JP5028972B2
Application number: JP2006318637A
Authority: JP
Inventors: 真次宮田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2006-11-27
Filing date: 2006-11-27
Publication date: 2012-09-19
Anticipated expiration: 2026-11-27
Also published as: US20080122537A1; JP2008135834A; US7532071B2

Description

この発明は、オペアンプ回路に関するものである。
近年、半導体集積回路装置では低消費電力化及び電源電圧の低電圧化がますます進んでいる。このような半導体集積回路装置に搭載されるオペアンプ回路では、入力信号電圧の許容範囲を電源電圧範囲まで拡大し、かつ安定した動作を確保することが必要となっている。

図３は、従来のオペアンプ回路を示す。このオペアンプ回路は、それぞれ入力信号ＩＮ１，ＩＮ２が入力される第一及び第二の差動増幅回路１ａ，１ｂと、各差動増幅回路１ａ，１ｂの出力信号が入力されるレベルシフト部２と、レベルシフト部２で駆動される出力回路３とで構成される。

第一及び第二の差動増幅回路１ａ，１ｂは、入力信号ＩＮ１，ＩＮ２が高電位側電源Ｖccあるいは低電位側電源Ｖss付近の電圧となっても、出力回路３からフル振幅の出力信号ＯＵＴを出力するために設けられる。

すなわち、入力信号ＩＮ１，ＩＮ２が電源Ｖccレベル付近となると、第二の差動増幅回路１ｂはほぼ動作しなくなるが、第一の差動増幅回路１ａが作動してその出力信号をレベルシフト部２に出力する。

また、入力信号ＩＮ１，ＩＮ２が電源Ｖssレベル付近となると、第一の差動増幅回路１ａはほぼ動作しなくなるが、第二の差動増幅回路１ｂが作動してその出力信号をレベルシフト部２に出力する。

また、入力信号ＩＮ１，ＩＮ２が電源Ｖccと電源Ｖssの中間レベルであれば、第一及び第二の差動増幅回路１ａ，１ｂがともに動作する。
レベルシフト部２では、第一及び第二の差動増幅回路１ａ，１ｂの出力信号をレベルシフトしたノードＮ１，Ｎ２が、出力回路３のプルアップ側トランジスタＴ１とプルダウン側トランジスタＴ２のゲートに接続される。そして、レベルシフト部２はノードＮ１，Ｎ２間に一定のレベルシフト電圧ΔＶを生成する。

そのレベルシフト電圧ΔＶは、出力回路３の出力電流の理想値Ｉ２としたときのトランジスタＴ１のゲート・ソース間電圧をＶgsp1とし、トランジスタＴ２のゲート・ソース間電圧をＶgsn2とすれば、

とすることが望ましい。

具体的には、レベルシフト部２のトランジスタＴ３のゲート・ソース間電圧をＶgsn3とすると、電流Ｉ１は、

となり、レベルシフト電圧ΔＶは、

となる。

従って、

となるように設計することが望ましい。

例えば、Ｖcc＝３Ｖ、Ｖgsp1＝０．５Ｖ、Ｖgsn2，Ｖgsn3＝０．５Ｖとすると、

となり、レベルシフト部２の抵抗Ｒ１，Ｒ２の抵抗値を５：４で設計すると理想的に動作する。

一方、プロセスのばらつきによりトランジスタのしきい値が変化して、Ｖgsp1＝０．８Ｖ、Ｖgsn2，Ｖgsn3＝０．８Ｖとなったとすると、抵抗Ｒ１，Ｒ２の抵抗値が５：４の比であると、

となる。

従って、トランジスタのしきい値のずれによりレベルシフト電圧ΔＶが理想値から外れ、オフセット電圧誤差の増大あるいは出力電流Ｉ２のずれ等が発生する。
特開２００２−４３８７１号公報特開２００１−６０８３２号公報特開平６−８５５７０号公報

上記のようなオペアンプ回路では、抵抗Ｒ１，Ｒ２の抵抗値の設定により、レベルシフト電圧ΔＶをあらかじめ理想値に設定することができるが、プロセスのばらつきによりトランジスタのしきい値がずれると、レベルシフト電圧ΔＶが設定値から外れてしまう。

そして、近年のオペアンプ回路の電源電圧が低下している中で、トランジスタのしきい値のずれにともなうレベルシフト電圧ΔＶのずれは、オペアンプ回路の出力信号の精度を大幅に低下させてしまうという問題点がある。

特許文献１には、第１及び第２の入力差動対に供給するバイアス電流の電流値の合計を一定とすることでプロセスのばらつきによる特性変動を抑制するようにしたオペアンプ回路が開示されている。しかし、レベルシフト部において、プロセスのばらつきによるレベルシフト電圧ΔＶのずれを抑制する構成は開示されていない。

特許文献２には、コンプリメンタリー接続された出力回路の各トランジスタを駆動する前段回路の消費電力を低減する構成が開示されているが、レベルシフト部において、プロセスのばらつきによるレベルシフト電圧ΔＶのずれを抑制する構成は開示されていない。

特許文献３には、Ｐトップ型演算増幅回路とＮトップ型演算増幅回路とを備え、入力信号の電圧レベルに応じていずれかの演算増幅回路を動作させる演算増幅回路装置が開示されている。しかし、レベルシフト部において、プロセスのばらつきによるレベルシフト電圧ΔＶのずれを抑制する構成は開示されていない。

この発明の目的は、レベルシフト部で生成されるレベルシフト電圧のプロセスのばらつきに起因する理想値からのずれを抑制可能としたオペアンプ回路を提供することにある。

上記目的は、高電位側電源と低電位側電源との間の電圧範囲の入力信号により少なくともいずれか一方が動作する第一及び第二の差動増幅回路と、ソースを前記高電位側電源に接続した第一及び第二ＰチャネルＭＯＳトランジスタで構成される第一カレントミラー回路と、ソースを前記低電位側電源に接続した第一及び第二ＮチャネルＭＯＳトランジスタで構成される第二カレントミラー回路と、前記第一及び第二カレントミラー回路の間に接続される抵抗とを有し、前記第一及び第二の差動増幅回路の出力信号をレベルシフトしたレベルシフト信号を出力するレベルシフト部と、前記高電位側電源と前記低電位側電源との間で直列に接続される第三ＰチャネルＭＯＳトランジスタ及び第三ＮチャネルＭＯＳトランジスタが前記レベルシフト信号を受けて出力信号を出力する出力回路とを備え、前記第一乃至第三ＰチャネルＭＯＳトランジスタ、及び前記第一乃至第三ＮチャネルＭＯＳトランジスタのサイズを、前記第一ＰチャネルＭＯＳトランジスタのゲート・ソース間電圧と前記第三ＰチャネルＭＯＳトランジスタのゲート・ソース間電圧とが等しく、且つ、前記第一ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧と前記第三ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧とが等しくなるサイズとしたオペアンプ回路により達成される。
また、上記目的は、高電位側電源と低電位側電源との間の電圧範囲の入力信号により少なくともいずれか一方が動作する第一及び第二の差動増幅回路と、エミッタを前記高電位側電源に接続した第一及び第二ＰＮＰトランジスタで構成される第一カレントミラー回路と、エミッタを前記低電位側電源に接続した第一及び第二ＮＰＮトランジスタで構成される第二カレントミラー回路と、前記第一及び第二カレントミラー回路の間に接続される抵抗とを有し、前記第一及び第二の差動増幅回路の出力信号をレベルシフトしたレベルシフト信号を出力するレベルシフト部と、前記高電位側電源と前記低電位側電源との間で直列に接続される第三ＰＮＰトランジスタ及び第三ＮＰＮトランジスタが前記レベルシフト信号を受けて出力信号を出力する出力回路とを備え、前記第一乃至第三ＰＮＰトランジスタ、及び前記第一乃至第三ＮＰＮトランジスタのサイズを、前記第一ＰＮＰトランジスタのベース・エミッタ間電圧と前記第三ＰＮＰトランジスタのベース・エミッタ間電圧とが等しく、且つ、前記第一ＮＰＮトランジスタのベース・エミッタ間電圧と前記第三ＮＰＮトランジスタのベース・エミッタ間電圧とが等しくなるサイズとしたオペアンプ回路により達成される。

本発明によれば、レベルシフト部で生成されるレベルシフト電圧のプロセスのばらつきに起因する理想値からのずれを抑制可能としたオペアンプ回路を提供することができる。

（第一の実施の形態）
図１は、この発明を具体化したオペアンプ回路の第一の実施の形態を示す。前記従来例と同一構成部分は、同一符号を付して説明する。

このオペアンプ回路は、第一及び第二の差動増幅回路１ａ，１ｂと、レベルシフト部１１と、出力回路３とで構成される。第一の差動増幅回路１ａは、ＮチャネルＭＯＳトランジスタＴ１１，Ｔ１２のゲートに入力信号ＩＮ１，ＩＮ２が入力され、同トランジスタＴ１１，Ｔ１２のソースがＮチャネルＭＯＳトランジスタＴ１３のドレインに接続されている。また、トランジスタＴ１３のソースは低電位側電源Ｖssに接続される。

前記トランジスタＴ１１のドレインはＰチャネルＭＯＳトランジスタＴ１４のドレインに接続され、前記トランジスタＴ１２のドレインはＰチャネルＭＯＳトランジスタＴ１５のドレインに接続され、トランジスタＴ１４，Ｔ１５のソースは高電位側電源Ｖccに接続される。また、トランジスタＴ１４，Ｔ１５のゲートは互いに接続されるとともに、トランジスタＴ１５のドレインに接続されて、カレントミラー回路を構成している。

第二の差動増幅回路１ｂは、ＰチャネルＭＯＳトランジスタＴ１６，Ｔ１７のゲートに前記入力信号ＩＮ１，ＩＮ２が入力され、同トランジスタＴ１６，Ｔ１７のソースがＰチャネルＭＯＳトランジスタＴ１８のドレインに接続されている。また、トランジスタＴ１８のソースは高電位側電源Ｖccに接続される。

前記トランジスタＴ１６のドレインはＮチャネルＭＯＳトランジスタＴ１９のドレインに接続され、前記トランジスタＴ１７のドレインはＮチャネルＭＯＳトランジスタＴ２０のドレインに接続され、トランジスタＴ１９，Ｔ２０のソースは低電位側電源Ｖssに接続される。また、トランジスタＴ１９，Ｔ２０のゲートは互いに接続されるとともに、トランジスタＴ２０のドレインに接続されて、カレントミラー回路を構成している。

前記レベルシフト部１１は、ＰチャネルＭＯＳトランジスタＴ２１，Ｔ２２のソースが電源Ｖccに接続され、同トランジスタＴ２１，Ｔ２２のゲートが互いに接続されるとともに、トランジスタＴ２１のドレインに接続されて、カレントミラー回路が構成される。

ＮチャネルＭＯＳトランジスタＴ２３，Ｔ２４のソースは電源Ｖssに接続され、同トランジスタＴ２３，Ｔ２４のゲートが互いに接続されるとともに、トランジスタＴ２３のドレインに接続されて、カレントミラー回路が構成される。

前記トランジスタＴ２１，Ｔ２３のドレインは抵抗Ｒ３を介して接続され、前記トランジスタＴ２２，Ｔ２４のドレインは抵抗Ｒ４を介して接続されている。また、抵抗Ｒ３の低電位側端子は前記トランジスタＴ１３のゲートに接続され、抵抗Ｒ３の高電位側端子は前記トランジスタＴ１８のゲートに接続されている。なお、抵抗Ｒ３，Ｒ４の抵抗値は同一値に設定される。

前記第一の差動増幅回路１ａの出力端子であるトランジスタＴ１１，Ｔ１４のドレインは、レベルシフト部１１のトランジスタＴ２２のドレイン（ノードＮ１）に接続されるとともに、出力回路３のプルアップ側トランジスタＴ１のゲートに接続される。

また、前記第二の差動増幅回路１ｂの出力端子であるトランジスタＴ１６，Ｔ１９のドレインは、レベルシフト部１１のトランジスタＴ２４のドレイン（ノードＮ２）に接続されるとともに、出力回路３のプルダウン側トランジスタＴ２のゲートに接続される。

上記のようなレベルシフト部１１では、トランジスタＴ２１，Ｔ２２及びトランジスタＴ２３，Ｔ２４はカレントミラー動作を行うので、抵抗Ｒ３，Ｒ４には同一の電流Ｉ３が流れる。

従って、トランジスタＴ２１のゲート・ソース間電圧をＶgsp21とし、トランジスタＴ２３のゲート・ソース間電圧をＶgsn23とすると、抵抗Ｒ４の両端子間電圧であるレベルシフト電圧ΔＶすなわちノードＮ１，Ｎ２間の電圧は、

となる。従って、トランジスタＴ２１，Ｔ２３のゲート・ソース間電圧が電圧調整部として動作する。

また、このオペアンプ回路を理想的に動作させるために、

となるように設定されている。そして、プロセスのばらつきに関わらず、

となるように、出力トランジスタＴ１，Ｔ２と、レベルシフト部１１のトランジスタＴ２１〜Ｔ２４のサイズが決定されている。

次に、上記のように構成されたオペアンプ回路の動作を説明する。入力信号ＩＮ１，ＩＮ２の入力に基づいて第一及び第二の差動増幅回路１ａ，１ｂが作動し、ノードＮ１，Ｎ２の電位が変化し、その電位の変化に基づいて出力信号ＯＵＴが出力される。

例えば、入力信号ＩＮ１の電位が入力信号ＩＮ２に対し相対的に上昇すると、第一の差動増幅回路１ａの動作によりノードＮ１の電位が低下し、第二の差動増幅回路１ｂの動作によりノードＮ２の電位が低下する。すると、出力トランジスタＴ１のドレイン電流が増大し、出力トランジスタＴ２のドレイン電流が減少して出力信号ＯＵＴの電圧が上昇する。

一方、入力信号ＩＮ１の電位が入力信号ＩＮ２に対し相対的に下降すると、第一の差動増幅回路１ａの動作によりノードＮ１の電位が上昇し、第二の差動増幅回路１ｂの動作によりノードＮ２の電位が上昇する。すると、出力トランジスタＴ１のドレイン電流が減少し、出力トランジスタＴ２のドレイン電流が増大して出力信号ＯＵＴの電圧が低下する。

このように動作しているとき、ノードＮ１，Ｎ２の電位の変化に関わらず、レベルシフト電圧ΔＶは一定に維持される。
また、入力信号ＩＮ１，ＩＮ２と電源Ｖccレベルとの電位差がＰチャネルＭＯＳトランジスタのしきい値以下となると、第二の差動増幅回路１ｂは動作不能となる。この場合には、入力信号ＩＮ１，ＩＮの電位差に基づく第一の差動増幅回路１ａの出力信号と、レベルシフト部１１の動作によりノードＮ１，Ｎ２の電位が設定され、ノードＮ１，Ｎ２の電位に基づいて出力信号ＯＵＴが出力される。このとき、レベルシフト電圧ΔＶは（６）式で示す値に維持される。

また、入力信号ＩＮ１，ＩＮ２と電源Ｖssレベルとの電位差がＮチャネルＭＯＳトランジスタのしきい値以下となると、第一の差動増幅回路１ａは動作不能となる。この場合には、入力信号ＩＮ１，ＩＮ２の電位差に基づく第二の差動増幅回路１ｂの出力信号と、レベルシフト部１１の動作によりノードＮ１，Ｎ２の電位が設定され、ノードＮ１，Ｎ２の電位に基づいて出力信号ＯＵＴが出力される。

上記のように構成されたオペアンプ回路では、次に示す作用効果を得ることができる。
（１）高電位側電源Ｖccと低電位側電源Ｖssとの範囲の入力信号ＩＮ１，ＩＮ２に対し、出力信号ＯＵＴを正常に出力することができる。
（２）プロセスのばらつきにより出力トランジスタＴ１，Ｔ２のしきい値とレベルシフト部１１のトランジスタＴ２１〜Ｔ２４のしきい値が変化しても、常に（８）式を満足させる状態で動作させることができる。
（３）プロセスのばらつきにかかわらず、ノードＮ１，Ｎ２間のレベルシフト電圧ΔＶを理想値に保持することができるので、出力信号ＯＵＴの精度を確保することができる。
（第二の実施の形態）
図２は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態のＭＯＳトランジスタをバイポーラトランジスタに置き換えたものである。すなわち、第一及び第二の差動増幅回路１ａ，１ｂ、レベルシフト部１１及び出力回路３を構成するＰチャネルＭＯＳトランジスタをＰＮＰトランジスタに置き換え、ＮチャネルＭＯＳトランジスタをＮＰＮトランジスタに置き換えている。

このように構成したオペアンプ回路では、第一の実施の形態と同様な作用効果を得ることができるとともに、ＭＯＳトランジスタで構成したオペアンプ回路に比して、プロセスのばらつきによるしきい値の変動を抑制し、動作速度の向上を図ることができる。

上記実施の形態は、以下の態様で実施してもよい。
・抵抗Ｒ３，Ｒ４は必ずしも同一抵抗値とする必要はない。
・トランジスタＴ１，Ｔ２１あるいは同Ｔ２，Ｔ２３は、プロセスのばらつきによるしきい値の変動が一致すれば、同サイズとする必要はない。

第一の実施の形態を示す回路図である。第二の実施の形態を示す回路図である。従来例を示す回路図である。

符号の説明

１ａ第一の差動増幅回路
１ｂ第二の差動増幅回路
３出力回路
１１レベルシフト部
Ｖcc 高電位側電源
Ｖss 低電位側電源
Ｔ１，Ｔ２出力トランジスタ
ΔＶレベルシフト電圧

Claims

高電位側電源と低電位側電源との間の電圧範囲の入力信号により少なくともいずれか一方が動作する第一及び第二の差動増幅回路と、
ソースを前記高電位側電源に接続した第一及び第二ＰチャネルＭＯＳトランジスタで構成される第一カレントミラー回路と、ソースを前記低電位側電源に接続した第一及び第二ＮチャネルＭＯＳトランジスタで構成される第二カレントミラー回路と、前記第一及び第二カレントミラー回路の間に接続される抵抗とを有し、前記第一及び第二の差動増幅回路の出力信号をレベルシフトしたレベルシフト信号を出力するレベルシフト部と、
前記高電位側電源と前記低電位側電源との間で直列に接続される第三ＰチャネルＭＯＳトランジスタ及び第三ＮチャネルＭＯＳトランジスタが前記レベルシフト信号を受けて出力信号を出力する出力回路と
を備え、
前記第一乃至第三ＰチャネルＭＯＳトランジスタ、及び前記第一乃至第三ＮチャネルＭＯＳトランジスタのサイズを、前記第一ＰチャネルＭＯＳトランジスタのゲート・ソース間電圧と前記第三ＰチャネルＭＯＳトランジスタのゲート・ソース間電圧とが等しく、且つ、前記第一ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧と前記第三ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧とが等しくなるサイズとしたことを特徴とするオペアンプ回路。
高電位側電源と低電位側電源との間の電圧範囲の入力信号により少なくともいずれか一方が動作する第一及び第二の差動増幅回路と、
エミッタを前記高電位側電源に接続した第一及び第二ＰＮＰトランジスタで構成される第一カレントミラー回路と、エミッタを前記低電位側電源に接続した第一及び第二ＮＰＮトランジスタで構成される第二カレントミラー回路と、前記第一及び第二カレントミラー回路の間に接続される抵抗とを有し、前記第一及び第二の差動増幅回路の出力信号をレベルシフトしたレベルシフト信号を出力するレベルシフト部と、
前記高電位側電源と前記低電位側電源との間で直列に接続される第三ＰＮＰトランジスタ及び第三ＮＰＮトランジスタが前記レベルシフト信号を受けて出力信号を出力する出力回路と
を備え、
前記第一乃至第三ＰＮＰトランジスタ、及び前記第一乃至第三ＮＰＮトランジスタのサイズを、前記第一ＰＮＰトランジスタのベース・エミッタ間電圧と前記第三ＰＮＰトランジスタのベース・エミッタ間電圧とが等しく、且つ、前記第一ＮＰＮトランジスタのベース・エミッタ間電圧と前記第三ＮＰＮトランジスタのベース・エミッタ間電圧とが等しくなるサイズとしたことを特徴とするオペアンプ回路。