JPH0685570A

JPH0685570A - 演算増幅回路装置

Info

Publication number: JPH0685570A
Application number: JP4230935A
Authority: JP
Inventors: Kazuhito Fujii; 和仁藤井; Nobutaka Kitagawa; 信孝北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-08-31
Filing date: 1992-08-31
Publication date: 1994-03-25

Abstract

(57)【要約】【目的】入出力電圧が接地電位付近から電源電圧電位付
近まで動作することができ、しかも、少ない素子数によ
り構成でき、設計を容易化でき、低電圧動作、低消費電
力が要求される集積回路に内蔵し得る演算増幅回路装置
を実現する。【構成】入力信号電圧が共通に入力し、それぞれの信号
出力ノードが共通に接続され、それぞれ独立に動作する
Ｐトップ型演算増幅回路３０およびＮトップ型演算増幅
回路４０と、入力信号電圧のレベルがＰトップ型演算増
幅回路の動作範囲内であるかＮトップ型演算増幅回路の
動作範囲内であるかを検出し、Ｐトップ型演算増幅回路
の動作範囲内でない場合の検出出力によりＰトップ型演
算増幅回路の内部回路の動作を停止させ、Ｎトップ型演
算増幅回路の動作範囲内でない場合の検出出力によりＮ
トップ型演算増幅回路の内部回路の動作を停止させる演
算増幅回路制御回路１０とを具備することを特徴とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路に内蔵
され、特に入力電圧が接地電位から電源電圧電位までの
範囲で動作可能なレール・ツー・レール型の演算増幅回
路装置の改良に係り、低電圧で動作し、低消費電流が要
求される半導体集積回路にに好適な演算増幅回路装置に
関する。

【０００２】

【従来の技術】集積回路に内蔵される演算増幅回路は、
様々の回路形式が提案されている。

【０００３】ＣＭＯＳＦＥＴ（相補性絶縁ゲート型電
界効果トランジスタ）を用いた演算増幅回路の分野で
は、入力電圧がＰチャネルトランジスタ（ＰＭＯＳトラ
ンジスタ）のゲートに入力する回路形式のものをＰトッ
プ型演算増幅回路と称し、入力電圧がＮチャネルトラン
ジスタ（ＮＭＯＳトランジスタ）のゲートに入力する回
路形式のものをＮトップ型演算増幅回路と称する。図７
は、Ｐトップ型演算増幅回路の従来例を示している。

【０００４】ここで、Ｐ１〜Ｐ５はＰＭＯＳトランジス
タ、Ｎ１〜Ｎ３はＮＭＯＳトランジスタ、Ｒ１およびＲ
２は抵抗、Ｃは容量、ＶDDは電源電圧電位、ＶSSは接地
電位、ＶIN＋およびＶIN−は同相入力電圧、Ｖout は出
力電圧である。

【０００５】上記Ｐトップ型演算増幅回路の入力電圧範
囲は、入力端子にゲートが接続されているＰチャネルト
ランジスタＰ４、Ｐ５がオンの時であり、入力電圧がＶ
DD−Ｖthp （Ｐチャネルトランジスタの閾値電圧）以下
でしか動作しない。換言すれば、入力電圧が電源電圧電
位付近では、ＰチャネルトランジスタＰ４、Ｐ５がオフ
状態になるので、動作が不可能になる。図８は、Ｎトッ
プ型演算増幅回路の従来例を示している。

【０００６】ここで、Ｎ１〜Ｎ５はＮＭＯＳトランジス
タ、Ｐ１〜Ｐ３はＰＭＯＳトランジスタ、Ｒ１およびＲ
２は抵抗、Ｃは容量、ＶDDは電源電圧電位、ＶSSは接地
電位、ＶIN＋およびＶIN−は同相入力電圧、Ｖout は出
力電圧である。

【０００７】上記Ｎトップ型演算増幅回路の入力電圧範
囲は、入力端子にゲートが接続されているＮチャネルト
ランジスタＮ４、Ｎ５がオンの時であり、入力電圧がＮ
チャネルトランジスタの閾値電圧以上でしか動作しな
い。換言すれば、入力電圧が接地電位付近では、Ｎチャ
ネルトランジスタＮ４、Ｎ５がオフ状態になるので、動
作が不可能になる。

【０００８】つまり、上記したような従来のＰトップ型
演算増幅回路あるいはＮトップ型演算増幅回路は、動作
が不可能な入力電圧範囲が広く存在し、この動作が不可
能な入力電圧範囲は動作電源電圧を低くしても狭くなら
ないので、低電圧動作には不適である。

【０００９】入力電圧範囲が狭いという欠点を改善する
ものとして、入力電圧が接地電位付近から電源電圧電位
付近までの範囲で動作可能な演算増幅回路として、レー
ル・ツー・レール型の演算増幅回路が提案されており、
その一具体例が、J.N.BABANEZHAD, " A Rail-to-Rail C
MOS Op Amp " IEEE JOURNAL OF SOLID-STATE CIRCUITS,
VOL.23,NO.6,DECEMBER 1988 に開示されている。図９
は、上記文献に開示されているレール・ツー・レール型
演算増幅回路を示している。

【００１０】ここで、Ｍ１〜Ｍ４７はＭＯＳトランジス
タ、Ｒは抵抗、Ｃ１およびＣ２は容量、ＶDDは電源電圧
電位、ＶSSは接地電位、ＶIN＋およびＶIN−は同相入力
電圧、ＶOUT は出力電圧である。図１０は、図９のレー
ル・ツー・レール型演算増幅回路の基本構成を示す。

【００１１】ここで、ＭＰ１〜ＭＰ１０はＰＭＯＳトラ
ンジスタ、ＭＮ１〜ＭＮ１０はＮＭＯＳトランジスタ、
Ｒ１およびＲ２は抵抗、Ｃ１およびＣ２は容量、ＶDDは
電源電圧電位、ＶSSは接地電位、ＶIN＋およびＶIN−は
同相入力電圧、ＶOUT は出力電圧、Ｉ、Ｉp1〜Ｉp3、Ｉ
n1〜Ｉn3は電流源回路の電流である。

【００１２】この演算増幅回路において、入力端子はＰ
ＭＯＳトランジスタＭＰ５およびＭＰ６、ＮＭＯＳトラ
ンジスタＭＮ４およびＭＮ５の各ゲートに接続されてい
る。そして、入力電圧がＶDD付近では、ＮＭＯＳトラン
ジスタＭＮ３、ＭＮ６、ＭＮ８、ＰＭＯＳトランジスタ
ＭＰ５、ＭＰ６がオフ状態になる。また、入力電圧がＶ
SS付近では、ＰＭＯＳトランジスタＭＰ３、ＭＰ４、Ｍ
Ｐ８、ＮＭＯＳトランジスタＭＮ４、ＭＮ５がオフ状態
になる。

【００１３】即ち、入力電圧がＮＭＯＳトランジスタＭ
Ｐ５およびＭＰ６の動作範囲内でなくなった時、ＮＭＯ
ＳトランジスタＭＰ９も動作しなくなり、電流Ｉp2が流
れなくなる。そこで、電流Ｉn1、Ｉp1、Ｉn3及びＩp3と
入力電圧により変化するＮＭＯＳトランジスタＭＰ３を
流れる電流Ｉn2が関係してノード電圧Ｖ６が変化し、演
算増幅回路として動作する。

【００１４】同様に、入力電圧がＮＭＯＳトランジスタ
ＭＮ４およびＭＮ５の動作範囲内でなくなった時、ＮＭ
ＯＳトランジスタＭＮ９も動作しなくなり、電流Ｉn2が
流れなくなる。そこで、電流Ｉp1、Ｉn1、Ｉn3及びＩp3
と入力電圧により変化するＮＭＯＳトランジスタＭＮ３
を流れる電流Ｉp2が関係してノード電圧Ｖ６が変化し、
演算増幅回路として動作する。

【００１５】この演算増幅回路においては、定電流回路
の定電流性を改善するために、電流Ｉp1、Ｉn1、Ｉp3、
Ｉn3を制御しているＭＯＳトランジスタＭＰ２、ＭＮ
２、ＭＰ７、ＭＮ７のゲート電圧に安定なバイアス電圧
を供給している。

【００１６】そして、図９の演算増幅回路においては、
上記ＰＭＯＳトランジスタＭＰ２、ＭＰ７にバイアス電
圧を供給するために、ゲート・ドレイン相互が接続され
た（ダイオード接続された）ＭＯＳトランジスタＭ４
０、Ｍ４１がＶDDノードとＶSSノードとの間に２段直列
に接続されている箇所が存在する。同様に、前記ＮＭＯ
ＳトランジスタＭＮ２、ＭＮ７にバイアス電圧を供給す
るために、ダイオード接続されたＭＯＳトランジスタＭ
４４、Ｍ４５がＶDDノードとＶSSノードとの間に２段直
列に接続されている箇所が存在する。この場合、１個の
ダイオード接続されたＭＯＳトランジスタが動作するに
は、ＭＯＳトランジスタの閾値電圧（例えば約０．８
Ｖ）以上の電圧（例えば約１Ｖ）が印加される必要があ
る。

【００１７】しかし、上記したようにダイオード接続さ
れたＭＯＳトランジスタが２段直列に接続されている
と、動作電圧の下限は約３Ｖ程度であり、上記レール・
ツー・レール型演算増幅回路は低電圧動作には不適であ
る。

【００１８】また、従来のレール・ツー・レール型演算
増幅回路は、使用素子数が多く、動作に影響しない電流
（例えばＩp1、Ｉn1、Ｉp3、Ｉn3）が常に流れる直流電
流パスが多く存在するので、消費電流が大きい。また、
上記演算増幅回路は、非使用時にも直流電流パスが存在
するにも拘らず、必要時以外に動作を停止させるための
制御回路を持たないので、この点でも消費電流が大き
い。

【００１９】

【発明が解決しようとする課題】上記したように従来の
レール・ツー・レール型演算増幅回路は、低電圧動作に
は不適であり、使用素子数が多く、動作に影響しない電
流を消費する直流電流パスが多く存在するので、消費電
流が大きくなるという問題があった。

【００２０】本発明は上記の問題点を解決すべくなされ
たもので、入出力電圧が接地電位付近から電源電圧電位
付近まで動作することができ、しかも、少ない素子数に
より構成でき、設計を容易化でき、低電圧動作、低消費
電力が要求される集積回路に内蔵し得る演算増幅回路装
置を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明の演算増幅回路装
置は、入力信号電圧が共通に入力し、それぞれの信号出
力ノードが共通に接続され、それぞれ独立に動作するＰ
チャネルＭＯＳトランジスタ入力型演算増幅回路および
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路と、
上記入力信号電圧のレベルが上記ＰチャネルＭＯＳトラ
ンジスタ入力型演算増幅回路の動作範囲内であるか上記
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路の動
作範囲内であるかを検出し、ＰチャネルＭＯＳトランジ
スタ入力型演算増幅回路の動作範囲内でない場合を検出
した出力により上記ＰチャネルＭＯＳトランジスタ入力
型演算増幅回路の内部回路の動作を停止させるように制
御し、ＮチャネルＭＯＳトランジスタ入力型演算増幅回
路の動作範囲内でない場合を検出した出力によりＮチャ
ネルＭＯＳトランジスタ入力型演算増幅回路の内部回路
の動作を停止させるように制御する演算増幅回路制御回
路とを具備することを特徴とする。

【００２２】

【作用】入力信号電圧のレベルがＰチャネルＭＯＳトラ
ンジスタ入力型演算増幅回路の動作範囲内であると共に
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路の動
作範囲内である場合には、ＰチャネルＭＯＳトランジス
タ入力型演算増幅回路の信号出力電圧とＮチャネルＭＯ
Ｓトランジスタ入力型演算増幅回路の信号出力電圧との
合成出力が得られる。

【００２３】これに対して、入力信号電圧のレベルが、
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路の動
作範囲内でなくＰチャネルＭＯＳトランジスタ入力型演
算増幅回路の動作範囲内である場合には、ＮチャネルＭ
ＯＳトランジスタ入力型演算増幅回路は内部回路の動作
が停止して電流消費が大幅に抑制され、これとは独立に
動作しているＰチャネルＭＯＳトランジスタ入力型演算
増幅回路の信号出力電圧のみが出力端子の出力電圧とし
て得られる。

【００２４】また、入力信号電圧のレベルが、Ｐチャネ
ルＭＯＳトランジスタ入力型演算増幅回路の動作範囲内
でなくＮチャネルＭＯＳトランジスタ入力型演算増幅回
路の動作範囲内である場合には、ＰチャネルＭＯＳトラ
ンジスタ入力型演算増幅回路は内部回路の動作が停止し
て電流消費が大幅に抑制され、これとは独立に動作して
いるＮチャネルＭＯＳトランジスタ入力型演算増幅回路
の信号出力電圧のみが出力端子の出力電圧として得られ
る。

【００２５】これにより、ＰチャネルＭＯＳトランジス
タ入力型演算増幅回路およびＮチャネルＭＯＳトランジ
スタ入力型演算増幅回路は、それぞれ例えば約１．６Ｖ
程度の低電圧動作が可能であり、接地電位付近から電源
電圧電位付近までの入力電圧に対して動作することがで
きる。

【００２６】この場合、動作していない方の演算増幅回
路は、電流を殆んど消費しないので、消費電力が少な
く、動作している方の演算増幅回路の動作に何ら悪影響
を及ぼすことがない。

【００２７】また、ＰチャネルＭＯＳトランジスタ入力
型演算増幅回路およびＮチャネルＭＯＳトランジスタ入
力型演算増幅回路は、それぞれ独立に動作するので、そ
の設計が容易になり、しかも、使用素子数が少ないの
で、製造上のコストダウンおよび歩留りの向上を図るこ
とができる。

【００２８】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の演算増幅回路装置の基本
構成を示すブロック図である。

【００２９】Ｐトップ型演算増幅回路３０およびＮトッ
プ型演算増幅回路４０は、入力信号電圧が共通に入力
し、それぞれの信号出力ノードが共通に接続され、それ
ぞれ独立に動作する。

【００３０】演算増幅回路制御回路１０は、上記入力信
号電圧のレベルが上記Ｐトップ型演算増幅回路１の動作
範囲内であるか上記Ｎトップ型演算増幅回路２の動作範
囲内であるかを検出し、Ｐトップ型演算増幅回路１の動
作範囲内でない場合を検出した出力により上記Ｐトップ
型演算増幅回路１の内部回路の動作を停止させるように
制御し、Ｎトップ型演算増幅回路２の動作範囲内でない
場合を検出した出力によりＮトップ型演算増幅回路２の
内部回路の動作を停止させるように制御するものであ
る。図２は、本発明の第１実施例に係る演算増幅回路を
示す回路図である。

【００３１】ここで、ＶDDは電源電圧電位、ＶSSは接地
電位、ＶIN＋およびＶIN−は同相入力電圧、Ｖout は出
力電圧、ＭＰ１〜ＭＰ１５はＰＭＯＳトランジスタ、Ｍ
Ｎ２〜ＭＮ１５はＮＭＯＳトランジスタ、Ｒ0 、Ｒｐ、
Ｒｎは抵抗、ＣｐおよびＣｎは容量、２０は電流設定回
路部、２１は差動回路部、２２は制御回路部、２３は出
力回路部、２４は出力端子である。この演算増幅回路
は、Ｐトップ型演算増幅回路３０よびＮトップ型演算増
幅回路４０を含んでいる。図３は、図２中のＰトップ型
演算増幅回路３０を取り出して示す。電流設定回路部２
０ａの設定電流Ｉ0 は１０〜１００μＡであり、抵抗Ｒ
0 は１００ＫΩオーダーである。

【００３２】差動回路部３１は、各ソースが共通接続さ
れた入力用のＰＭＯＳトランジスタＭＰ11およびＭＰ12
と、上記ＰＭＯＳトランジスタＭＰ11のドレインにドレ
インが接続され、ソースがＶSSノードに接続され、ドレ
イン・ゲート相互が接続された負荷用のＮＭＯＳトラン
ジスタＭＮ６と、このＮＭＯＳトランジスタにカレント
ミラー接続され、前記ＰＭＯＳトランジスタＭＰ12のド
レインにドレインが接続された負荷用のＮＭＯＳトラン
ジスタＭＮ７と、ＶDDノードと前記ＰＭＯＳトランジス
タＭＰ11およびＭＰ12の共通ソースとの間にソース・ド
レイン間が接続された電流源用のＰＭＯＳトランジスタ
ＭＰ５とを有する。

【００３３】制御回路部３２は、ソースがＶSSノードに
接続され、ドレイン・ゲート相互が接続されたＮＭＯＳ
トランジスタＭＮ４と、このＮＭＯＳトランジスタにカ
レントミラー接続されたＮＭＯＳトランジスタＭＮ14
と、ＶDDノードと上記ＮＭＯＳトランジスタＭＮ４のド
レインとの間でそれぞれのソース・ドレイン間が直列に
挿入接続されたＰＭＯＳトランジスタＭＰ４およびＭＰ
10と、ＶDDノードと前記ＮＭＯＳトランジスタＭＮ14の
ドレインとの間にソース・ドレイン間が接続され、ゲー
ト・ドレイン相互が接続されたＰＭＯＳトランジスタＭ
Ｐ15と有する。

【００３４】上記ＰＭＯＳトランジスタＭＰ４は前記電
流設定回路部２０ａのＰＭＯＳトランジスタＭＰ１にカ
レントミラー接続されており、前記ＰＭＯＳトランジス
タＭＰ10のゲートは前記差動回路部３１の一方の入力用
のＰＭＯＳトランジスタＭＰ12のゲート（一方の入力ノ
ード）に接続されており、前記ＰＭＯＳトランジスタＭ
Ｐ15には前記差動回路部３１の電流源用のＰＭＯＳトラ
ンジスタＭＰ５がカレントミラー接続されている。

【００３５】出力回路部３３は、前記出力端子２４とＶ
SSノードとの間でそれぞれのドレイン・ソース間が直列
に挿入接続されたＮＭＯＳトランジスタＭＮ９およびＭ
Ｎ13と、ＶDDノードと上記出力端子２４との間で前記制
御回路部３２のＰＭＯＳトランジスタＭＰ15にカレント
ミラー接続された電流源用のＰＭＯＳトランジスタＭＰ
８と、上記出力端子２４と前記ＮＭＯＳトランジスタＭ
Ｎ９のゲートとの間で直列に接続された位相補償用の抵
抗Ｒｐおよび容量Ｃｐを有する。

【００３６】この場合、上記ＮＭＯＳトランジスタＭＮ
13は前記制御回路部３２のＮＭＯＳトランジスタＭＮ４
にカレントミラー接続されており、前記ＮＭＯＳトラン
ジスタＭＮ９のゲートは前記差動回路部３１の入力用の
ＰＭＯＳトランジスタＭＰ12のドレインに接続されてい
る。上記抵抗Ｒｐの値は１〜１００ＫΩ程度、容量Ｃｐ
の値は１〜２０ｐＦ程度である。

【００３７】上記Ｐトップ型演算増幅回路３０におい
て、通常は、制御回路部３２には電流設定回路部２０ａ
の設定電流Ｉ0 に比例した電流が流れ、差動回路部３１
の電流源用のＰＭＯＳトランジスタＭＰ５とＭＰ８には
制御回路部３２の電流に比例した電流が流れる。従っ
て、入力信号電圧のレベルがＰトップ型演算増幅回路３
０の動作範囲内である場合には、Ｐトップ型演算増幅回
路３０が動作する。

【００３８】これに対して、入力信号電圧のレベルがＰ
トップ型演算増幅回路３０の動作範囲内でない場合に
は、制御回路部３２のＰＭＯＳトランジスタＭＰ10がオ
フになり、出力回路３３、制御回路部３２および差動回
路部３１がそれぞれオフになる。図４は、図２中のＮト
ップ型演算増幅回路４０を取り出して示す。

【００３９】電流設定回路部２０は、ソースがＶDDノー
ドに接続され、ゲート・ドレイン相互が接続されたＰＭ
ＯＳトランジスタＭＰ１と、このＰＭＯＳトランジスタ
のドレインとＶSSノードとの間に接続された抵抗Ｒ0
と、ソースおよびゲートが上記ＰＭＯＳトランジスタＭ
Ｐ１のソースおよびゲートに対応して共通接続（カレン
トミラー接続）されたＰＭＯＳトランジスタＭＰ２と、
このＰＭＯＳトランジスタのドレインとＶSSノードとの
間にドレイン・ソース間が接続され、ドレイン・ゲート
相互が接続されたＮＭＯＳトランジスタＭＮ２とを有す
る。

【００４０】差動回路部４１は、各ソースが共通接続さ
れた入力用のＮＭＯＳトランジスタＭＮ11およびＭＮ12
と、上記ＮＭＯＳトランジスタＭＮ11のドレインにドレ
インが接続され、ソースがＶDDノードに接続され、ゲー
ト・ドレイン相互が接続された負荷用のＰＭＯＳトラン
ジスタＭＰ６と、このＰＭＯＳトランジスタにカレント
ミラー接続され、前記ＮＭＯＳトランジスタＭＮ12のド
レインにドレインが接続された負荷用のＰＭＯＳトラン
ジスタＭＰ７と、前記ＮＭＯＳトランジスタＭＮ11およ
びＭＮ12の共通ソースとＶSSノードとの間にドレイン・
ソース間が接続された電流源用のＮＭＯＳトランジスタ
ＭＮ５とを有する。

【００４１】制御回路部４２は、ソースがＶDDノードに
接続され、ゲート・ドレイン相互が接続されたＰＭＯＳ
トランジスタＭＰ３と、このＰＭＯＳトランジスタにカ
レントミラー接続されたＰＭＯＳトランジスタＭＰ14
と、上記ＰＭＯＳトランジスタＭＰ３のドレインとＶSS
ノードとの間でそれぞれのドレイン・ソース間が直列に
挿入接続されたＮＭＯＳトランジスタＭＮ10およびＭＮ
３と、前記ＰＭＯＳトランジスタＭＰ14のドレインとＶ
SSノードとの間にドレイン・ソース間が接続され、ドレ
イン・ゲート相互が接続されたＮＭＯＳトランジスタＭ
Ｎ15と有する。

【００４２】上記ＮＭＯＳトランジスタＭＮ３は前記電
流設定回路部２０のＮＭＯＳトランジスタＭＮ２にカレ
ントミラー接続されており、前記ＮＭＯＳトランジスタ
ＭＮ10のゲートは前記差動回路部４１の一方の入力用の
ＮＭＯＳトランジスタＭＮ１２のゲート（一方の入力ノ
ード）に接続されており、前記ＮＭＯＳトランジスタＭ
Ｎ１５には前記差動回路部４１の電流源用のＮＭＯＳト
ランジスタＭＮ15がカレントミラー接続されている。

【００４３】出力回路部４３は、ＶDDノードと出力端子
２４との間でそれぞれのソース・ドレイン間が直列に挿
入接続されたＰＭＯＳトランジスタＭＰ13およびＭＰ９
と、上記出力端子２４とＶSSノードとの間で前記制御回
路部４２のＮＭＯＳトランジスタＭＮ15にカレントミラ
ー接続された電流源用のＮＭＯＳトランジスタＭＮ８
と、上記出力端子２４と前記ＰＭＯＳトランジスタＭＰ
９のゲートとの間で直列に接続された位相補償用の抵抗
Ｒｎおよび容量Ｃｎを有する。

【００４４】この場合、上記ＰＭＯＳトランジスタＭＰ
13は前記制御回路部４２のＰＭＯＳトランジスタＭＰ３
にカレントミラー接続されており、前記ＰＭＯＳトラン
ジスタＭＰ９のゲートは前記差動回路部４１の入力用の
ＮＭＯＳトランジスタＭＮ12のドレインに接続されてい
る。上記抵抗Ｒｎの値は１〜１００ＫΩ程度、容量Ｃｎ
の値は１〜２０ｐＦ程度である。

【００４５】上記Ｎトップ型演算増幅回路４０におい
て、通常は、制御回路部４２には電流設定回路部２０の
設定電流Ｉ0 に比例した電流が流れ、差動回路部４１の
電流源用のＮＭＯＳトランジスタＭＮ５とＭＰ８には制
御回路部４２の電流に比例した電流が流れる。従って、
入力信号電圧のレベルがＮトップ型演算増幅回路４０の
動作範囲内である場合には、Ｎトップ型演算増幅回路４
０が動作する。

【００４６】これに対して、入力信号電圧のレベルがＮ
トップ型演算増幅回路４０の動作範囲内でない場合に
は、制御回路部４２のＮＭＯＳトランジスタＭＮ10がオ
フになり、制御回路部４２、差動回路部４１及び出力回
路４３がそれぞれオフになる。

【００４７】即ち、図２に示した演算増幅回路におい
て、入力信号電圧のレベルがＰトップ型演算増幅回路３
０の動作範囲内であると共にＮトップ型演算増幅回路４
０の動作範囲内である場合には、出力端子２４の出力電
圧Ｖout として、Ｐトップ型演算増幅回路３０の信号出
力電圧とＮトップ型演算増幅回路４０の信号出力電圧と
の合成出力が得られる。

【００４８】これに対して、入力信号電圧のレベルが、
Ｎトップ型演算増幅回路４０の動作範囲内でなくＰトッ
プ型演算増幅回路３０の動作範囲内である場合には、Ｎ
トップ型演算増幅回路４０は内部回路の動作が停止して
電流消費が大幅に抑制され、これとは独立に動作してい
るＰトップ型演算増幅回路３０の信号出力電圧のみが出
力端子２４の出力電圧Ｖout として得られる。

【００４９】また、入力信号電圧のレベルが、Ｐトップ
型演算増幅回路３０の動作範囲内でなくＮトップ型演算
増幅回路４０の動作範囲内である場合には、Ｐトップ型
演算増幅回路３０は内部回路の動作が停止して電流消費
が大幅に抑制され、これとは独立に動作しているＮトッ
プ型演算増幅回路４０の信号出力電圧のみが出力端子２
４の出力電圧Ｖout として得られる。

【００５０】上記実施例の演算増幅回路において、Ｐト
ップ型演算増幅回路３０およびＮトップ型演算増幅回路
４０は、ダイオード接続されたＭＯＳトランジスタがＶ
DDノードとＶSSノードとの間に一段しか存在しないの
で、ＭＯＳトランジスタの閾値電圧が約０．８Ｖ程度と
すると、約１．６Ｖ程度の低電圧動作が可能である。

【００５１】これにより、入出力電圧が約１．６Ｖ以上
あれば、接地電位付近から電源電圧電位付近まで動作す
ることができる。また、Ｐトップ型演算増幅回路３０の
動作時の差動回路部３１、制御回路部３２、出力回路部
３３の各電流Ｉ1 、Ｉ2 、Ｉ3 はそれぞれ１０μＡオー
ダー、Ｎトップ型演算増幅回路４０の動作時の差動回路
部４１、制御回路部４２、出力回路部４３の各電流Ｉ1
、Ｉ2 、Ｉ3 はそれぞれ１０μＡオーダーであり、従
来例のＰトップ型演算増幅回路のみ、あるいは、Ｎトッ
プ型演算増幅回路のみの消費電流と比較して１０μＡ〜
５０μＡ程度しか増加しない。

【００５２】この場合、動作していない方の演算増幅回
路は、非動作部分が電流を殆んど消費しないので、消費
電力が少なく、動作している方の演算増幅回路の動作に
何ら悪影響を及ぼすことがない。

【００５３】しかも、Ｐトップ型演算増幅回路３０およ
びＮトップ型演算増幅回路４０は独立に動作するように
形成されているので、従来例のＰトップ型演算増幅回路
のみ使用する場合、あるいは、Ｎトップ型演算増幅回路
のみ使用する場合の設計方法と同様に設計を容易化でき
る。

【００５４】また、上記実施例の演算増幅回路装置は、
従来例のレール・ツー・レール型演算増幅回路と比べ
て、使用素子数が少ないので、製造上のコストダウンお
よび歩留りの向上を図ることができる。

【００５５】また、上記実施例の演算増幅回路装置の集
積回路化に際しては、従来例のＰトップ型演算増幅回路
あるいはＮトップ型演算増幅回路の製造プロセスと比べ
て、何ら新規なプロセスを必要としない。

【００５６】なお、上記実施例の各ＭＯＳトランジスタ
として、ディプリーション型のものを用い、その閾値電
圧を例えば０．４Ｖ程度とすることにより、動作電圧を
１Ｖ以下にすることも可能である。図５は、本発明の第
２実施例に係るスタンバイ機能付き演算増幅回路装置を
示す回路図である。

【００５７】この演算増幅回路装置は、図２を参照して
前述した演算増幅回路装置と比べて、次に述べる（ａ）
乃至（ｈ）の点が異なり、その他は同じであるので図２
中と同一符号を付している。

【００５８】（ａ）ＶDDノードとＶSSノードとの間に直
列接続されたＰＭＯＳトランジスタＭＰＡおよびＮＭＯ
ＳトランジスタＭＮＡからなり、その各ゲートにスタン
バイ制御信号が入力するＣＭＯＳインバータ回路５１が
付加されている。

【００５９】（ｂ）このインバータ回路５１の出力ノー
ドにゲートが接続され、ＶDDノードと前記電流設定回路
部２０のＰＭＯＳトランジスタＭＰ１のドレインとの間
に接続されたＰＭＯＳトランジスタＭＰＢが付加されて
いる。

【００６０】（ｃ）同じく前記インバータ回路５１の出
力ノードにゲートが接続され、ＶDDノードと前記Ｎトッ
プ型演算増幅回路４０の出力回路部４３のＰＭＯＳトラ
ンジスタＭＰ13のゲートとの間に接続されたＰＭＯＳト
ランジスタＭＰＣが付加されている。

【００６１】（ｃ）同じく前記インバータ回路５１の出
力ノードにゲートが接続され、ＶDDノードと前記Ｐトッ
プ型演算増幅回路３０の出力回路部３３の電流源用のＰ
ＭＯＳトランジスタＭＰ８のゲートとの間に接続された
ＰＭＯＳトランジスタＭＰＤが付加されている。

【００６２】（ｅ）同じく前記インバータ回路５１の出
力ノードにゲートが接続され、前記電流設定回路部２０
の抵抗Ｒ0 の一端とＶSSノードとの間に挿入接続された
ＮＭＯＳトランジスタＭＮＢが付加されている。

【００６３】（ｆ）前記電流設定回路部２０のＮＭＯＳ
トランジスタＭＮ12のゲートとＶSSノードとの間に接続
され、ゲートに前記スタンバイ制御信号が与えられるＮ
ＭＯＳトランジスタＭＮＣが付加されている。

【００６４】（ｇ）前記Ｐトップ型演算増幅回路３０の
出力回路部３３のＮＭＯＳトランジスタＭＮ13のゲート
とＶSSノードとの間に接続され、ゲートに前記スタンバ
イ制御信号が与えられるＮＭＯＳトランジスタＭＮＤが
付加されている。

【００６５】（ｈ）前記Ｎトップ型演算増幅回路４０の
出力回路部４３の電流源用のＮＭＯＳトランジスタＭＮ
８のゲートとＶSSノードとの間に接続され、ゲートに前
記スタンバイ制御信号が与えられるＮＭＯＳトランジス
タＭＮＥが付加されている。

【００６６】上記第２実施例の演算増幅回路装置によれ
ば、スタンバイ制御信号が“Ｌ”レベル（非活性状態）
の時には基本的には前記第１実施例の演算増幅回路装置
と同様の動作を行う。

【００６７】これに対して、スタンバイ制御信号が
“Ｈ”レベル（活性状態）になると、ＣＭＯＳインバー
タ回路５１の出力が“Ｌ”レベルになり、ＰＭＯＳトラ
ンジスタＭＰＢ〜ＭＰＤが全てオン状態になり、ＮＭＯ
ＳトランジスタＭＮＢがオフ状態、ＮＭＯＳトランジス
タＭＮＣ〜ＭＮＥがオン状態になる。これにより、演算
増幅回路が非動作状態に制御され、直流電流パスがなく
なり、消費電流は零になり、出力端子２４がハイインピ
ーダンス状態または電源電位あるいは接地電位に固定さ
れる。

【００６８】即ち、外部から与えられるスタンバイ制御
信号に応じて制御されるスタンバイ制御回路を具備し、
スタンバイ状態の時には前記Ｐトップ型演算増幅回路３
０およびＮトップ型演算増幅回路４０のそれぞれの動作
を停止させ、演算増幅回路の出力端子２４をハイインピ
ーダンス状態または電源電位あるいは接地電位に固定す
るように制御することが可能になり、演算増幅回路装置
の消費電力を一層抑制することができる。図６は、本発
明の第３実施例に係る内部ノード安定化抵抗付き演算増
幅回路装置を示す回路図である。

【００６９】この演算増幅回路装置は、図２を参照して
前述した演算増幅回路装置と比べて、次の（ａ）、
（ｂ）に述べるように高抵抗（例えば１ＭΩ〜１０Ｍ
Ω）が付加されているの点が異なり、その他は同じであ
るので図２中と同一符号を付している。

【００７０】（ａ）Ｐトップ型演算増幅回路３０におい
て、差動回路部３１の負荷用のＮＭＯＳトランジスタＭ
Ｎ６のゲートとＶSSノードとの間に抵抗Ｒ1 、制御回路
部３２のＮＭＯＳトランジスタＭＮ４のゲートとＶSSノ
ードとの間に抵抗Ｒ3 、ＶDDノードと出力回路部３３の
電流源用のＰＭＯＳトランジスタＭＰ８のゲートとの間
に抵抗Ｒ5 が接続されている。

【００７１】（ｂ）前記Ｎトップ型演算増幅回路４０に
おいて、ＶDDノードと差動回路部４１の負荷用のＰＭＯ
ＳトランジスタＭＰ６のゲートとの間に抵抗Ｒ2 、ＶDD
ノードと制御回路部４２のＮＭＯＳトランジスタＭＰ３
のゲートとの間に抵抗Ｒ4 、出力回路部４３の電流源用
のＮＭＯＳトランジスタＭＮ８のゲートとＶSSノードと
の間に抵抗Ｒ6 が接続されている。

【００７２】上記演算増幅回路装置において、Ｐトップ
型演算増幅回路が非動作状態の時には、ＮＭＯＳトラン
ジスタＭＮ４、ＭＮ６の各ゲートはＶSS電位、ＰＭＯＳ
トランジスタＭＰ１５のゲート電位はＶDD電位に固定さ
れる。従って、出力回路部のＰＭＯＳトランジスタＭＰ
８およびＮＭＯＳトランジスタＭＮ13は完全にオフ状態
に維持される。

【００７３】また、Ｎトップ型演算増幅回路が非動作状
態の時には、ＰＭＯＳトランジスタＭＰ３、ＭＰ６の各
ゲートはＶDD電位、ＮＭＯＳトランジスタＭＮ１５のゲ
ート電位はＶSS電位に固定される。従って、出力回路部
のＰＭＯＳトランジスタＭＰ13およびＮＭＯＳトランジ
スタＭＮ８は完全にオフ状態に維持される。

【００７４】即ち、上記第３実施例の演算増幅回路装置
によれば、前記Ｐトップ型演算増幅回路３０またはＮト
ップ型演算増幅回路４０の動作が停止した場合にハイイ
ンピーダンス状態になる内部ノードと電源電位ノードあ
るいは接地電位ノードとの間に、通常動作時に上記内部
ノードに支障を与えない程度の値を有する高抵抗Ｒ1〜
Ｒ6 が接続されている。これにより、内部ノードの電圧
を安定させ、ノイズに対する安定性を増すことが可能で
ある。この場合、上記内部ノードに連なる直流電流パス
の電流が１０μＡ〜１００μＡとすると、上記高抵抗に
流れる電流は０．１μＡ以下の微小になり、上記高抵抗
は回路動作に悪影響を及ぼさない。

【００７５】従って、Ｐトップ型演算増幅回路３０およ
びＮトップ型演算増幅回路４０のうち、非動作状態の一
方の演算増幅回路から動作中の他方の演算増幅回路に出
力変動などの悪影響を及ぼさないようになっている。

【００７６】

【発明の効果】上述したように本発明によれば、入出力
電圧が接地電位付近から電源電圧電位付近まで動作する
ことができ、しかも、少ない素子数により構成でき、設
計を容易化でき、低電圧動作、低消費電力が要求される
集積回路に内蔵し得る演算増幅回路装置を実現すること
ができる。

【図面の簡単な説明】

【図１】本発明の演算増幅回路装置の基本構成を示すブ
ロック図。

【図２】本発明の第１実施例に係る演算増幅回路装置を
示す回路図。

【図３】図２中のＰトップ型演算増幅回路を取り出して
示す回路図。

【図４】図２中のＮトップ型演算増幅回路を取り出して
示す回路図。

【図５】本発明の第２実施例に係る演算増幅回路装置を
示す回路図。

【図６】本発明の第３実施例に係る演算増幅回路装置を
示す回路図。

【図７】従来のＰトップ型演算増幅回路を示す回路図。

【図８】従来のＮトップ型演算増幅回路を示す回路図。

【図９】従来のレール・ツー・レール型演算増幅回路の
一具体例を示す回路図。

【図１０】図９のレール・ツー・レール型演算増幅回路
の基本構成を示す回路図。

【符号の説明】

１０…演算増幅回路制御回路、２０、２０ａ…電流設定
回路部、２１、３１、４１…差動回路部、２２、３２、
４２…制御回路部、２３、３３、４３…出力回路部、２
４…出力端子、３０…Ｐトップ型演算増幅回路、４０…
Ｎトップ型演算増幅回路、ＭＰ１〜ＭＰ15、ＭＰＡ〜Ｍ
ＰＤ…ＰＭＯＳトランジスタ、ＭＮ２〜ＭＮ15、ＭＮＡ
〜ＭＮＥ…ＮＭＯＳトランジスタ、Ｒ0 、Ｒｐ、Ｒｎ、
Ｒ1 〜Ｒ6 …抵抗、Ｃｐ、Ｃｎ…容量、ＶDD…電源電圧
電位、ＶSS…接地電位、ＶIN＋、ＶIN−…同相入力電
圧、Ｖout …出力電圧。

Claims

【特許請求の範囲】

【請求項１】入力信号電圧が共通に入力し、それぞれ
の信号出力ノードが出力端子に共通に接続され、それぞ
れ独立に動作し、それぞれダイオード接続されたＭＯＳ
トランジスタを２段以上直列接続した部分を持たないＰ
チャネルＭＯＳトランジスタ入力型演算増幅回路および
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路と、上記入力信号電圧のレベルが上記ＰチャネルＭＯＳトラ
ンジスタ入力型演算増幅回路の動作範囲内であるか上記
ＮチャネルＭＯＳトランジスタ入力型演算増幅回路の動
作範囲内であるかを検出し、ＰチャネルＭＯＳトランジ
スタ入力型演算増幅回路の動作範囲内でない場合を検出
した出力により上記ＰチャネルＭＯＳトランジスタ入力
型演算増幅回路の内部回路の動作を停止させるように制
御し、ＮチャネルＭＯＳトランジスタ入力型演算増幅回
路の動作範囲内でない場合を検出した出力によりＮチャ
ネルＭＯＳトランジスタ入力型演算増幅回路の内部回路
の動作を停止させるように制御する演算増幅回路制御回
路とを具備することを特徴とする演算増幅回路装置。
【請求項２】請求項１記載の演算増幅回路装置におい
て、前記ＰチャネルＭＯＳトランジスタ入力型演算増幅回路
およびＮチャネルＭＯＳトランジスタ入力型演算増幅回
路のそれぞれは、定電流を設定する定電流設定回路部
と、この定電流設定回路部により動作電流が設定され、
同相入力電圧が入力する差動回路部と、上記同相入力電
圧のレベルを検出し、上記差動回路部の動作電流をオン
／オフ制御する制御回路部と、上記差動回路部の出力を
バッファ増幅する出力回路部とを有し、上記定電流設定
回路部は上記ＰチャネルＭＯＳトランジスタ入力型演算
増幅回路およびＮチャネルＭＯＳトランジスタ入力型演
算増幅回路で共用されていることを特徴とする演算増幅
回路装置。
【請求項３】請求項１または２記載の演算増幅回路装
置において、さらに、外部から与えられるスタンバイ制御信号に応じ
て制御され、スタンバイ状態の時には前記ＰチャネルＭ
ＯＳトランジスタ入力型演算増幅回路およびＮチャネル
ＭＯＳトランジスタ入力型演算増幅回路のそれぞれの動
作を停止させて消費電流をなくし、演算増幅回路の出力
端子をハイインピーダンス状態または電源電位あるいは
接地電位に固定するように制御するスタンバイ制御回路
を具備することを特徴とする演算増幅回路装置。
【請求項４】請求項３記載の演算増幅回路装置におい
て、前記スタンバイ制御回路は、スタンバイ状態の時に、前
記定電流設定回路部および制御回路部および出力回路部
をオフ状態に制御することを特徴とする演算増幅回路装
置。
【請求項５】請求項１記載の演算増幅回路装置におい
て、さらに、前記ＰチャネルＭＯＳトランジスタ入力型演算
増幅回路またはＮチャネルＭＯＳトランジスタ入力型演
算増幅回路の動作が停止した場合にハイインピーダンス
状態になる内部ノードと電源電位ノードあるいは接地電
位ノードとの間に接続され、通常動作時に上記内部ノー
ドに支障を与えない程度の値を有する高抵抗を具備する
ことを特徴とする演算増幅回路装置。
【請求項６】請求項１または２記載の演算増幅回路装
置において、前記各ＭＯＳトランジスタとしてディプリージョン型Ｍ
ＯＳトランジスタまたは閾値電圧を下げたＭＯＳトラン
ジスタを使用してなることを特徴とする演算増幅回路装
置。