JP7061179B2 - 電流電圧変換回路、基準電圧発生回路及び不揮発性半導体記憶装置 - Google Patents
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Description
一対の第1及び第2のMOSトランジスタと、出力抵抗とを含む第1のカレントミラー回路と、
入力される第1の電圧と前記第1及び第2のMOSトランジスタとの間に挿入され、かつ前記出力抵抗からの出力電圧が帰還されるゲートを有するデプレッション型NチャネルMOSトランジスタとを備え、
前記第1のMOSトランジスタに基準電流を入力したときに、前記第2のMOSトランジスタ及び出力抵抗に流れる、前記基準電流に対応する電流により出力電圧を発生することを特徴とする。
図2Aは比較例に係る電流電圧変換回路の構成例を示す回路図である。なお、カレントミラー回路を用いた電流電圧変換回路については、例えば特許文献1において開示されている。
図2Bは実施形態1に係る電流電圧変換回路の構成例を示す回路図である。図2Bの電流電圧変換回路は、図2Aの電流電圧変換回路に比較して、以下の点が異なる。
(1)電源電圧V1と、一対のMOSトランジスタM1,M2の各ソースとの間に、デプレッション型NチャネルMOSトランジスタDM1を挿入した。
図3は実施形態2に係るNAND型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。
図5は実施形態2に係るNAND型フラッシュメモリのための電圧発生回路の具体的構成例を示すブロック図である。
(1)プログラム電圧VPGM;
(2)非選択ワード線のための電圧VPASS1/VPASS2/VPASS3;
(3)読み出し又はベリファイ電圧VRD;
(4)選択ゲート電圧VSG;
(5)その他の電圧。
図7は実施形態3に係るNAND型フラッシュメモリのための電圧発生回路の具体的構成例を示すブロック図である。
図9は実施形態4に係るNAND型フラッシュメモリのための電圧発生回路の構成例を示すブロック図である。図7の電圧発生回路はノイズを低減することは可能ですが、出力電圧は正確にする精度はいまだ高くない。この問題点を解決するために、図9の電圧発生回路を提案する。
以上の実施形態においては、NAND型フラッシュメモリのための電圧発生回路について説明しているが、本発明はこれに限らず、他の種々の不揮発性半導体記憶装置に適用してもよい。
11 ワード線デコーダ回路
21,23,21-1~21-4 チャージポンプ回路
22,22-1~22-4 レギュレータ回路
24 基準電圧発生回路
50 カレントミラー回路
60 ソースフォロワ回路
DM1,M1~M55,Q1 MOSトランジスタ
CLOAD キャパシタ
R1 可変抵抗
Claims (4)
- 一対の第1及び第2のMOSトランジスタと、出力抵抗とを含む第1のカレントミラー回路と、
入力される第1の電圧と前記第1及び第2のMOSトランジスタとの間に挿入され、かつ前記出力抵抗からの出力電圧が帰還されるゲートを有するデプレッション型NチャネルMOSトランジスタとを備える電流電圧変換回路であって、
前記デプレッション型NチャネルMOSトランジスタは、前記第2のMOSトランジスタのブレークダウン電圧未満のしきい値電圧を有し、
前記入力される第1の電圧は、前記デプレッション型NチャネルMOSトランジスタのドレインに入力され、
前記デプレッション型NチャネルMOSトランジスタのソースは、前記第1及び第2のMOSトランジスタの各ソースに接続され、
前記デプレッション型NチャネルMOSトランジスタのしきい値電圧が前記第2のMOSトランジスタのブレークダウン電圧未満であるときに、前記デプレッション型NチャネルMOSトランジスタのしきい値電圧の存在により、前記電流電圧変換回路における前記第1の電圧に係る電圧範囲は、前記別の電流電圧変換回路における前記第1の電圧に係る電圧範囲よりも広くすることができ、これにより、前記出力電圧は、前記電流電圧変換回路において前記デプレッション型NチャネルMOSトランジスタが存在しない別の電流電圧変換回路の出力電圧よりも高くなることが可能となることを特徴とする電流電圧変換回路。 - 請求項1に記載の電流電圧変換回路を備えた基準電圧発生回路であって、
前記基準電圧発生回路は、前記第1のMOSトランジスタのドレインに基準電流を入力したときに、前記第2のMOSトランジスタのソース及びドレイン間及び前記出力抵抗に流れる、前記基準電流に対応する電流により出力電圧を基準電圧として発生して出力する、基準電圧発生回路。 - 前記基準電圧発生回路は、
前記第2のMOSトランジスタのドレインと、前記出力抵抗との間に挿入され、互いに接続されたゲート及びドレインを有する第3のMOSトランジスタと、
前記基準電圧に基づいて、入力される第2の電圧をクランプする第4のMOSトランジスタとを備え、
前記第3及び第4のMOSトランジスタを第2のカレントミラー回路として構成し、
前記基準電圧発生回路は、前記第4のMOSトランジスタからの出力電圧を前記基準電圧として出力する、請求項2に記載の基準電圧発生回路。 - メモリアレイを備えた不揮発性半導体記憶装置であって、
請求項2又は3に記載の基準電圧発生回路を備え、
前記基準電圧発生回路からの出力電圧を、不揮発性半導体記憶装置のメモリアレイに供給することを特徴とする不揮発性半導体記憶装置。
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US20070182398A1 (en) | 2006-02-09 | 2007-08-09 | Hahn Wook-Ghee | Voltage regulator in semiconductor memory device |
JP2011141649A (ja) | 2010-01-06 | 2011-07-21 | Elpida Memory Inc | 半導体回路、及びコンピュータシステム |
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