KR100660875B1 - 트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및반도체 메모리 장치에서의 트리밍전압 발생방법 - Google Patents

트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및반도체 메모리 장치에서의 트리밍전압 발생방법 Download PDF

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Abstract

트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및 반도체 메모리 장치에서의 트리밍전압 발생방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는 전압 트리밍부, 복수개의 메모리 셀들 및 트리밍전류 발생부를 구비한다. 상기 전압 트리밍부는 트리밍 모드에서 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 출력한다. 상기 복수개의 메모리 셀들은 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호를 저장하고, 정상 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 제2 트리밍전류 제어신호를 출력한다. 상기 트리밍전류 발생부는 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하고, 상기 정상 모드에서 상기 제2 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력한다. 또한, 상기 전압 트리밍부는 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다. 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 장치에서 트리밍전압 발생방법은 실제 동작시에 외부로부터 전압을 입력받지 않고도 정확한 트리밍전압을 출력할 수 있는 장점이 있다.

Description

트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및 반도체 메모리 장치에서의 트리밍전압 발생방법{Semiconductor memory device having trimmed voltage generator and method for generating trimmed voltage of Semiconductor memory device}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 트리밍전압 발생회로를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 메모리 장치의 내부 구조를 나타내는 하나의 회로도이다.
도 3은 도 1의 반도체 메모리 장치의 내부 구조를 나타내는 다른 회로도이다.
도 4는 도 2 및 도 3의 트리밍전류 발생부를 나타내는 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트리밍전압 발생회로를 구비하는 반도체 메모리 장치 및 반도체 메모리 장치에서의 트리밍전압 발생방법에 관한 것이다.
일반적으로 반도체 메모리 장치에서 메모리 셀에 데이터를 기입하고 메모리셀로부터 데이터를 독출하기 위해서는 정확한 동작전압이 필요하다. 또한, 메모리 장치가 정상적으로 동작하기 위해서는 상기 동작전압은 동작 온도, 전원 전압 등의 외부 요인에 영향을 받지 않는 것이 중요하다.
그런데, 반도체 메모리 장치의 집적도가 증가함에 따라 전력소모를 줄이기 위하여, 일반적으로 반도체 메모리 장치는 내부에서 필요한 다양한 레벨의 동작전압을 발생시켜 이용한다. 여기에서 반도체 메모리 장치가 상기 동작전압을 발생시키기 위해서는, 상기 동작전압 발생의 기준이 되는 정확한 기준전압을 공급받을 필요가 있다.
본 발명이 이루고자하는 기술적 과제는 정확한 트리밍전압의 정보를 불휘발성 메모리 셀들에 저장하고, 복수개의 전류 소스들을 이용하여 전압을 트리밍 함으로써, 실제 동작시에 외부로부터 전압을 입력받지 않고도 정확한 트리밍전압을 출력할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는 정확한 트리밍전압의 정보를 불휘발성 메모리 셀들에 저장하고, 복수개의 전류 소스들을 이용하여 전압을 트리밍 함으로써, 실제 동작시에 외부로부터 전압을 입력받지 않고도 정확한 트리밍전압을 출력하는 트리밍전압 발생방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 메모리 장치는 전압 트리밍부, 복수개의 메모리 셀들 및 트리밍전류 발생부를 구비한다.
상기 전압 트리밍부는 트리밍 모드에서 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 출력한다. 상기 복수개의 메모리 셀들은 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호를 저장하고, 정상 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 제2 트리밍전류 제어신호를 출력한다. 상기 트리밍전류 발생부는 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하고, 상기 정상 모드에서 상기 제2 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력한다. 또한, 상기 전압 트리밍부는 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다.
바람직하기로는 상기 메모리 셀들은 불휘발성 메모리 셀들이다. 상기 전압 트리밍부는 트리밍전압 출력부 및 제어신호 출력부를 구비한다. 상기 트리밍전압 출력부는 상기 트리밍 모드에서 상기 내부전압을 출력하고, 상기 트리밍 모드 및 상기 정상 모드에서 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다. 상기 제어신호 출력부는 상기 트리밍 모드에서, 상기 외부전압 및 상기 내부전압 사이의 전압 차이에 대응되는 상기 제1 트리밍전류 제어신호를 출력한다. 상기 전압 트리밍부는 상기 내부 전압을 발생하여 상기 트리밍전압 출력부로 공급하는 내부전압 출력부를 더 구비하는 것이 바람직하다.
바람직하기로는, 상기 트리밍전류 발생부는 제1 서브 트리밍전류 발생부 및 제2 서브 트리밍전류 발생부를 구비한다. 상기 제1 서브 트리밍전류 발생부는 상기 내부전압이 상기 외부전압보다 작은 경우, 상기 트리밍전압 출력부에 상기 트리밍전류를 공급한다. 상기 제2 서브 트리밍전류 발생부는 상기 내부전압이 상기 외부전압보다 큰 경우, 상기 트리밍전압 출력부로부터 상기 트리밍전류를 유출시킨다.
상기 제1 서브 트리밍전류 발생부 및 제2 서브 트리밍전류 발생부는 복수개의 전류 발생기들을 각각 구비한다. 상기 복수개의 전류 발생기들은 서로 병렬로 연결되고, 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 전류를 발생시킨다. 상기 복수개의 전류 발생기들은 복수개의 트랜지스터들인 것이 바람직하다.
바람직하기로는, 상기 제1 서브 트리밍전류 발생부 또는 제2 서브 트리밍전류 발생부는 상기 복수개의 트랜지스터들 각각에 직렬로 각각 연결되는 복수개의 스위치들을 더 구비한다. 상기 복수개의 스위치들은 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 온-오프됨으로써, 상기 직렬로 연결되는 트랜지스터들에 전류가 흐르도록 하거나 전류가 흐르지 않도록 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제어신호 출력부, 복수개의 불휘발성 메모리 셀들 및 트리밍 수행부를 구비한다.
상기 제어신호 출력부는 트리밍 모드에서 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트 리밍전류 제어신호를 출력하고, 정상 모드에서 동작하지 않는다. 상기 복수개의 불휘발성 메모리 셀들은 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호를 저장하고, 정상 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 제2 트리밍전류 제어신호를 출력한다. 상기 트리밍 수행부는 상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하고, 상기 정상 모드에서 상기 제2 트리밍전류 제어신호에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다.
본 발명에 따른 복수개의 메모리 셀들을 구비하는 반도체 메모리 장치에서의 트리밍전압 발생방법은 제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장하는 단계, 트리밍전류를 출력하는 단계 및 트리밍전압으로 출력하는 단계를 포함한다.
제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장하는 단계는 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장한다. 상기 트리밍전류를 출력하는 단계는 상기 복수개의 메모리 셀들에 저장된 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력한다. 상기 트리밍전압으로 출력하는 단계는 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 트리밍전압 발생회로를 구비하는 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명에 따른 반도체 메모리 장치(100)는 전압 트리밍부(110), 복수개의 메모리 셀들(180) 및 트리밍 전류 발생부(170)를 구비한다. 메모리 셀들(180)은 불휘발성 메모리 셀들(180)인 것이 바람직하다. 불휘발성 메모리 셀들(180)은 하나의 예로써, 플래시 메모리 셀들일 수 있다.
이하에서 트리밍 모드는 반도체 메모리 장치의 외부로부터 외부전압(Vext)이 인가되는 모드이고, 정상 모드는 외부전압(Vext)이 인가되지 않는 모드이다. 여기에서 외부전압(Vext)은 ATE(Automated Test Equipment : 120)로부터 인가되는 것이 바람직하다.
트리밍 모드에서, 본 발명에 따른 반도체 메모리 장치(100)는 외부전압(Vext)을 수신하여, 내부전압(Vin) 및 외부전압(Vext) 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호(ICON1)를 복수개의 불휘발성 메모리 셀들(180)에 저장한다.
한편, 정상 모드에서, 본 발명에 따른 반도체 메모리 장치(100)는 복수개의 불휘발성 메모리 셀들(180)에 저장된 제1 트리밍전류 제어신호(ICON1)를 이용하여, 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다.
전압 트리밍부(110)는 트리밍 모드에서 소정의 내부전압(Vin) 및 반도체 메모리 장치(100)의 외부로부터 인가되는 외부전압(Vext) 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호(ICON1)를 출력한다.
복수개의 메모리 셀들(180)은 트리밍 모드에서 제1 트리밍전류 제어신호(ICON1)를 저장하고, 정상 모드에서 제1 트리밍전류 제어신호(ICON1)에 대응되는 제2 트리밍전류 제어신호(ICON2)를 출력한다.
트리밍전류 발생부(170)는 트리밍 모드에서 제1 트리밍전류 제어신호(ICON1)에 대응되는 크기의 트리밍전류(Itrim)를 출력하고, 정상 모드에서 제2 트리밍전류 제어신호(ICON2)에 대응되는 크기의 트리밍전류(Itrim)를 출력한다.
기준전압 트리밍부(110)는 트리밍전류(Itrim)에 응답하여 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다.
다시 도 1을 참조하면, 기준전압 트리밍부(110)는 내부전압 출력부(140), 기준전압 출력부(150), 트리밍전압 출력부(190) 및 제어신호 출력부(160)를 구비한다.
내부전압 출력부(140)는 소정의 내부전압(Vin)을 출력한다. 기준전압 출력부(150)는 ATE(120)로부터 외부전압(Vext)을 수신하여 기준전압(Vref)을 출력한다. 제어신호 출력부(160)는 트리밍 모드에서, 기준전압(Vref) 및 내부전압(Vin) 사이 의 전압 차이에 대응되는 제1 트리밍전류 제어신호(ICON1)를 출력한다. 트리밍전압 출력부(190)는 트리밍 모드에서 내부전압(Vin)을 출력하며, 트리밍 모드 및 정상 모드에서 트리밍전류(Itrim)에 응답하여 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다.
도 2는 도 1의 반도체 메모리 장치의 내부 구조를 나타내는 하나의 회로도이다.
도 2를 참조하면, 기준전압 출력부(150)는 기준전류 발생기(P1), 기준저항(R1) 및 연산증폭기(OP1)를 구비한다. 기준전류 발생기(P1)는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
내부전압 출력부(140)는 밴드 캡 레퍼런스 회로(142), 내부전류 발생기(P2), 내부저항(R2) 및 연산증폭기(OP2)를 구비한다. 내부전류 발생기(P2)는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다.
트리밍전압 출력부(190)는 PMOS 트랜지스터(P3) 및 저항(R3)을 구비한다. PMOS 트랜지스터(P3)의 게이트는 내부전압 출력부(140)의 내부전류 발생기(P2)의 게이트와 연결되는 것이 바람직하다. 저항(R3)은 내부전압 출력부(140)의 내부저항(R2)과 동일한 저항값을 가질 수 있다.
제어신호 출력부(160)는 연산증폭기(OP3), 카운터(162) 및 서브 제어신호 출력부(164)를 구비한다.
트리밍전류 발생부(170)는 제1 서브 트리밍전류 발생부(172) 및 제2 서브 트리밍전류 발생부(174)를 구비한다.
도 2를 참조하여 본 발명에 따른 반도체 메모리 장치(100)의 동작이 설명된다. 우선, 트리밍 모드에서의 본 발명에 따른 반도체 메모리 장치(100)의 동작을 살펴본다.
기준전압 출력부(150)의 연산증폭기(OP1)는 기준전류 발생기(P1) 및 기준저항(R1) 사이의 노드에 걸리는 기준전압(Vref) 및 ATE(120)로부터 인가되는 외부전압(Vext) 사이의 전압을 비교한 다음, 비교 결과를 기준전류 발생기(P1)의 게이트로 출력한다. 기준전류 발생기(P1)의 게이트에 걸리는 전압에 따라 기준전류 발생기(P1)에 흐르는 전류값이 변하고, 그에 따라 기준전압(Vref)은 외부전압(Vext)와 같은 크기로 조정된다.
내부전압 출력부(140)의 밴드 갭 레퍼런스 회로(142)는 소정의 밴드 갭 레퍼런스 전압(Vbgr)을 출력한다. 연산증폭기(OP2)는 내부전류 발생기(P2) 및 내부저항(R2) 사이의 노드에 걸리는 내부전압(Vin) 및 밴드 갭 레퍼런스 전압(Vbgr) 사이의 전압을 비교한 다음, 비교 결과를 내부전류 발생기(P2)의 게이트로 출력한다. 내부전류 발생기(P2)의 게이트에 걸리는 전압에 따라 내부전류 발생기(P2)에 흐르는 전류값이 변하고, 그에 따라 내부전압(Vin)은 밴드 갭 레퍼런스 전압(Vbgr)과 같은 크기로 조정된다.
트리밍전압 출력부(190)의 PMOS 트랜지스터(P3)의 게이트는 내부전압 출력부(140)의 내부전류 발생기(P2)의 게이트와 연결되므로, PMOS 트랜지스터(P3)에는 내부전류 발생기(P2)에 흐르는 전류와 동일한 크기의 전류가 흐른다. 또한, 저항(R3)은 내부전압 출력부(140)의 내부저항(R2)와 같은 크기이므로, PMOS 트랜지스터(P3) 및 저항(R3) 사이의 노드에 걸리는 내부전압(Vin)은 내부전류 발생기(P2) 및 내부저항(R2) 사이의 노드에 걸리는 내부전압(Vin)과 같은 크기를 갖는다.
즉, 트리밍전압 출력부(190)는 내부전압 출력부(140)의 내부전압(Vin)과 같은 크기의 내부전압(Vin)을 출력한다.
제어신호 출력부(160)의 연산증폭기(OP3)는 기준전압 출력부(150)의 기준전압(Vref) 및 트리밍전압 출력부(190)의 내부전압(Vin) 사이의 전압을 비교하여, 비교 결과를 업신호(UP) 또는 다운신호(DOWN)로 출력한다. 예를 들면, 내부전압(Vin)이 기준전압(Vref)보다 작은 경우 업신호(UP)를 출력하고, 내부전압(Vin)이 기준전압(Vref)보다 큰 경우 다운신호(DOWN)를 출력한다.
카운터(162)는 업신호(UP) 또는 다운신호(DOWN)를 누적하여, 누적된 값을 디지털 값으로 출력한다. 즉, 카운터(162)의 출력은 기준전압(Vref) 및 내부전압(Vin) 사이의 전압 차이를 나타낸다.
서브 제어신호 출력부(164)는 카운터(162)의 출력 값에 대응되는 값을 갖는 제1 트리밍전류 제어신호(ICON1)를 제1 서브 트리밍전류 발생부(172) 및 제2 서브 트리밍전류 발생부(174)로 출력한다.
제1 서브 트리밍전류 발생부(172)는 업신호(UP)에 대응되는 제1 트리밍전류 제어신호(ICON1)를 수신하는 경우, 트리밍전압 출력부(190)에 트리밍전류(Itrim)를 공급한다. 이 때, 트리밍전압 출력부(190)의 저항(R3)에는 PMOS 트랜지스터(P2)의 전류에 트리밍전류(Itrim)가 더해진 만큼의 전류가 흐른다. 그러므로, 저항(R3)에 걸리는 내부전압(Vin)은 트리밍전류(Itrim)에 저항(R3)을 곱한 값만큼 높아진다.
제2 서브 트리밍전류 발생부(174)는 다운신호(DOWN)에 대응되는 제1 트리밍전류 제어신호(ICON1)를 수신하는 경우, 트리밍전압 출력부(190)로부터 트리밍전류(Itrim)를 유출시킨다. 이 때, 트리밍전압 출력부(190)의 저항(R3)에는 PMOS 트랜지스터(P2)의 전류에서 트리밍전류(Itrim)가 빼진 만큼의 전류가 흐른다. 그러므로, 저항(R3)에 걸리는 내부전압(Vin)은 트리밍전류(Itrim)에 저항(R3)을 곱한 값만큼 낮아진다.
상기 트리밍 과정을 거쳐서 조정된 내부전압(Vin)은 제어신호 출력부(160)의 연산증폭기(OP3)로 다시 입력되어서, 기준전압 출력부(150)의 기준전압(Vref)와 다시 비교된다. 그 다음, 상기 트리밍 과정이 다시 수행되어 내부전압(Vin)의 크기가 조정된다.
즉, 트리밍 모드에서는 앞서 설명된 트리밍 과정이 여러 번 수행되면서, 내부전압(Vin)은 기준전압(Vref) 즉, 외부전압(Vext)과 같은 크기로 조정되어 트리밍전압(Vout)으로 출력된다.
트리밍 과정이 완료되어 제어신호 출력부(160)의 연산증폭기(OP3)로 동일한 크기의 기준전압(Vref) 및 내부전압(Vin)이 입력되는 경우, 서브 제어신호 출력부(164)는 불휘발성 메모리 셀들(180)로 트리밍 완료신호(CONEND) 및 제1 트리밍전류 제어신호(ICON1)를 출력한다. 불휘발성 메모리 셀들(180)은 트리밍 완료신호(CONEND)에 응답하여, 그 시점에서의 제1 트리밍전류 제어신호(ICON1)를 저장한다.
다음으로, 정상 모드에서의 본 발명에 따른 반도체 메모리 장치(100)의 동작을 살펴본다.
정상 모드에서는, 기준전압 출력부(150) 및 제어신호 출력부(160)는 동작하지 않는 것이 바람직하다.
정상 모드에서, 복수개의 불휘발성 메모리 셀들(180)은 트리밍 모드에서 저장된 제1 트리밍전류 제어신호(ICON1)에 대응되는 제2 트리밍전류 제어신호(ICON2)를 출력한다. 제2 트리밍전류 제어신호(ICON2)는 제1 트리밍전류 제어신호(ICON1)와 같은 값을 갖는 것이 바람직하다. 앞서 설명된 대로 제1 트리밍전류 제어신호(ICON1)는 기준전압(Vref) 즉, 외부전압(Vext)과 내부전압(Vin) 사이의 전압 차이에 대응되는 값을 가진다. 그러므로, 제2 트리밍전류 제어신호(ICON2)도 기준전압(Vref) 즉, 외부전압(Vext)과 내부전압(Vin) 사이의 전압 차이에 대응되는 값을 가진다.
제1 서브 트리밍전류 발생부(172)는 제2 트리밍전류 제어신호(ICON2)에 응답하여, 트리밍전압 출력부(190)에 트리밍전류(Itrim)를 공급한다. 제2 서브 트리밍전류 발생부(174)는 제2 트리밍전류 제어신호(ICON2)에 응답하여, 트리밍전압 출력부(190)로부터 트리밍전류(Itrim)를 유출시킨다.
한편, 내부전압 출력부(140)는 밴드 갭 레퍼런스 전압(Vbgr)과 같은 크기의 내부전압(Vin)을 출력한다. 트리밍전압 출력부(190)는 내부전압 출력부(140)의 내부전압(Vin)과 같은 크기의 내부전압(Vin)을 출력한다. 내부전압 출력부(140) 및 트리밍전압 출력부(190)가 내부전압(Vin)을 출력하는 과정은 앞서 설명된 트리밍 모드에서 내부전압(Vin)을 출력하는 과정과 유사하므로 자세한 설명은 생략된다.
트리밍전압 출력부(190)는 트리밍전류(Itrim)에 응답하여, 트리밍 모드에서 입력되었던 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다. 트리밍전압 출력부(190)가 트리밍전류(Itrim)에 응답하여 트리밍전압(Vout)을 출력하는 과정은 앞서 설명된 트리밍 모드에서의 트리밍전압(Vout)을 출력하는 과정과 유사하므로 자세한 설명은 생략된다. 단, 정상 모드에서는 불휘발성 메모리 셀들(180)에 저장된 제2 트리밍전류 제어신호(ICON2)에 응답하여, 트리밍전압(Vout)을 출력한다. 그러므로, 정상 모드에서는 외부전압(Vext)이 공급되지 않고도, 정확한 트리밍전압(Vout)을 출력할 수 있는 효과가 있다.
도 3은 도 1의 반도체 메모리 장치의 내부 구조를 나타내는 다른 회로도이다.
도 3을 참조하면, 기준전압 출력부(250)는 기준저항(R4)을 구비한다. 트리밍 모드에서, 기준전압 출력부(250)는 ATE(120)로부터 공급되는 외부전류(Iext)을 기준저항(R4)으로 흐르게 한다. 이 경우 기준저항(R4)에는 외부전류(Iext)값에 기준저항(R4)값을 곱한 만큼의 기준전압(Vext)이 걸린다. 기준전압 출력부(250)는 기준전압(Vref)을 제어신호 출력부(160)로 출력한다.
즉, 도 2의 기준전압 출력부(150)는 ATE(120)로부터 외부전압(Vext)을 수신하여, 외부전압(Vext)과 동일한 기준전압(Vref)을 출력한다. 반면에, 도 3의 기준전압 출력부(250)는 ATE(120)로부터 외부전류(Iext)를 수신하여, 기준전압(Vref)을 출력한다.
도 3의 반도체 메모리 장치의 내부 구조를 나타내는 다른 회로도는 도 2의 반도체 메모리 장치의 내부 구조를 나타내는 하나의 회로도와 기준전압 출력부 (250)를 제외하고 구성요소들 및 동작에 있어서 서로 유사하다. 그러므로 당업자라면 앞서의 설명으로부터 도 3의 반도체 메모리 장치의 내부 구조를 나타내는 다른 회로도에 대해서 이해할 수 있을 것이므로 도 3의 반도체 메모리 장치의 내부 구조를 나타내는 다른 회로도에 대한 자세한 설명은 생략된다.
도 4는 도 2 및 도 3의 트리밍전류 발생부를 나타내는 회로도이다.
도 4를 참조하면, 트리밍전류 발생부(170)의 제1 서브 트리밍전류 발생부(172)는 복수개의 트랜지스터들(TA1~TAn) 및 복수개의 트랜지스터들(TA1~TAn) 각각에 직렬로 각각 연결되는 복수개의 스위치들(SA1~SAn)을 구비한다. 제2 서브 트리밍전류 발생부(174)는 복수개의 트랜지스터들(TB1~TBn) 및 복수개의 트랜지스터들(TB1~TBn) 각각에 직렬로 각각 연결되는 복수개의 스위치들(SB1~SBn)을 구비한다. 복수개의 트랜지스터들(TA1~TAn, TB1~TBn)은 각각 서로 다른 폭/길이(W/L) 비율을 가질 수 있다.
트랜지스터들(TA1~TAn, TB1~TBn)의 게이트들에는 제1 게이트전압(Vga) 또는 제2 게이트전압(Vgb)이 인가된다. 제1 게이트전압(Vga) 또는 제2 게이트전압(Vgb)은 트리밍전류(Itrim)를 구성할 수 있는 만큼의 전류들이 트랜지스터들(TA1~TAn, TB1~TBn)에 흐를 수 있도록 하는 범위의 전압이다.
내부전압(Vin)이 기준전압(Vref)보다 작은 경우, 즉, 트리밍전류 발생부(170)가 트리밍전압 출력부(190)로 트리밍전류(Itrim)를 공급하는 경우를 살펴본다.
트리밍 모드에서 제1 서브 트리밍전류 발생부(172)는 제1 트리밍전류 제어신 호(ICON1)에 응답하여 복수개의 스위치들(SA1~SAn)을 각각 온-오프함으로써, 직렬로 각각 연결되는 트랜지스터들(TA1~TAn)에 전류가 흐르도록 하거나 전류가 흐르지 않도록 한다. 정상 모드에서 제1 서브 트리밍전류 발생부(172)는 제2 트리밍전류 제어신호(ICON2)에 응답하여 트랜지스터들(TA1~TAn)의 전류를 온-오프 시킨다.
즉, 제1 서브 트리밍전류 발생부(172)는 제1 트리밍전류 제어신호(ICON1) 또는 제2 트리밍전류 제어신호(ICON2)에 응답하여, 일부 스위치들(SA1~SAn)을 각각 온-오프한다. 그럼으로써, 일부 트랜지스터들(TA1~TAn)에 전류가 흐르도록 조정한 다음, 트랜지스터들(TA1~TAn)에 흐르는 전류를 합하여 트리밍전류(Itrim)로 출력한다.
한편, 제2 서브 트리밍전류 발생부(174)는 제1 트리밍전류 제어신호(ICON1) 또는 제2 트리밍전류 제어신호(ICON2)에 응답하여 모든 스위치들(SB1~SBn)을 오프시킴으로써, 모든 트랜지스터들(TB1~TBn)에 전류가 흐르지 않도록 한다.
내부전압(Vin)이 기준전압(Vref)보다 큰 경우, 즉, 트리밍전류 발생부(170)가 트리밍전압 출력부(190)로부터 트리밍전류(Itrim)를 유출시키는 경우를 살펴본다.
제1 서브 트리밍전류 발생부(172)는 제1 트리밍전류 제어신호(ICON1) 또는 제2 트리밍전류 제어신호(ICON2)에 응답하여 모든 스위치들(SA1~SAn)을 오프시킴으로써, 모든 트랜지스터들(TA1~TAn)에 전류가 흐르지 않도록 한다.
제2 서브 트리밍전류 발생부(174)는 제1 트리밍전류 제어신호(ICON1) 또는 제2 트리밍전류 제어신호(ICON2)에 응답하여, 일부 스위치들(SB1~SBn)을 각각 온- 오프한다. 그럼으로써, 일부 트랜지스터들(TB1~TBn)에 전류가 흐르도록 한 다음, 트랜지스터들(TB1~TBn)에 흐르는 전류를 더한만큼의 트리밍전류(Itrim)를 트리밍전압 출력부(190)로부터 유출시킨다.
또한, 복수개의 트랜지스터들(TA1~TAn, TB1~TBn)은 각각 서로 다른 폭/길이(W/L) 비율을 가지므로, 복수개의 트랜지스터들(TA1~TAn, TB1~TBn)에는 각각 서로 다른 크기의 전류가 흐른다. 그러므로, 제1 서브 트리밍전류 발생부(172) 및 제2 서브 트리밍전류 발생부(174)는 좀 더 정밀한 트리밍전류(Itrim)를 출력 또는 유출할 수 있다. 그럼으로써, 트리밍전압 출력부(190)는 내부전압(Vin)을 외부전압(Vext)과 완전히 동일하도록 조정할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 제어신호 출력부, 불휘발성 메모리 셀들 및 트리밍 수행부를 구비한다.
제어신호 출력부(160)는 트리밍 모드에서 소정의 내부전압(Vin) 및 반도체 메모리 장치의 외부로부터 인가되는 외부전압(Vext) 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호(ICON1)를 출력하고, 정상 모드에서 동작하지 않는다.
불휘발성 메모리 셀들(180)은 트리밍 모드에서 제1 트리밍전류 제어신호(ICON1)를 저장하고, 정상 모드에서 제1 트리밍전류 제어신호(ICON1)에 대응되는 제2 트리밍전류 제어신호(ICON2)를 출력한다.
트리밍 수행부는 제1 트리밍전류 제어신호(ICON1)에 응답하여 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력하고, 정상 모드에서 제2 트리밍전류 제어신호(ICON2)에 응답하여 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다.
트리밍 수행부는 트리밍전류 발생부(190) 및 트리밍전압 출력부(170)를 구비할 수 있다. 트리밍전류 발생부(190)는 트리밍 모드에서 제1 트리밍전류 제어신호(ICON1)에 대응되는 크기의 트리밍전류(Itrim)를 출력하고, 정상 모드에서 제2 트리밍전류 제어신호(ICON2)에 대응되는 크기의 트리밍전류(Itrim)를 출력한다.
트리밍전압 출력부(180)는 트리밍 모드에서 내부전압(Vin)을 제어신호 출력부(160)로 출력하며, 트리밍 모드 및 정상 모드에서 트리밍전류(Itrim)에 응답하여 외부전압(Vext)과 같은 크기로 내부전압(Vin)을 조정하여 트리밍전압(Vout)으로 출력한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 앞서 설명된 본 발명에 따른 반도체 메모리 장치(100)와 기술적 사상이 동일하며, 본 발명에 따른 반도체 메모리 장치(100)의 동작에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 대해서 이해할 수 있을 것이므로 본 발명의 다른 실시예에 따른 반도체 메모리 장치에 대한 자세한 설명은 생략된다.
본 발명에 따른 반도체 메모리 장치에서 정확한 트리밍전압 발생 방법은 제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장하는 단계, 트리밍전류를 출력하는 단계 및 트리밍전압으로 출력하는 단계를 포함한다.
제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장하는 단계는 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사 이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장한다. 트리밍전류를 출력하는 단계는 상기 복수개의 메모리 셀들에 저장된 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력한다. 트리밍전압으로 출력하는 단계는 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력한다.
본 발명에 따른 트리밍전압 발생방법은 정상 모드에서는 상기 트리밍전류를 출력하는 단계 및 상기 트리밍전압으로 출력하는 단계만 수행되는 것이 바람직하다.
본 발명에 따른 트리밍전압 발생방법은 앞서 설명된 본 발명에 따른 반도체 메모리 장치(100)와 기술적 사상이 동일하며, 본 발명에 따른 반도체 메모리 장치(100)의 동작에 대응된다. 그러므로 당업자라면 앞서의 설명으로부터 본 발명에 따른 트리밍전압 발생방법에 대해서 이해할 수 있을 것이므로 본 발명에 따른 트리밍전압 발생방법에 대한 자세한 설명은 생략된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치 및 반도체 메모리 장치에서 트리밍전압 발생방법은 실제 동작시에 외부로부터 전압을 입력받지 않고도 정확한 트리밍전압을 출력할 수 있는 장점이 있다.

Claims (34)

  1. 정확한 트리밍전압을 발생하는 반도체 메모리 장치에 있어서,
    트리밍 모드에서 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 출력하는 전압 트리밍부;
    상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호를 저장하고, 정상 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 제2 트리밍전류 제어신호를 출력하는 복수개의 메모리 셀들; 및
    상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하고, 상기 정상 모드에서 상기 제2 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하는 트리밍전류 발생부를 구비하고,
    상기 전압 트리밍부는 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀들은,
    불휘발성 메모리 셀들인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 전압 트리밍부는,
    상기 트리밍 모드에서 상기 내부전압을 출력하고, 상기 트리밍 모드 및 상기 정상 모드에서 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하는 트리밍전압 출력부; 및
    상기 트리밍 모드에서, 상기 외부전압 및 상기 내부전압 사이의 전압 차이에 대응되는 상기 제1 트리밍전류 제어신호를 출력하는 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 전압 트리밍부는,
    상기 내부전압을 발생하여 상기 트리밍전압 출력부로 공급하는 내부전압 출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 트리밍전류 발생부는,
    상기 내부전압이 상기 외부전압보다 작은 경우, 상기 트리밍전압 출력부에 상기 트리밍전류를 공급하는 제1 서브 트리밍전류 발생부; 및
    상기 내부전압이 상기 외부전압보다 큰 경우, 상기 트리밍전압 출력부로부터 상기 트리밍전류를 유출시키는 제2 서브 트리밍전류 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1 서브 트리밍전류 발생부 및 제2 서브 트리밍전류 발생부는,
    서로 병렬로 연결되고, 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 전류를 발생시키는 복수개의 전류 발생기들을 각각 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 복수개의 전류 발생기들은,
    복수개의 트랜지스터들인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1 서브 트리밍전류 발생부 또는 제2 서브 트리밍전류 발생부는,
    상기 복수개의 트랜지스터들 각각에 직렬로 각각 연결되는 복수개의 스위치들을 더 구비하고,
    상기 복수개의 스위치들은 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 온-오프됨으로써, 상기 직렬로 연결되는 트랜지스터들에 전류가 흐르도록 하거나 전류가 흐르지 않도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 복수개의 트랜지스터들은,
    각각 서로 다른 폭/길이(W/L) 비율을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제4항에 있어서, 상기 제어신호 출력부는,
    상기 내부전압이 상기 외부전압과 같은 크기로 조정된 시점에서 상기 불휘발성 메모리 셀들로 트리밍 완료신호를 출력하고,
    상기 불휘발성 메모리 셀들은, 상기 트리밍 완료신호에 응답하여 상기 제1 트리밍전류 제어신호를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제4항에 있어서,
    소정의 기준전류를 발생하는 기준전류 발생기;
    상기 기준전류 발생기에 직렬로 연결되는 기준저항; 및
    상기 기준전류 발생기 및 상기 기준저항 사이의 노드 전압 및 ATE(Automated Test Equipment)로부터 인가되는 상기 외부전압 사이의 전압 차이를 출력하는 연산 증폭기를 구비하는 기준전압 출력부를 더 구비하고,
    상기 기준전류 발생기는 상기 연산 증폭기의 출력에 대응되는 크기의 상기 기준전류를 발생하고,
    상기 기준전압 출력부는 상기 기준전류 발생기 및 상기 기준저항 사이의 노드 전압을 상기 외부전압과 동일하도록 조정하여 상기 제어신호 출력부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제4항에 있어서,
    기준저항을 구비하며, ATE로부터 공급되는 외부전류를 상기 기준저항을 통하여 흐르도록 하고, 상기 기준저항에 걸리는 전압을 상기 제어신호 출력부로 출력하 는 기준전압 출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1항에 있어서, 상기 트리밍 모드는,
    소정의 외부전압이 외부로부터 상기 반도체 메모리 장치로 인가되는 모드이고,
    상기 정상 모드는, 상기 외부전압이 상기 반도체 메모리 장치로 인가되지 않는 모드인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제1항에 있어서, 상기 제1 트리밍전류 제어신호 및 상기 제2 트리밍전류 제어신호는 동일한 값인 것을 특징으로 하는 반도체 메모리 장치.
  15. 정확한 트리밍전압을 발생하는 반도체 메모리 장치에 있어서,
    트리밍 모드에서 소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 출력하고, 정상 모드에서 동작하지 않는 제어신호 출력부;
    상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호를 저장하고, 정상 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 제2 트리밍전류 제어신호를 출력하는 복수개의 불휘발성 메모리 셀들; 및
    상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하고, 상 기 정상 모드에서 상기 제2 트리밍전류 제어신호에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하는 트리밍 수행부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 트리밍 수행부는,
    상기 트리밍 모드에서 상기 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하고, 상기 정상 모드에서 상기 제2 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하는 트리밍전류 발생부; 및
    상기 트리밍 모드에서 상기 내부전압을 상기 제어신호 출력부로 출력하며, 상기 트리밍 모드 및 상기 정상 모드에서 상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하는 트리밍전압 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 내부전압을 발생하여 상기 트리밍전압 출력부로 공급하는 내부전압 출력부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 트리밍전류 발생부는,
    상기 내부전압이 상기 외부전압보다 작은 경우, 상기 트리밍전압 출력부에 상기 트리밍전류를 공급하는 제1 서브 트리밍전류 발생부; 및
    상기 내부전압이 상기 외부전압보다 큰 경우, 상기 트리밍전압 출력부로부터 상기 트리밍전류를 유출시키는 제2 서브 트리밍전류 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제1 서브 트리밍전류 발생부 및 제2 서브 트리밍전류 발생부는,
    서로 병렬로 연결되고, 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 전류를 발생시키는 복수개의 전류 발생기들을 각각 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 복수개의 전류 발생기들은,
    복수개의 트랜지스터들인 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제1 서브 트리밍전류 발생부 및 제2 서브 트리밍전류 발생부는,
    상기 복수개의 트랜지스터들 각각에 직렬로 각각 연결되는 복수개의 스위치들을 더 구비하고,
    상기 복수개의 스위치들은 상기 제1 또는 제2 트리밍전류 제어신호에 응답하여 각각 온-오프됨으로써, 상기 직렬로 연결되는 트랜지스터들에 전류가 흐르도록 하거나 전류가 흐르지 않도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 복수개의 트랜지스터들은,
    각각 서로 다른 폭/길이(W/L) 비율을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제17항에 있어서, 상기 제어신호 출력부는,
    상기 내부전압이 상기 외부전압과 같은 크기로 조정된 시점에서 상기 불휘발성 메모리 셀들로 트리밍 완료신호를 출력하고,
    상기 불휘발성 메모리 셀들은, 상기 트리밍 완료신호에 응답하여 상기 제1 트리밍 전류제어신호를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제17항에 있어서, 상기 제어신호 출력부는,
    소정의 기준전류를 발생하는 기준전류 발생기;
    상기 기준전류 발생기에 직렬로 연결되는 기준저항; 및
    상기 기준전류 발생기 및 상기 기준저항 사이의 노드 전압 및 ATE로부터 인가되는 상기 외부전압 사이의 전압 차이를 출력하는 연산 증폭기를 구비하는 기준전압 출력부를 더 구비하고,
    상기 기준전류 발생기는 상기 연산 증폭기의 출력에 대응되는 크기의 상기 기준전류를 발생하고,
    상기 기준전압 출력부는 상기 기준전류 발생기 및 상기 기준저항 사이의 노 드 전압을 상기 외부전압과 동일하도록 조정하여 상기 제어신호 출력부로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제15항에 있어서, 상기 트리밍 모드는,
    소정의 외부전압이 외부로부터 반도체 메모리 장치로 인가되는 모드이고,
    상기 정상 모드는, 상기 외부전압이 반도체 메모리 장치로 인가되지 않는 모드인 것을 특징으로 하는 반도체 메모리 장치.
  26. 제15항에 있어서, 상기 제1 트리밍전류 제어신호 및 상기 제2 트리밍전류 제어신호는 동일한 값인 것을 특징으로 하는 반도체 메모리 장치.
  27. 복수개의 메모리 셀들을 구비하는 반도체 메모리 장치에서의 트리밍전압 발생방법에 있어서,
    소정의 내부전압 및 상기 반도체 메모리 장치의 외부로부터 인가되는 외부전압 사이의 전압 차이에 대응되는 제1 트리밍전류 제어신호를 상기 복수개의 메모리 셀들에 저장하는 단계;
    상기 복수개의 메모리 셀들에 저장된 제1 트리밍전류 제어신호에 대응되는 크기의 트리밍전류를 출력하는 단계; 및
    상기 트리밍전류에 응답하여 상기 외부전압과 같은 크기로 상기 내부전압을 조정하여 상기 트리밍전압으로 출력하는 단계를 포함하는 것을 특징으로 하는 트리 밍전압 발생방법.
  28. 제27항에 있어서,
    상기 외부전압이 상기 반도체 메모리 장치로 인가되지 않는 정상 모드에서는, 상기 트리밍전류를 출력하는 단계 및 상기 트리밍전압으로 출력하는 단계만 수행되는 것을 특징으로 하는 트리밍전압 발생방법.
  29. 제27항에 있어서, 상기 메모리 셀들은,
    불휘발성 메모리 셀들인 것을 특징으로 하는 트리밍전압 발생방법.
  30. 제29항에 있어서,
    상기 내부전압을 발생하는 단계를 더 포함하는 것을 특징으로 하는 트리밍전압 발생방법.
  31. 제30항에 있어서, 상기 트리밍 전류를 출력하는 단계는,
    상기 내부전압이 상기 외부전압보다 작은 경우, 상기 트리밍전압 출력부에 상기 트리밍 전류를 공급하는 단계; 및
    상기 내부전압이 상기 외부전압보다 큰 경우, 상기 트리밍전압 출력부로부터 상기 트리밍 전류를 유출시키는 단계를 포함하는 것을 특징으로 하는 트리밍전압 발생방법.
  32. 제31항에 있어서, 상기 트리밍 전류를 공급하는 단계 또는 상기 트리밍 전류를 유출시키는 단계는,
    상기 제1 트리밍 전류제어신호에 응답하여 복수개의 전류들을 각각 발생시키는 단계; 및
    상기 복수개의 전류들을 합하여 상기 트리밍 전류로 출력하는 단계를 포함하는 것을 특징으로 하는 트리밍전압 발생방법.
  33. 제32항에 있어서, 상기 복수개의 전류들을 각각 발생시키는 단계는,
    서로 다른 크기의 전류들을 각각 발생시키는 것을 특징으로 하는 트리밍전압 발생방법.
  34. 제29항에 있어서, 상기 제1 트리밍 전류제어신호를 상기 복수개의 불휘발성 메모리 셀들에 저장하는 단계는,
    상기 내부전압이 상기 외부전압과 같은 크기로 조정된 시점에서 상기 불휘발성 메모리 셀들로 트리밍 완료신호를 출력하는 단계; 및
    상기 트리밍 완료신호에 응답하여 상기 제1 트리밍 전류제어신호를 상기 불휘발성 메모리 셀들에 저장하는 단계를 포함하는 것을 특징으로 하는 트리밍전압 발생방법.
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