CN116827118A - 电荷泵浦结构和eeprom - Google Patents

Abstract

本申请实施例提供了一种电荷泵浦结构和EEPROM，该结构包括：升压电路，其电压输入端用于与第一电源电连接，用于根据时钟输入端接收到的时钟信号，对输入电压进行升压得到输出电压后输出；转换电路，用于根据写入数据中目标电平的数量，输出参考电压，参考电压与数量为线性关系，写入数据包括目标电平；比较电路，其第一输入端与转换电路的输出端电连接，第二输入端与升压电路的电压输出端电连接，用于对参考电压和输出电压进行比较，并输出比较结果；控制电路，其输入端与比较电路的输出端电连接，输出端与时钟输入端电连接，控制电路用于根据比较结果确定是否输出时钟信号，以控制升压电路的升压数值。

Description

电荷泵浦结构和EEPROM

技术领域

本申请实施例涉及电子技术领域，具体而言，涉及一种电荷泵浦结构和EEPROM(Electrically Erasable Programmable Read Only Memory，带电可擦可编程只读存储器)。

背景技术

现今计算机及电子产品蓬勃发展，对ROM(Read Only Memory，只读存储器)的需求已不像以往主要用于程序内存，越来越多的电子产品已将ROM作为资料内存使用，更甚至有人提出以ROM来取代计算机产品中DRAM的可行性。事实上，ROM在此方面的运用，无论是Cell(单元)的面积或非依电性(Nonvolatile Memory)的特性都在显现ROM的发展优势，但目前仍有许多瓶颈尚无法克服，如读写时间、写入次数等。尽管如此，还是已有许多对速度及写入次数要求不高的产品大量运用ROM作为资料内存，如PDA(personal digital assistant，掌上电脑)、数位相机、Audio Player(音频播放器)以及行动电话等等。

随着半导体技术的进步，Flash ROM(快速擦写只读编程器)的应用也随之普遍，基本各类电子产品中皆用到了Flash ROM，由于制程技术的精进，使得小尺寸大容量的FlashROM产品诞生，进而在Signal Chip Platform(信号芯片平台)的应用中得到多的便利，但同样的，当迈入50nm制程的时刻，短Channel(沟道)的互耦问题也跟着日益严重，因此，Floating gate(浮栅)已渐渐无法在更小的制程中得到优势，取而代之的是SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化物-氮化物-氧化物-氧化物-硅)的制程技术，在应用中，为加快读写速度(尤其是写)，多Channel的设计及增加资料汇流排(DataBus)宽度是目前最常见也最容易的方法。

但随着资料汇流排宽度增加，由于资料汇流排宽度的不同，Flash ROM在擦除以及烧录过程中所需的电流也不同，电流的变化使得内存单元的源极线电压在不同资料条件下会发生变化，对Flash ROM的可靠度产生影响。

发明内容

本申请实施例提供了一种电荷泵浦结构和EEPROM，以至少解决相关技术中资料汇流排宽度的不同使得Flash ROM擦写过程源极电压发生变化，影响Flash ROM的可靠度的问题。

根据本申请的一个实施例，提供了一种电荷泵浦结构，包括：升压电路，包括时钟输入端、电压输入端和电压输出端，所述升压电路的电压输入端用于与第一电源电连接，所述升压电路用于接收所述第一电源的输入电压，根据所述时钟输入端接收到的时钟信号，对所述输入电压进行升压得到输出电压后输出；转换电路，用于接收写入数据，还用于根据所述写入数据中目标电平的数量，输出参考电压，所述参考电压与所述数量为线性关系，所述写入数据包括多个逻辑电平，多个所述逻辑电平包括所述目标电平；比较电路，包括第一输入端、第二输入端和输出端，所述比较电路的第一输入端与所述转换电路的输出端电连接，所述比较电路的第二输入端与所述升压电路的电压输出端电连接，所述比较电路用于接收所述参考电压和所述输出电压，对所述参考电压和所述输出电压进行比较，并输出比较结果；控制电路，所述控制电路的输入端与所述比较电路的输出端电连接，所述控制电路的输出端与所述时钟输入端电连接，所述控制电路用于根据所述比较结果确定是否输出所述时钟信号，以控制所述升压电路的升压数值。

在一个示例性实施例中，所述转换电路包括：第一电流源；多个第一电流镜，所述第一电流镜包括第一开关管和第二开关管，所述第一开关管的控制端一一对应地接收所述逻辑电平，所述第一开关管的第一端与所述第二开关管的第一端电连接，所述第一开关管的第二端用于与第二电源电连接，所述第二开关管的控制端与所述第一电流源的输出端电连接；至少一个第二电流镜，所述第二电流镜包括第三开关管和第四开关管，所述第三开关管的控制端用于与第三电源电连接，所述第三开关管的第一端与所述第四开关管的第一端电连接，所述第三开关管的第二端用于与所述第二电源电连接，所述第四开关管的控制端与所述第一电流源的输出端电连接；第一分压模块，所述第一分压模块的第一端为所述转换电路的输出端，所述第一分压模块的第一端分别与各所述第二开关管的第二端以及各所述第四开关管的第二端电连接。

在一个示例性实施例中，所述第一电流源包括：第五开关管，所述第五开关管的第一端用于与第三电源电连，所述第五开关管的控制端与所述第五开关管的第二端电连接，所述第五开关管的控制端为所述第一电流源的输出端；第六开关管，所述第六开关管的掺杂类型与所述五开关管的掺杂类型不同，所述第六开关管的第一端与所述第五开关管的第二端电连接，所述第六开关管的第二端接地，所述第六开关管的控制端与所述第六开关管的第一端电连接。

在一个示例性实施例中，所述转换电路还包括以下至少之一：第二分压模块，所述第一分压模块的第一端通过所述第二分压模块，与各所述第二开关管的第二端以及各所述第四开关管的第二端电连接；第七开关管，所述第七开关管的第一端与所述第一分压模块的第二端电连接，所述第七开关管的第二端接地，所述第七开关管的控制端用于与第五电源电连接。

在一个示例性实施例中，所述第一电流镜可通过的最大电流小于所述第二电流镜可通过的最大电流。

在一个示例性实施例中，所述时钟输入端有多个，所述控制电路包括：与非门电路，所述与非门电路的第一输入端为所述控制电路的输入端，所述与非门电路的第二输入端用于接收原始时钟信号；多个反相器电路，所述反相器电路依次串联，位于串联头部的所述反相器电路的输入端与所述与非门电路的输出端电连接，各所述反相器电路的输出端与所述时钟输入端一一对应电连接。

在一个示例性实施例中，所述比较电路包括差动放大器，所述差动放大器用于在所述参考电压大于所述输出电压的情况下输出第一电压，在所述参考电压小于所述输出电压的情况下，输出第二电压，其中，所述第一电压大于所述第二电压。

在一个示例性实施例中，所述升压电路包括：第八开关管，所述第八开关管的第一端为所述升压电路的电压输入端，所述第八开关管的第二端与所述第八开关管的控制端电连接；多个第九开关管和多个第十开关管，所述第九开关管的控制端与第二端电连接，所述第十开关管的控制端与第二端电连接，所述第九开关管的两端与所述第十开关管的两端交替串联，其中，位于串联头部的所述第九开关管的第一端与所述第八开关管的第二端电连接，位于串联尾部的所述第十开关管的第二端为所述升压电路的电压输出端；多个第一储能模块，所述第一储能模块的第一端与所述第九开关管的控制端一一对应电连接，每相邻的两个所述第一储能模块的第二端电连接后作为一个所述时钟输入端；多个第二储能模块，所述第二储能模块的第一端与所述第十开关管的控制端一一对应电连接，每相邻的两个所述第二储能模块第二端电连接后作为一个所述时钟输入端；第三储能模块，所述第三储能模块的第一端与位于串联尾部的所述第十开关管的第二端电连接，所述第三储能模块的第二端接地。

在一个示例性实施例中，所述电压输出端包括第一输出端和第二输出端，位于串联尾部的所述第十开关管的第二端为所述第一输出端，所述升压电路还包括：第三分压模块，所述第三分压模块的第一端与所述第一输出端电连接；第四分压模块，所述第四分压模块的第一端与所述第三分压模块的第二端电连接，所述第四分压模块的第二端接地，所述第四分压模块的第一端为所述第二输出端，所述第二输出端与所述比较电路的第二输入端电连接。

根据本申请的另一个实施例，还提供了一种EEPROM，包括：任一种所述的电荷泵浦结构。

通过本申请，通过升压电路根据时钟信号对输入电压进行升压，得到输出电压，通过转换电路根据接收的写入数据中目标电平的数量，输出与该数量线性相关的参考电压给比较电路，通过比较电路将该参考电压与升压电路的输出电压的大小进行比较，输出对应的比较结果，通过控制电路根据比较结果确定是否输出时钟信号给升压电路，控制升压电压的升压值，从而控制所述输出电压的大小，实现了根据写入数据的变化及时调整输出电压，使得Flash ROM内存单元的源极电压能维持稳定，避免由于资料汇流排宽度的不同使得Flash ROM擦写过程源极电压发生变化，影响Flash ROM的可靠度的问题，保证了Flash ROM的可靠性较高。

附图说明

图1是根据本申请实施例的电荷泵浦结构的示意图；

图2是根据本申请实施例的转换电路的结构示意图；

图3是根据本申请实施例的控制电路的结构示意图；

图4是根据本申请实施例的差动放大器的电路结构示意图；

图5是根据本申请实施例的升压电路的一种结构示意图；

图6是根据本申请实施例的升压电路的另一种结构示意图；

图7是根据本申请实施例的EEPROM Cell的结构示意图；

图8是根据本申请实施例的EEPROM Cell在HHI过程的结构示意图；

图9是根据本申请实施例的I-V特性曲线在逻辑0与逻辑1时Vth的差异示意图；

图10是根据本申请实施例的EEPROM Cell在CHE过程的结构示意图；

图11是根据本申请实施例的Flash ROM的电路结构示意图；

图12是根据本申请实施例的逻辑0的数量对Vsl的影响关系示意图。

其中，上述附图包括以下附图标记：

10、第一电源；11、升压电路；12、转换电路；13、比较电路；14、控制电路；110、第八开关管；111、第九开关管；112、第十开关管；113、第一储能模块；114、第二储能模块；115、第三储能模块；116、第一输出端；117、第二输出端；118、第三分压模块；119、第四分压模块；120、第一电流源；121、第一开关管；122、第二开关管；123、第二电源；124、第三开关管；125、第四开关管；126、第一分压模块；127、第五开关管；128、第三电源；129、第六开关管；1201、第二分压模块；1202、第七开关管；130、第二电流源；131、第十七开关管；132、第十八开关管；133、第七电源；134、第十九开关管；135、第二十开关管；136、第二十一开关管；137、第二十二开关管；138、第二十三开关管；139、第二十四开关管；1301、第二十五开关管；140、第十一开关管；141、第六电源；142、第十二开关管；143、第十三开关管；144、第十四开关管；145、第十五开关管；146、第十六开关管。

具体实施方式

下文中将参考附图并结合实施例来详细说明本申请的实施例。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本实施例中提供了一种电荷泵浦结构，图1是根据本申请实施例的电荷泵浦结构的结构示意图，如图1所示，该电荷泵浦结构包括：

升压电路11，包括时钟输入端、电压输入端和电压输出端，上述升压电路11的电压输入端用于与第一电源10(如图5所示)电连接，上述升压电路11用于接收上述第一电源的输入电压，根据上述时钟输入端接收到的时钟信号，对上述输入电压进行升压得到输出电压后输出；

具体地，升压电路根据时钟输入端的时钟信号开启或者关闭。上述输出电压用于给Flash ROM供压，为Flash ROM的擦写操作提供高压能量。上述时钟信号为控制上述升压电路的具体升压值的升压讯号。

转换电路12，用于接收写入数据，还用于根据上述写入数据中目标电平的数量，输出参考电压，上述参考电压与上述数量为线性关系，上述写入数据包括多个逻辑电平，多个上述逻辑电平包括上述目标电平；

具体地，多个上述逻辑电平包括高电平(对应逻辑1)和/或低电平(对应逻辑0)，上述目标电平可以为高电平，也可以为低电平，本申请中，选取低电平作为上述目标电平。

比较电路13，包括第一输入端、第二输入端和输出端，上述比较电路13的第一输入端与上述转换电路12的输出端电连接，上述比较电路13的第二输入端与上述升压电路11的电压输出端电连接，上述比较电路13用于接收上述参考电压和上述输出电压，对上述参考电压和上述输出电压进行比较，并输出比较结果；

控制电路14，上述控制电路14的输入端与上述比较电路13的输出端电连接，上述控制电路14的输出端与上述时钟输入端电连接，上述控制电路14用于根据上述比较结果确定是否输出上述时钟信号，以控制上述升压电路11的升压数值。

通过上述实施例，通过升压电路根据时钟信号对输入电压进行升压，得到输出电压，通过转换电路根据接收的写入数据中目标电平的数量，输出与该数量线性相关的参考电压给比较电路，通过比较电路将该参考电压与升压电路的输出电压的大小进行比较，输出对应的比较结果，通过控制电路根据比较结果确定是否输出时钟信号给升压电路，控制升压电压的升压值，从而控制上述输出电压的大小，实现了根据写入数据的变化及时调整输出电压，使得Flash ROM内存单元的源极电压能维持稳定，避免由于资料汇流排宽度的不同使得Flash ROM擦写过程源极电压发生变化，影响Flash ROM的可靠度的问题，保证了Flash ROM的可靠性较高。

根据本申请的一些示例性实施例，如图2所示，上述转换电路12包括：

第一电流源120；

多个第一电流镜，上述第一电流镜包括第一开关管121和第二开关管122，上述第一开关管121的控制端一一对应地接收上述逻辑电平，上述第一开关管121的第一端与上述第二开关管122的第一端电连接，上述第一开关管121的第二端用于与第二电源123电连接，上述第二开关管122的控制端与上述第一电流源120的输出端电连接；

具体地，上述第一开关管和上述第二开关管可以为任意合适的开关管，如MOS管、三极管等，本领域技术人员可以根据实际情况下灵活设置，只需要保证上述目标电平使得上述第一开关管导通即可，本申请对此不作具体限定。可选地，本申请中，上述第一开关管和上述第二开关管分别采用MOS管。其中，在上述目标电平为高电平(即逻辑1)的情况下，上述第一开关管和上述第二开关管分别为PMOS管，在上述目标电平为低电平(即逻辑0)的情况下，上述第一开关管和上述第二开关管分别为NMOS管。

至少一个第二电流镜，上述第二电流镜包括第三开关管124和第四开关管125，上述第三开关管124的控制端用于与第三电源(图中未示出)电连接，上述第三开关管124的第一端与上述第四开关管125的第一端电连接，上述第三开关管124的第二端用于与上述第二电源123电连接，上述第四开关管125的控制端与上述第一电流源120的输出端电连接；

具体地，上述第三电源用于给第三开关管提供导通电压。上述第三开关管和上述第四开关管可以为任意合适的开关管，如MOS管、三极管等，本领域技术人员可以根据实际情况下灵活设置，本申请对此不作具体限定。可选地，本申请中，上述第三开关管和上述第四开关管分别采用MOS管。更为具体地，在上述第一开关管和上述第二开关管均为PMOS管的情况下，上述第三开关管和上述第四开关管分别为PMOS管，在上述第一开关管和上述第二开关管均为NMOS管的情况下，上述第三开关管和上述第四开关管分别为NMOS管。

另外，在上述第二电流镜有多个的情况下，多个上述第二电流镜相当于并联在一起。

第一分压模块126，上述第一分压模块126的第一端为上述转换电路的输出端，上述第一分压模块126的第一端分别与各上述第二开关管122的第二端以及各上述第四开关管125的第二端电连接。

具体地，上述第一分压模块可以为任意合适的分压器件，如电阻、电容、电感或者他们的组合。可选地，如图2所示，上述第一分压模块126包括第一电阻。上述第一分压模块的第二端可以接地。

上述实施例中，通过上述第一电流源提供稳定可靠的电流信号源，流经第一电流镜的电流为上述第一电流源的1/n，n为写入数据中目标电平的数量，写入数据的逻辑电平作为第一电流镜的开关，目标电平越多，导通的第一开关管也越多，则导通的电流镜就越多，从而使得流过第一分压模块的电流增加，使得第一分压模块的第一端的电压也跟着上升，反之则下降。另外，第二电流镜为转换电路提供了基础的电流源需求，第二电流镜所提供的电流流经第一分压模块后，可以在第一分压模块的第一端保持一个基本的电压，第一电流镜则用来控制该电压的偏量。通过该电路结构实现根据写入数据的变化输出线性相关的参考电压，方便控制电路进行输出电压的及时调整，从而进一步地保证Flash ROM的可靠性。

本领域技术人员在实际应用过程中可以选择任意合适结构的电流源作为本申请的上述第一电流源。一种可选方案中，如图2所示，上述第一电流源120包括：第五开关管127，上述第五开关管127的第一端用于与第三电源128电连，上述第五开关管127的控制端与上述第五开关管127的第二端电连接，上述第五开关管127的控制端为上述第一电流源120的输出端；第六开关管129，上述第六开关管129的掺杂类型与上述第五开关管127的掺杂类型不同，上述第六开关管129的第一端与上述第五开关管127的第二端电连接，上述第六开关管129的第二端接地，上述第六开关管129的控制端与上述第六开关管129的第一端电连接。

其中，上述第二电源与上述第四电源可以为相同的电源，也可以为不同的电源。上述第五开关管和上述第六开关管可以为任意合适的开关管，如MOS管、三极管等。本申请的实施例中，上述第五开关管和上述第六开关管分别采用MOS管，且上述第五开关管为PMOS管，上述第六开关管为NMOS管。

除了上述的结构外，在一个示例性实施例中，如图2所示，上述转换电路还包括以下至少之一：第二分压模块1201，上述第一分压模块126的第一端通过上述第二分压模块1201，与各上述第二开关管122的第二端以及各上述第四开关管125的第二端电连接，也就是说，上述第二分压模块1201的第一端分别与各上述第二开关管122的第二端以及各上述第四开关管125的第二端电连接，上述第二分压模块1201的第二端与上述第一分压模块126的第一端电连接；

具体地，上述第二分压模块可以为任意合适的分压器件，如电阻、电容、电感或者他们的组合。可选地，如图2所示，上述第二分压模块1201包括第二电阻。

第七开关管1202，上述第七开关管1202的第一端与上述第一分压模块126的第二端电连接，上述第七开关管1202的第二端接地，上述第七开关管1202的控制端用于与第五电源(图中未示出)电连接。

其中，上述第五电源用于给上述第七开关管提供一个导通电压。同样地，上述第七开关管可以为现有技术中任意合适的开关器件，本申请中选择NMOS作为上述第七开关管。

上述实施例中，通过上述第二分压模块来提升上述转换电路输出端的电压值，通过上述第七开关管来控制第一分压模块、第一分压模块到地的导通或者关断，从而控制转换电路有无输出电压。

根据本申请的再一些示例性方案，上述第一电流镜可通过的最大电流小于上述第二电流镜可通过的最大电流。这样上述第二电流镜可以提供一个较大的基本电压，通过第一电流镜开启的数量来对第二电流镜提供的这个电压进行偏量调控。

在上述第一电流镜包括的第一开关管和第二开关管以及第二电流镜包括的第三开关管和第四开关管均为MOS管的情况下，可以通过设置上述第一开关管和第二开关管的宽长比，使其小于上述第三开关管和上述第四开关管的宽长比，来实现上述第一电流镜可通过的最大电流小于上述第二电流镜可通过的最大电流。

为了使得本领域技术人员更加清楚地了解上述转换电路的工作原理，以下以转换电路中的开关管均为MOS，且上述写入数据包括8个上述目标电平，即上述写入输入为“00000000”为例，进行说明。

如图2所示，上述第一电流源中，上述第五开关管为PMOS，宽长比为0.5/0.5，上述第六开关管为NMOS，宽长比为0.5/0.5。多个第二开关管的栅极与上述第五开关管的漏极电连接，成为第一电流镜的设计，通过控制上述第二开关管的宽长比，使得流经第一电流镜的电流值为上述第一电流源的1/8，多个第一开关管的栅极分别与目标电平电连接，当作第一电流镜的开关，当0越多时，导通的第一电流镜也会增加，如此将使得流过第一分压模块和第二分压模块的电流增加，使得跨在第一分压模块和第二分压模块之间的电压也跟着上升，反之则下降。另外，上述第二电流镜有一个，其中第四开关管为PMOS，宽长比为5/0.5，第五开关管为PMOS，宽长比为5/0.5，第二电流镜提供了电路基础的电流源需求，第二电流镜所提供的电流流经第一分压模块和第二分压模块后，可以在转换电路的输出端保持一个基本的电压，剩余的第一电流镜则用來控制这个电压的偏量。

其中，第一电流源的电流的公式如下：

在此电路中，第一电流镜对应到第一电流源的电流值公式如下：

另外，第二电流镜所提供的基本电流值的公式如下：

第二电流镜所提供的基本电压值如下式：

V_BIAS＝I_BIAS×R₂

每增加一个逻辑0，即Bit＝0，电压输出的偏移量如下式：

V_OFFSET＝I_MIRROR×R₂

转换电路输出的参考电压对应到n个Bit＝0的电压公式如下：

V_REFOUT＝(I_BIAS+nI_MIRROR)×R₂＝V_BIAS+nV_OFFSET

由上式可以看出，转换电路输出的参考电压的变化只跟nV_OFFSET有关，且呈线性变化。其中，上述第二电源123用于提供低电平给上述第三开关管124，上述参考电压为一模拟电压。

在一个示例性实施例中，上述时钟输入端有多个，上述控制电路包括：与非门电路，上述与非门电路的第一输入端为上述控制电路的输入端，上述与非门电路的第二输入端用于接收原始时钟信号；多个反相器电路，上述反相器电路依次串联，位于串联头部的上述反相器电路的输入端与上述与非门电路的输出端电连接，各上述反相器电路的输出端与上述时钟输入端一一对应电连接。

上述实施例中，通过上述与非门电路根据比较器输出的比较结果，来确定是否将上述原始时钟信号传输至反相器，反相器则在接收到原始时钟信号的情况下通过反向将其转换为上述时钟信号发送给升压电路的时钟输入端。

具体地，如图3所示，上述与非门电路的电路结构具体可以包括：

第十一开关管140，上述第十一开关管140的控制端为上述与非门电路的第一输入端，上述第十一开关管140的第一端用于与第六电源141电连接；

第十二开关管142，上述第十二开关管142的控制端为上述与非门电路的第二输入端，上述第十二开关管142的第一端用于与上述第六电源141电连接；

第十三开关管143，上述第十三开关管143的控制端为上述与非门电路的第一输入端，上述第十三开关管143的第一端分别与上述第十一开关管140的第二端和上述第十二开关管142的第二端电连接；

第十四开关管144，上述第十四开关管144的控制端为上述与非门电路的第二输入端，上述第十四开关管144的第一端与上述第十三开关管143的第二端电连接，上述第十四开关管144的第二端接地。

如图3所示，上述反相器电路包括：

第十五开关管145和第十六开关管146，上述第十六开关管146与上述第十五开关管145的掺杂类型不同，上述第十五开关管145的控制端和上述第十六开关管146的控制端电连接并与上述第十一开关管140的第二端电连接，上述第十五开关管145的第一端用于与上述第六电源141电连接，上述第十五开关管145的第二端与上述第十六开关管146的第一端电连接，上述第十六开关管146的第二端接地，其中，每个上述第十五开关管145的第二端均为上述控制电路的输出端，即上述第十五开关管145的第二端与上述时钟输入端一一对应电连接。

可选地，上述第十一开关管、上述第十二开关管以及上述第十五开关管分别为PMOS，上述第十三开关管。上述第十四开关管和上述第十六开关管分别为NMOS。当然，除了MOS管外，上述第十一、第十二、第十三、第十四、第十五以及第十六开关管还可以为其他类型的晶体管。

由于上述时钟信号需要对升压电路中的储能模块进行充电，所以需要提供较大扇出电流，因此设计上上述反相器电路中开关管的沟道宽度比较宽，整体面积比较大。

为了进一步地保证上述比较电路可以输出较为准确的比较结果，从而进一步地保证控制电路可以根据该比较结果对升压电路的升压值进行准确调控，又一种可选方案中，上述比较电路包括差动放大器，上述差动放大器用于在上述参考电压大于上述输出电压的情况下输出第一电压，在上述参考电压小于上述输出电压的情况下，输出第二电压，其中，上述第一电压大于上述第二电压。通过差动放大器对参考电压和输出电压进行比较，可以避免电压波动或者外界干扰等对比较结果造成影响。

进一步地，如图4所示，上述差动放大器包括：

第二电流源130，具体地，上述第二电流源130包括第十七开关管131和第十八开关管132，上述第十七开关管131的控制端和第一端电连接，上述第十七开关管131的第一端还用于与第七电源133电连接，上述第十七开关管131的第二端与上述第十八开关管132的第一端电连接，上述第十八开关管132的第一端还与其控制端电连接，上述第十八开关管132的第二端接地；

第十九开关管134，上述第十九开关管134的第一端用于与上述第七电源133电连接，上述第十九开关管134的控制端与其第二端电连接；

第二十开关管135，上述第二十开关管135的第一端用于与上述第七电源133电连接，上述第二十开关管135的控制端与上述第十九开关管134的控制端电连接；

第二十一开关管136，上述第二十一开关管136的第一端与上述第十九开关管134的第二端电连接，上述第二十一开关管136的控制端为上述比较电路的第一输入端；

第二十二开关管137，上述第二十二开关管137的第一端与上述第二十开关管135的第二端电连接，上述第二十二开关管137的控制端为上述比较电路的第二输入端；

第二十三开关管138，上述第二十三开关管138的第一端分别与上述第二十一开关管136的第二端和上述第二十二开关管137的第二端电连接，上述第二十三开关管138的第二端接地，上述第二十三开关管138的控制端与上述第十八开关管132的控制端电连接；

第二十四开关管139，上述第二十四开关管139的第一端用于与上述第七电源133电连接，上述第二十四开关管139的控制端与上述第二十开关管135的第二端电连接，上述第二十四开关管139的第二端为上述比较电路的输出端；

第二十五开关管1301，上述第二十五开关管1301的第一端与上述第二十四开关管139的第二端电连接，上述第二十五开关管1301的第二端接地，上述第二十五开关管1301的控制端与上述第二十三开关管138的控制端电连接。

具体地，上述差动放大器的上述开关管可以为现有技术中任意合适的开关器件，一种可选方案中，上述差动放大器中，上述第十九开关管和上述第二十开关管为PMOS管，其他的开关管均为NMOS管。

本申请的上述差动放大器中，第二电流源用于提供电流信号，其输出端连接上述第二十三开关管的控制端，上述第二十三开关管作为一个电流镜，用来复制上述第二电流源的电流，并通过不同的沟道宽长比来调整流经上述第二十三开关管的电流，来提供差动放大器所需的电流，由于上述第二十一开关管的第二端处的电流固定，所以当参考电压大于输出电压时，会使得上述第二十一开关管的阻抗低于上述第二十二开关管的阻抗，如此将使得上述第二十一开关管分到较大的电流，此时也使得上述第十九开关管的控制端处的电压降低，上述第二十开关管的阻抗下降，从而使得上述第二十四开关管的控制端处的电压升高，上述第二十四开关管的阻抗下降，输出的比较结果增加，得到较大的第一电压。相反，当参考电压小于输出电压时，上述第二十二开关管的阻抗将低于上述第二十一开关管，使得上述第二十一开关管分得的电流下降，此时会促使上述第十九开关管的控制端处的电压上升，上述第二十开关管的阻抗增加，最后上述第二十四开关管的控制端处的电压下降，上述第二十四开关管的阻抗增加，输出电压降低，得到较小的第二电压。上述第二十五开关管的控制端与上述第十八开关管的控制端电连接，也等同于一个电流镜，上述第二十四开关管和上述第二十五开关管如同两个分压电阻，输出的比较结果的电压高低将取决于上述第二十四开关管的导通状况。

在实际应用过程中，上述比较电路使用过程中如遇到无法使用单一低电压操作的情况下，可以通过对制程参数的更换调整来解决，如遇到输出的频率响应不佳，造成输出的准位对后级输入产生不良影响的情况下，可以通过调整差动放大器后级输出端MOS管的宽长比得到解决。

本申请的另一些实施例中，如图5所示，上述升压电路11包括：

第八开关管110，上述第八开关管110的第一端为上述升压电路11的电压输入端，上述第八开关管110的第二端与上述第八开关管110的控制端电连接；

多个第九开关管111和多个第十开关管112，上述第九开关管111的控制端与自身的第二端电连接，上述第十开关管112的控制端与自身的第二端电连接，上述第九开关管111的两端与上述第十开关管112的两端交替串联，其中，位于串联头部的上述第九开关管111的第一端与上述第八开关管110的第二端电连接，位于串联尾部的上述第十开关管112的第二端为上述升压电路11的电压输出端；

具体地，上述第八开关管、上述第九开关管以及上述第十开关管可以为现有技术中任意可行的开关器件，比如MOS管或者三极管等。更为具体的一种实施例中，上述第八开关管、上述第九开关管以及上述第十开关管可以分别选用PMOS管。当然，这些开关管也可以都选用NMOS，本申请对此不作具体限制。

多个第一储能模块113，上述第一储能模块113的第一端与上述第九开关管111的控制端一一对应电连接，每相邻的两个上述第一储能模块113的第二端电连接后作为一个上述时钟输入端；

多个第二储能模块114，上述第二储能模块114的第一端与上述第十开关管112的控制端一一对应电连接，每相邻的两个上述第二储能模块114第二端电连接后作为一个上述时钟输入端；

第三储能模块115，上述第三储能模块115的第一端与位于串联尾部的上述第十开关管112的第二端电连接，上述第三储能模块115的第二端接地。

具体地，上述第一储能模块、上述第二储能模块以及上述第三储能模块可以为现有技术中任意合适的储能器件，如电容、电感等。本实施例中，上述第一储能模块、上述第二储能模块以及上述第三储能模块分别包括一个电容。

需要说明的是，上述第八开关管、上述第九开关管和上述第十开关管的B级也分别与自身的栅极电连接在一起。

上述实施例中，上述第八开关管、上述第九开关管和上述第十开关管等同于串联的二极管，输入电流流经第八开关管对第一个第一储能模块充电，当第一个第一储能模块电连接的时钟信号跳变时，第一个第一储能模块两端电压上升，并经过第一个第九开关管给第一个第二储能模块充电，当第一个第二储能模块电连接的时钟信号跳变时，第一个第二储能模块两端电压上升，并经过第一个第十开关管给第二个第一储能模块充电，此时第二个第一储能模块可以充到更高电位的一个电压，以此类推，直到最后一个的第二储能模块，可以得到一个高的电压并输出，其中，第三储能模块用于稳压。根据接收到的时钟信号进行第一储能模块和/或第二储能模块的充电储能，再通过第一储能模块和/或第二储能模块放电，叠加输入电压来实现升压，进一步地保证输出比输入电压高的电压值，来给FlashROM提供烧录时所需的Vpp电压。

此外，如图6所示，上述电压输出端包括第一输出端116和第二输出端117，位于串联尾部的上述第十开关管112的第二端为上述第一输出端116，上述升压电路11还包括：第三分压模块118，上述第三分压模块118的第一端与上述第一输出端116电连接；第四分压模块119，上述第四分压模块119的第一端与上述第三分压模块118的第二端电连接，上述第四分压模块119的第二端接地，上述第四分压模块119的第一端为上述第二输出端117，上述第二输出端117与上述比较电路的第二输入端电连接。本实施例中，将经第三分压模块和第四分压模块分压后的电压准位回授至比较电路，使得比较电路将该电压准位与参考电压进行比较，进一步地保证了对整个电荷泵浦结构的输出电压的准确控制。

本领域技术人员可以根据实际情况灵活设置上述第三分压模块和上述第四分压模块的具体器件，一种实施例中，上述第三分压模块以及上述第四分压模块分别为电阻。

本申请的图5和图6示例性地示出了2phase(相位)的升压电路的结构图，即包括两个时钟输入端的升压电路，共分成5级，可将电压由1.5V提升至4.5V(在写入数据的所有逻辑电平均等于1时)。

当然，实际的应用过程中，上述升压电路并不限于上述的2phase，可以通过调整上述第九开关管、上述第十开关管、上述第一储能模块和上述第二储能模块的数量实现不同phase的升压电路，进而实现不同的升压值。

由于对应到不同的Flash ROM时，所需的Vpp电压(上述输出电压的峰值)也会跟着改变，若要提高或降低Vpp电压的输出，仅需调整上述第三分压模块和第四分压模块的分压电阻或者调整转换电路输出的参考电压即可轻松达成。

再一种可选实施例中，上述升压电路中使用的电容的容值可以均为100pF，使用的各个PMOS的宽长比W/L＝3/0.35，采用0.18um制程实现制作。

本申请的电荷泵浦结构，采用0.18um CMOS制程技术设计，输入电压仅1.5V，输出可视需要调整，目前设定为4.5V，低输入电压便于配合SOC(System on Chip，系统级芯片)低压电源的设计，使之无需做多电源设计。

其中，上述的第一电源、第二电源、第三电源、第四电源、第五电源、第六电源以及第七电源可以为相同的电源，也可以为不同的电源。

需要说明的是，上述各个模块是可以通过软件或硬件来实现的，对于后者，可以通过以下方式实现，但不限于此：上述模块均位于同一处理器中；或者，上述各个模块以任意组合的形式分别位于不同的处理器中。

根据本申请的另一方面，还提供了一种存储器，包括任一种上述的电荷泵浦结构。

上述的存储器中，电荷泵浦结构通过升压电路根据时钟信号对输入电压进行升压，得到输出电压，通过转换电路根据接收的写入数据中目标电平的数量，输出与该数量线性相关的参考电压给比较电路，通过比较电路将该参考电压与升压电路的输出电压的大小进行比较，输出对应的比较结果，通过控制电路根据比较结果确定是否输出时钟信号给升压电路，控制升压电压的升压值，从而控制上述输出电压的大小，实现了根据写入数据的变化及时调整输出电压，使得Flash ROM内存单元的源极电压能维持稳定，避免由于资料汇流排宽度的不同使得Flash ROM擦写过程源极电压发生变化，影响Flash ROM的可靠度的问题，保证了Flash ROM的可靠性较高。

一种具体的实施例中，上述存储器为EEPROM，即EEPROM包括上述的电荷泵浦结构。

为了方便理解本方案，以下对EEPROM的一些相关原理进行说明，电荷泵浦结构设计的目的主要是提供EEPROM烧录时所需的Vpp电压。

首先是EEPROM的动作方式，无论是SONOS架构还是Floating Gate架构的EEPROM，其原理均类似，都是介由Cell内电荷储存进而改变MOSFET的导通电压Vth来完成，本申请以Floating Gate架构的EEPROM来进行说明。如图7所示，此为一典型的EEPROM Cell(Floating Gate)的结构，不同于一般的MOSFET，它在Gate端有两层Poly(Poly1和Poly2)，其中第二层的Poly2未与外部连接，称之为Floating Gate，但此Floating Gate与通道间有一极薄的氧化层(隧道区)，当需要擦除资料时(注入电洞)，在Gate端加一个负的高电压(Vpp)，如此将产生HHI(Hot Hole Injection，热孔注入)电子流从Floating Gate穿越氧化层至隧道区下方的N+区域，如图8所示，也就是说，此时会有一电流通过遂道区至FloatingGate，当擦除完成，将外加偏压移除，此时Floating Gate内的电洞无法与足够电子结合，Floating Gate将维持一正电压，此结果将使得该Cell的MOSFET导通电压Vth降低，如图9所示。

反之，当需要写入资料时(热电子注入)，Vgs加一个正高电压，如此将产生CHE(Channel Hot Electron，通道热电子)电子流从隧道区下方的N+区域穿越氧化层至Floating Gate，如图10所示，也就是说此时会有一电流通过隧道区至隧道区下方的N+区域，当写入完成，将外加偏压移除，同样的，此时Floating Gate内部因无外加偏压，所以Floating Gate内部大量电子无足够能量穿越隧道区，所以将被“困”在Floating Gate内部，此结果将使得该Cell的MOSFET导通电压(Vth)升高，如图9所示。

目前NAND Flash广泛运用于各种电子产品当中作为程序或资料内存之用，Flash非易失性较小的Cell面积特性也充分展现它的发展性，但是写入次数与速度的问题，却是最让人诟病的，事实上，SONOS技术发展至今，写入次数已经可以超过百万次，至于写入速度可以达到20MByte/sec，为有效提升速度，透过较宽的资料汇流排更可以将速度增加数倍，多Channel的设计有效提高Bus Band Width(总线带宽)，但是在更宽的总线宽度下，却也衍生Vpp写入电压稳定性的问题。

图11为一NAND Flash Cell部分的概图，假设它对Cell 1做资料写入时，控制讯号S/L_EN＝0，此时Source Line会有一电压Vsl，此电压因受PMOS的线性阻抗影响而略低于Vpp，当Data为1时，PROG_EN＝1，Yb＝1，Q1，Q3，Q4，QA打开，此时在Cell漏和源两端的电位差距不大，因此并无太多的电流会流经Q5，反之Data＝0时，Q2，Q3，Q4，QA打开，此时将有一电流由Vpp经Q5到源线，Q5的压降增加，如此可能使得Vsl的电压变得更低，当Data Line数量，也就是逻辑电平的数量增加时，这个问题将更严重，不仅如此，当Data不断变动的同时，因压降随电流大小改变，将造成Vsl也会跟着波动，这是所不希望看到的，事实上，当Data＝0时，每一Cell流入的电流值为4uA/cell，如果32bit同时为“0”，电流量将会达到128uA，或许这个电流量看起来似乎很小，但是在烧录的过程中，这种电流量已经足以让Vsl电压产生0.8～1V的压降(如图12所示)，因此，在EEPROM上应用本申请的电荷泵浦结构做电压预调是绝对必要的。

本申请的实施例还提供了一种电子设备，包括上述的存储器和处理器。

在一个示例性实施例中，上述电子设备还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。

显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种电荷泵浦结构，其特征在于，包括：

升压电路，包括时钟输入端、电压输入端和电压输出端，所述升压电路的电压输入端用于与第一电源电连接，所述升压电路用于接收所述第一电源的输入电压，根据所述时钟输入端接收到的时钟信号，对所述输入电压进行升压得到输出电压后输出；

转换电路，用于接收写入数据，还用于根据所述写入数据中目标电平的数量，输出参考电压，所述参考电压与所述数量为线性关系，所述写入数据包括多个逻辑电平，多个所述逻辑电平包括所述目标电平；

比较电路，包括第一输入端、第二输入端和输出端，所述比较电路的第一输入端与所述转换电路的输出端电连接，所述比较电路的第二输入端与所述升压电路的电压输出端电连接，所述比较电路用于接收所述参考电压和所述输出电压，对所述参考电压和所述输出电压进行比较，并输出比较结果；

控制电路，所述控制电路的输入端与所述比较电路的输出端电连接，所述控制电路的输出端与所述时钟输入端电连接，所述控制电路用于根据所述比较结果确定是否输出所述时钟信号，以控制所述升压电路的升压数值。

2.根据权利要求1所述的电荷泵浦结构，其特征在于，所述转换电路包括：

第一电流源；

多个第一电流镜，所述第一电流镜包括第一开关管和第二开关管，所述第一开关管的控制端一一对应地接收所述逻辑电平，所述第一开关管的第一端与所述第二开关管的第一端电连接，所述第一开关管的第二端用于与第二电源电连接，所述第二开关管的控制端与所述第一电流源的输出端电连接；

至少一个第二电流镜，所述第二电流镜包括第三开关管和第四开关管，所述第三开关管的控制端用于与第三电源电连接，所述第三开关管的第一端与所述第四开关管的第一端电连接，所述第三开关管的第二端用于与所述第二电源电连接，所述第四开关管的控制端与所述第一电流源的输出端电连接；

第一分压模块，所述第一分压模块的第一端为所述转换电路的输出端，所述第一分压模块的第一端分别与各所述第二开关管的第二端以及各所述第四开关管的第二端电连接。

3.根据权利要求2所述的电荷泵浦结构，其特征在于，所述第一电流源包括：

第五开关管，所述第五开关管的第一端用于与第三电源电连，所述第五开关管的控制端与所述第五开关管的第二端电连接，所述第五开关管的控制端为所述第一电流源的输出端；

第六开关管，所述第六开关管的掺杂类型与所述五开关管的掺杂类型不同，所述第六开关管的第一端与所述第五开关管的第二端电连接，所述第六开关管的第二端接地，所述第六开关管的控制端与所述第六开关管的第一端电连接。

4.根据权利要求2所述的电荷泵浦结构，其特征在于，所述转换电路还包括以下至少之一：

第二分压模块，所述第一分压模块的第一端通过所述第二分压模块，与各所述第二开关管的第二端以及各所述第四开关管的第二端电连接；

第七开关管，所述第七开关管的第一端与所述第一分压模块的第二端电连接，所述第七开关管的第二端接地，所述第七开关管的控制端用于与第五电源电连接。

5.根据权利要求2所述的电荷泵浦结构，其特征在于，所述第一电流镜可通过的最大电流小于所述第二电流镜可通过的最大电流。

6.根据权利要求1至5中任一项所述的电荷泵浦结构，其特征在于，所述时钟输入端有多个，所述控制电路包括：

与非门电路，所述与非门电路的第一输入端为所述控制电路的输入端，所述与非门电路的第二输入端用于接收原始时钟信号；

多个反相器电路，所述反相器电路依次串联，位于串联头部的所述反相器电路的输入端与所述与非门电路的输出端电连接，各所述反相器电路的输出端与所述时钟输入端一一对应电连接。

7.根据权利要求1至5中任一项所述的电荷泵浦结构，其特征在于，所述比较电路包括差动放大器，所述差动放大器用于在所述参考电压大于所述输出电压的情况下输出第一电压，在所述参考电压小于所述输出电压的情况下，输出第二电压，其中，所述第一电压大于所述第二电压。

8.根据权利要求1至5中任一项所述的电荷泵浦结构，其特征在于，所述升压电路包括：

第八开关管，所述第八开关管的第一端为所述升压电路的电压输入端，所述第八开关管的第二端与所述第八开关管的控制端电连接；

多个第九开关管和多个第十开关管，所述第九开关管的控制端与第二端电连接，所述第十开关管的控制端与第二端电连接，所述第九开关管的两端与所述第十开关管的两端交替串联，其中，位于串联头部的所述第九开关管的第一端与所述第八开关管的第二端电连接，位于串联尾部的所述第十开关管的第二端为所述升压电路的电压输出端；

多个第一储能模块，所述第一储能模块的第一端与所述第九开关管的控制端一一对应电连接，每相邻的两个所述第一储能模块的第二端电连接后作为一个所述时钟输入端；

多个第二储能模块，所述第二储能模块的第一端与所述第十开关管的控制端一一对应电连接，每相邻的两个所述第二储能模块第二端电连接后作为一个所述时钟输入端；

第三储能模块，所述第三储能模块的第一端与位于串联尾部的所述第十开关管的第二端电连接，所述第三储能模块的第二端接地。

9.根据权利要求8所述的电荷泵浦结构，其特征在于，所述电压输出端包括第一输出端和第二输出端，位于串联尾部的所述第十开关管的第二端为所述第一输出端，所述升压电路还包括：

第三分压模块，所述第三分压模块的第一端与所述第一输出端电连接；

第四分压模块，所述第四分压模块的第一端与所述第三分压模块的第二端电连接，所述第四分压模块的第二端接地，所述第四分压模块的第一端为所述第二输出端，所述第二输出端与所述比较电路的第二输入端电连接。

10.一种EEPROM，其特征在于，包括：权利要求1至9中任一项所述的电荷泵浦结构。