JP7000187B2 - 基準電圧回路及び半導体装置 - Google Patents

基準電圧回路及び半導体装置 Download PDF

Info

Publication number
JP7000187B2
JP7000187B2 JP2018020911A JP2018020911A JP7000187B2 JP 7000187 B2 JP7000187 B2 JP 7000187B2 JP 2018020911 A JP2018020911 A JP 2018020911A JP 2018020911 A JP2018020911 A JP 2018020911A JP 7000187 B2 JP7000187 B2 JP 7000187B2
Authority
JP
Japan
Prior art keywords
mos transistor
type mos
depletion type
reference voltage
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018020911A
Other languages
English (en)
Other versions
JP2019139427A (ja
Inventor
薫 坂口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ablic Inc
Original Assignee
Ablic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ablic Inc filed Critical Ablic Inc
Priority to JP2018020911A priority Critical patent/JP7000187B2/ja
Priority to US16/227,740 priority patent/US10401891B2/en
Priority to KR1020180170460A priority patent/KR102537312B1/ko
Priority to CN201811633844.4A priority patent/CN110134175B/zh
Publication of JP2019139427A publication Critical patent/JP2019139427A/ja
Application granted granted Critical
Publication of JP7000187B2 publication Critical patent/JP7000187B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is DC
    • G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G05F3/262—Current mirrors using field-effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Automation & Control Theory (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Control Of Electrical Variables (AREA)

Description

本発明は、一定の電圧を生成する基準電圧回路に関する。
従来から、半導体集積回路において基準電圧を生成する手段として、ＥＤ型の基準電圧回路が用いられてきた（例えば、特許文献１参照）。図５に、基本的なＥＤ型の基準電圧回路を示す。図５のＥＤ型の基準電圧回路５０は、直列に接続されたデプレッション型のＭＯＳトランジスタ５１とエンハンスメント型のＭＯＳトランジスタ５２で構成される。このように構成されたＥＤ型の基準電圧回路６０は、簡便な回路でありながら、電源電圧依存性が小さく、且つ、温度依存性の小さな基準電圧Ｖｒｅｆを生成することが出来る。
特開２００７－２６６７１５号公報
しかしながら、従来のＥＤ型の基準電圧回路では、低消費電流にするためにデプレッション型ＭＯＳトランジスタの電流を小さくした場合、回路の起動に時間が掛かるという課題が発生する。特に、出力端子３に容量性の負荷が接続された場合に、その課題は顕著になる。
本発明は、上記課題に鑑みて為され、低消費電流でありながら、負荷容量が出力に接続された場合であっても、素早く起動することが可能な基準電圧回路を提供することを目的とする。
本発明の基準電圧回路は、ゲートが共通に接続され、直列に接続されたデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを備え、エンハンスメント型ＭＯＳトランジスタのドレインから基準電圧を出力する基準電圧回路であって、デプレッション型ＭＯＳトランジスタは、少なくとも直列に接続された第一及び第二のデプレッション型ＭＯＳトランジスタを備え、一端が第一のデプレッション型ＭＯＳトランジスタのドレインに接続され、他端が第一のデプレッション型ＭＯＳトランジスタのソースに接続されたコンデンサを備えたことを特徴とする。
本発明の基準電圧回路によれば、デプレッション型ＭＯＳトランジスタを複数に分割して、その接続点と出力端子３の間にコンデンサを備えたので、低消費電流でありながら、負荷容量が出力に接続された場合であっても、素早く起動することが出来る。
本発明の第１の実施形態の基準電圧回路を説明するための回路図である。 本発明の第２の実施形態の基準電圧回路を説明するための回路図である。 本発明の第３の実施形態の基準電圧回路を説明するための回路図である。 第３の実施形態の基準電圧回路の他の例を説明するための回路図である。 従来の基準電圧回路を説明するための回路図である。
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の第１の実施形態の基準電圧回路１０を説明するための回路図である。基準電圧回路１０は、基準端子２を基準とした一定の基準電圧Ｖｒｅｆを出力端子３に出力する回路である。
基準電圧回路１０は、デプレッション型ＮＭＯＳトランジスタ１１ａ及び１１ｂと、エンハンスメント型ＮＭＯＳトランジスタ１２と、コンデンサ１３と、を備えている。
デプレッション型ＮＭＯＳトランジスタ１１ａは、ドレインが電源端子１に接続され、ソースがデプレッション型ＮＭＯＳトランジスタ１１ｂのドレインに接続され、ゲートがデプレッション型ＮＭＯＳトランジスタ１１ｂのゲートに接続される。デプレッション型ＮＭＯＳトランジスタ１１ｂは、ゲートとソースがエンハンスメント型ＮＭＯＳトランジスタ１２のゲートとドレインに接続される。エンハンスメント型ＮＭＯＳトランジスタ１２は、ソースが基準端子２に接続される。コンデンサ１３は、一方の端子がデプレッション型ＮＭＯＳトランジスタ１１ｂのドレインに接続され、他方の端子がデプレッション型ＮＭＯＳトランジスタ１１ｂのソースに接続される。出力端子３は、デプレッション型ＮＭＯＳトランジスタ１１ｂのソースとエンハンスメント型ＮＭＯＳトランジスタ１２のドレインとの接続ノードに接続される。
以下、本実施形態の基準電圧回路１０の動作について説明する。
基準電圧回路１０は、動作するのに十分な電源電圧が電源端子１に与えられている場合、デプレッション型ＮＭＯＳトランジスタ１１ａとエンハンスメント型ＮＭＯＳトランジスタ１２は飽和領域で動作し、デプレッション型ＮＭＯＳトランジスタ１１ｂは非飽和領域で動作する。そして、デプレッション型ＮＭＯＳトランジスタ１１ａ及び１１ｂは、ゲート・ソース間電圧がしきい値電圧よりも大きいので共にオンする。従って、デプレッション型ＮＭＯＳトランジスタ１１ａ及び１１ｂのドレイン電流がエンハンスメント型ＮＭＯＳトランジスタ１２に流れるので、エンハンスメント型ＮＭＯＳトランジスタ１２はゲートに基準電圧Ｖｒｅｆを発生させる。
定常状態ではコンデンサ１３は充電されており、デプレッション型ＮＭＯＳトランジスタ１１ａのソースに流れる電流は全てデプレッション型ＮＭＯＳトランジスタ１１ｂのドレインに流れ込む。また、出力端子３に接続される負荷容量も充電されているため、デプレッション型ＮＭＯＳトランジスタ１１ｂのソースに流れる電流は全てエンハンスメント型ＮＭＯＳトランジスタ１２のドレインに流れ込む。負荷容量は、図示しないが、出力端子３に接続される容量性の負荷、及び、基準電圧回路１０を構成するトランジスタの出力端子３に接続されるゲートや接合、配線の容量の総和とする。
この状態では、デプレッション型ＮＭＯＳトランジスタ１１ａ及び１１ｂは１つのデプレッション型ＮＭＯＳトランジスタ１１として機能する。即ち、デプレッション型ＮＭＯＳトランジスタ１１ａ及び１１ｂのＷ長Ｗが等しく、それぞれのＬ長をＬ11a、Ｌ11bとすると、デプレッション型ＮＭＯＳトランジスタ１１はＷ長がＷ、Ｌ長がＬ11a＋Ｌ11bのデプレッション型ＮＭＯＳトランジスタとして機能する。従って、デプレッション型ＮＭＯＳトランジスタ１１は、Ｗ長ＷとＬ長Ｌ11a＋Ｌ11bに応じた電流を流す。
次に、電源端子１に電源電圧が与えられていない状態から電源電圧が与えられて、基準電圧回路１０が起動する場合の動作を説明する。
電源端子１に電源電圧が与えられていない状態では、コンデンサ１３、及び、負荷容量は放電されており、基準電圧Ｖｒｅｆは０Ｖである。電源端子１に電源電圧が与えられると、デプレッション型ＮＭＯＳトランジスタ１１ａからコンデンサ１３に過渡的に電流が流れ、コンデンサ１３は充電され始める。また、コンデンサ１３に過渡的に流れる電流は、エンハンスメント型ＮＭＯＳトランジスタ１２のドレイン、及び、負荷容量に流れ、負荷容量が充電されて基準電圧Ｖｒｅｆが起動する。
即ち、起動時においてコンデンサ１３の充電が完了する迄の期間、デプレッション型ＮＭＯＳトランジスタ１１ａからコンデンサ１３に流れる電流によって負荷容量を充電することが出来る。そのため、定常状態における基準電圧回路１０の消費電流を小さく出来て、且つ基準電圧Ｖｒｅｆを高速に立ち上げることが出来る。
かかる構成において、基準電圧基準電圧Ｖｒｅｆをより高速に立ち上げるため、デプレッション型ＮＭＯＳトランジスタ１１ｂのＬ長（Ｌ11b）よりもデプレッション型ＮＭＯＳトランジスタ１１ａのＬ長（Ｌ11a）を短くすることが望ましい。このようにすることで、起動時の充電電流を大きく、且つ電圧ＶCの到達電圧を高めることによって基準電圧Ｖｒｅｆを高速に立ち上げることが出来て、定常状態の消費電流を小さくすることが出来る。
［第２の実施形態］
図２は、第２の実施形態の基準電圧回路２０を説明するための回路図である。なお、図１に示す第１の実施形態の基準電圧回路１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
基準電圧回路２０は、第１の実施形態の基準電圧回路１０に対し、デプレッション型ＮＭＯＳトランジスタ１１ａ、１１ｂとコンデンサ１３を図のように配置し、ＰＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２５によるカレントミラー回路が追加されている。
以下、上記のように構成された基準電圧回路２０の動作について説明する。
定常状態ではコンデンサ１３及び負荷容量は充電されており、デプレッション型ＮＭＯＳトランジスタ１１ａに流れる電流は、カレントミラー回路によって折り返されて、エンハンスメント型ＮＭＯＳトランジスタ１２に流れることによって基準電圧Ｖｒｅｆを発生させる。以上の動作は、基準電圧回路１０と同様である。
次に、電源端子１に電源電圧が与えられていない状態から電源電圧が与えられて、基準電圧回路２０が起動する場合の動作を説明する。
電源端子１に電源電圧が与えられていない状態では、コンデンサ１３、及び、負荷容量は放電されており、基準電圧Ｖｒｅｆは０Ｖである。電源端子１に電源電圧が与えられると、コンデンサ１３が充電され始める。デプレッション型ＮＭＯＳトランジスタ１１は、過渡的にコンデンサ１３が充電されている間はデプレッション型ＮＭＯＳトランジスタ１１ａが支配的でＬ長が短いので、流れる電流は定常状態より大きい。その電流は、カレントミラーによってエンハンスメント型ＮＭＯＳトランジスタ１２のドレイン、及び、負荷容量に流される。従って、負荷容量が充電されて基準電圧Ｖｒｅｆが起動する。以上の動作により、基準電圧回路２０は、基準電圧回路１０と同様の効果を得ることが出来る。
上述のようにカレントミラー回路を備えて構成した基準電圧回路２０は、Ｐ型基板を用いた安価なＣＭＯＳプロセスであっても、ＮＭＯＳトランジスタはバックゲート効果の影響を受けにくいという効果がある。
［第３の実施形態］
図３は、本発明の第３の実施形態の基準電圧回路３０を説明するための回路図である。なお、図１に示す第１の実施形態の基準電圧回路１０と同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
第３の実施形態の基準電圧回路３０は、第１の実施形態の基準電圧回路１０に対し、デプレッション型ＮＭＯＳトランジスタ１１ａと電源端子１との間にカスコード接続されたデプレッション型ＮＭＯＳトランジスタ３１が追加されている。具体的には、デプレッション型ＮＭＯＳトランジスタ３１は、ゲートがデプレッション型ＮＭＯＳトランジスタ１１ａのソースに接続され、ドレインが電源端子１に接続され、ソースがデプレッション型ＮＭＯＳトランジスタ１１ａのドレインに接続される。その他は、基準電圧回路１０と同一の構成となっている。
基準電圧回路３０は、定常状態及び起動時の動作については基準電圧回路１０と同様であり、また効果も同様である。本実施形態の基準電圧回路３０によれば、第１の実施形態で説明した効果に加えて、電源端子１の電源電圧の変動に対してより安定した基準電圧Ｖｒｅｆが得られるという効果がある。
図４は、第３の実施形態の他の例を説明するための回路図である。基準電圧回路４０は、基準電圧回路３０に対し、コンデンサ１３の接続位置を変更している。具体的には、コンデンサ１３の一方の端子は出力端子３に接続され、他方の端子はデプレッション型ＮＭＯＳトランジスタ３１のソースに接続されている。その他の点は、基準電圧回路３０と同一の構成となっている。
基準電圧回路４０の定常状態の動作については、基準電圧回路１０と同様である。基準電圧回路４０の起動時の動作については、デプレッション型ＮＭＯＳトランジスタ３１のみを介してコンデンサ１３を充電するように構成されているため、基準電圧回路３０より高速に基準電圧Ｖｒｅｆが起動する。
即ち、基準電圧回路４０によれば、基準電圧回路３０の効果に加えて、基準電圧Ｖｒｅｆの起動をより高速にすることが出来るという効果がある。
以上説明したように本発明の基準電圧回路は、デプレッション型ＭＯＳトランジスタを複数に分割して、その接続点と出力端子３の間にコンデンサを備えたので、低消費電流でありながら、負荷容量が出力に接続された場合であっても、素早く起動することが出来る。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、電源電圧の高いアプリケーション向けの半導体集積回路においては、デプレッション型ＮＭＯＳトランジスタ１１ａに代えて、高耐圧デプレッション型ＮＭＯＳトランジスタで構成しても良い。
また例えば、デプレッション型ＮＭＯＳトランジスタ１１ａとデプレッション型ＮＭＯＳトランジスタ１１ｂのＷ長を等しいとして説明したが、本発明の効果を奏するようにＷ長を適宜調整しても良い。
また例えば、第２の実施形態において、第３の実施形態におけるデプレッション型ＮＭＯＳトランジスタ３１のようにカスコード接続トランジスタをデプレッション型ＮＭＯＳトランジスタ１１ａとＰＭＯＳトランジスタ２４の間に追加した回路構成とすることも可能である。
また例えば、デプレッション型ＮＭＯＳトランジスタの代わりにデプレッション型ＰＭＯＳトランジスタを、エンハンスメント型ＮＭＯＳトランジスタの代わりにエンハンスメント型ＰＭＯＳトランジスタを用いた回路構成とすることも可能である。
１０、２０、３０、４０、 基準電圧回路
１１、１１ａ、１１ｂ、３１ デプレッション型ＮＭＯＳトランジスタ
１２ エンハンスメント型ＮＭＯＳトランジスタ
１３ コンデンサ
２４、２５ ＰＭＯＳトランジスタ

Claims (11)

  1. ゲートが共通に接続され、直列に接続されたデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを備え、前記エンハンスメント型ＭＯＳトランジスタのドレインから基準電圧を出力する基準電圧回路であって、
    前記デプレッション型ＭＯＳトランジスタは、少なくとも、ゲートとソースが前記エンハンスメント型ＭＯＳトランジスタのゲートとドレインに接続された第一のデプレッション型ＭＯＳトランジスタと、ゲートが前記第一のデプレッション型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続された第二のデプレッション型ＭＯＳトランジスタと、で構成され、
    一端が前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続され、他端が前記第一のデプレッション型ＭＯＳトランジスタのソースに接続されたコンデンサを備えたことを特徴とする基準電圧回路。
  2. 前記基準電圧回路は、第三のデプレッション型ＭＯＳトランジスタを備え、
    前記第三のデプレッション型ＭＯＳトランジスタは、ゲートが前記第二のデプレッション型ＭＯＳトランジスタのソースに接続され、ソースが前記第二のデプレッション型ＭＯＳトランジスタのドレインに接続されたことを特徴とする請求項１に記載の基準電圧回路。
  3. デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとカレントミラー回路を備え、前記エンハンスメント型ＭＯＳトランジスタのドレインから基準電圧を出力する基準電圧回路であって、
    前記デプレッション型ＭＯＳトランジスタは、少なくとも、ゲートとソースが前記エンハンスメント型ＭＯＳトランジスタのソースに接続された第一のデプレッション型ＭＯＳトランジスタと、ゲートが前記第一のデプレッション型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続された第二のデプレッション型ＭＯＳトランジスタと、で構成され、
    一端が前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続され、他端が前記第一のデプレッション型ＭＯＳトランジスタのソースに接続されたコンデンサを備え、
    前記カレントミラー回路は、入力端子が前記デプレッション型ＭＯＳトランジスタに接続され、出力端子が前記エンハンスメント型ＭＯＳトランジスタのゲートとドレインに接続され、前記デプレッション型ＭＯＳトランジスタが流す電流に比例した電流を前記エンハンスメント型ＭＯＳトランジスタのドレインに流すことを特徴とする基準電圧回路。
  4. 前記基準電圧回路は、第三のデプレッション型ＭＯＳトランジスタを備え、
    前記第三のデプレッション型ＭＯＳトランジスタは、ゲートが前記第二のデプレッション型ＭＯＳトランジスタのソースに接続され、ソースが前記第二のデプレッション型ＭＯＳトランジスタのドレインに接続され、ドレインが前記カレントミラー回路の入力端子に接続されたことを特徴とする請求項３に記載の基準電圧回路。
  5. ゲートが共通に接続され、直列に接続されたデプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタを備え、前記エンハンスメント型ＭＯＳトランジスタのドレインから基準電圧を出力する基準電圧回路であって、
    前記デプレッション型ＭＯＳトランジスタは、少なくとも、ゲートとソースが前記エンハンスメント型ＭＯＳトランジスタのゲートとドレインに接続された第一のデプレッション型ＭＯＳトランジスタと、ゲートが前記第一のデプレッション型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続された第二のデプレッション型ＭＯＳトランジスタと、で構成され、
    ゲートが前記第二のデプレッション型ＭＯＳトランジスタのソースに接続され、ソースが前記第二のデプレッション型ＭＯＳトランジスタのドレインに接続された第三のデプレッション型ＭＯＳトランジスタと、
    一端が前記第三のデプレッション型ＭＯＳトランジスタのソースに接続され、他端が前記第一のデプレッション型ＭＯＳトランジスタのソースに接続されたコンデンサを備えたことを特徴とする基準電圧回路。
  6. デプレッション型ＭＯＳトランジスタとエンハンスメント型ＭＯＳトランジスタとカレントミラー回路を備え、前記エンハンスメント型ＭＯＳトランジスタのドレインから基準電圧を出力する基準電圧回路であって、
    前記デプレッション型ＭＯＳトランジスタは、少なくとも、ゲートとソースが前記エンハンスメント型ＭＯＳトランジスタのソースに接続された第一のデプレッション型ＭＯＳトランジスタと、ゲートが前記第一のデプレッション型ＭＯＳトランジスタのゲートに接続され、ソースが前記第一のデプレッション型ＭＯＳトランジスタのドレインに接続された第二のデプレッション型ＭＯＳトランジスタと、で構成され、
    ゲートが前記第二のデプレッション型ＭＯＳトランジスタのソースに接続され、ソースが前記第二のデプレッション型ＭＯＳトランジスタのドレインに接続された第三のデプレッション型ＭＯＳトランジスタと、
    一端が前記第三のデプレッション型ＭＯＳトランジスタのソースに接続され、他端が前記第一のデプレッション型ＭＯＳトランジスタのソースに接続されたコンデンサを備え、
    前記カレントミラー回路は、入力端子が前記第三のデプレッション型ＭＯＳトランジスタのドレインに接続され、出力端子が前記エンハンスメント型ＭＯＳトランジスタのゲートとドレインに接続され、前記デプレッション型ＭＯＳトランジスタが流す電流に比例した電流を前記エンハンスメント型ＭＯＳトランジスタのドレインに流すことを特徴とする基準電圧回路。
  7. 前記第二のデプレッション型ＭＯＳトランジスタは、前記第一のデプレッション型ＭＯＳトランジスタよりも電流供給能力が高いことを特徴とする請求項１または３に記載の基準電圧回路。
  8. 前記第二のデプレッション型ＭＯＳトランジスタは、前記第一のデプレッション型ＭＯＳトランジスタよりもゲート・ドレイン間耐圧、及び、ソース・ドレイン間耐圧が高いことを特徴とする請求項１、３、７のいずれかに記載の基準電圧回路。
  9. 前記第三のデプレッション型ＭＯＳトランジスタは、前記第一及び第二のデプレッション型ＭＯＳトランジスタよりも電流供給能力が高いことを特徴とする請求項２、４、５、６のいずれかに記載の基準電圧回路。
  10. 前記第三のデプレッション型ＭＯＳトランジスタは、前記第二のデプレッション型ＭＯＳトランジスタよりもゲート・ドレイン間耐圧、及び、ソース・ドレイン間耐圧が高いことを特徴とする請求項２、４、５、６、９のいずれかに記載の基準電圧回路。
  11. 請求項１から１０のいずれかに記載の基準電圧回路を備えた半導体装置。
JP2018020911A 2018-02-08 2018-02-08 基準電圧回路及び半導体装置 Active JP7000187B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018020911A JP7000187B2 (ja) 2018-02-08 2018-02-08 基準電圧回路及び半導体装置
US16/227,740 US10401891B2 (en) 2018-02-08 2018-12-20 Reference voltage circuit and semiconductor device
KR1020180170460A KR102537312B1 (ko) 2018-02-08 2018-12-27 기준 전압 회로 및 반도체 장치
CN201811633844.4A CN110134175B (zh) 2018-02-08 2018-12-29 基准电压电路以及半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018020911A JP7000187B2 (ja) 2018-02-08 2018-02-08 基準電圧回路及び半導体装置

Publications (2)

Publication Number Publication Date
JP2019139427A JP2019139427A (ja) 2019-08-22
JP7000187B2 true JP7000187B2 (ja) 2022-01-19

Family

ID=67475600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018020911A Active JP7000187B2 (ja) 2018-02-08 2018-02-08 基準電圧回路及び半導体装置

Country Status (4)

Country Link
US (1) US10401891B2 (ja)
JP (1) JP7000187B2 (ja)
KR (1) KR102537312B1 (ja)
CN (1) CN110134175B (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020035307A (ja) * 2018-08-31 2020-03-05 エイブリック株式会社 定電流回路
JP6887457B2 (ja) * 2019-03-01 2021-06-16 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ 基準電圧発生回路及び不揮発性半導体記憶装置
CN115202430B (zh) * 2021-04-13 2024-05-24 拓尔微电子股份有限公司 基准电压产生电路和振荡器
CN114115420B (zh) * 2021-11-25 2022-11-29 合肥宽芯电子技术有限公司 一种e/d_nmos基准电压源
FR3131481A1 (fr) * 2021-12-23 2023-06-30 Wise Integration Circuit de reference de tension
EP4435554A1 (en) * 2023-03-24 2024-09-25 Nexperia B.V. Reference voltage circuit
CN119512299B (zh) * 2024-11-19 2025-09-26 宁波爱芯微电子有限公司 一种psrr优化电路及低压差线性稳压器芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266715A (ja) 2006-03-27 2007-10-11 Seiko Instruments Inc カスコード回路および半導体装置
JP2011029912A (ja) 2009-07-24 2011-02-10 Seiko Instruments Inc 基準電圧回路及び電子機器
JP2011113321A (ja) 2009-11-26 2011-06-09 Torex Semiconductor Ltd 基準電圧回路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56108258A (en) * 1980-02-01 1981-08-27 Seiko Instr & Electronics Ltd Semiconductor device
JPS61117915A (ja) * 1984-11-13 1986-06-05 Fujitsu Ltd 遅延回路
JPH08335122A (ja) * 1995-04-05 1996-12-17 Seiko Instr Inc 基準電圧用半導体装置
JPH09162713A (ja) * 1995-12-11 1997-06-20 Mitsubishi Electric Corp 半導体集積回路
JP4084872B2 (ja) * 1997-08-28 2008-04-30 株式会社リコー ボルテージレギュレータ
US6005378A (en) * 1998-03-05 1999-12-21 Impala Linear Corporation Compact low dropout voltage regulator using enhancement and depletion mode MOS transistors
JP2002328732A (ja) * 2001-05-07 2002-11-15 Texas Instr Japan Ltd 基準電圧発生回路
JP2008234584A (ja) * 2007-03-23 2008-10-02 Toshiba Corp 基準電圧発生回路
US7948220B2 (en) * 2007-04-11 2011-05-24 International Rectifier Corporation Method and apparatus to reduce dynamic Rdson in a power switching circuit having a III-nitride device
CN101667050B (zh) * 2009-08-14 2011-11-30 西安龙腾微电子科技发展有限公司 高精度电压基准电路
CN110061144A (zh) * 2009-10-16 2019-07-26 株式会社半导体能源研究所 逻辑电路和半导体器件
JP5695392B2 (ja) * 2010-03-23 2015-04-01 セイコーインスツル株式会社 基準電圧回路
JP5762205B2 (ja) * 2011-08-04 2015-08-12 ラピスセミコンダクタ株式会社 半導体集積回路
JP5952035B2 (ja) * 2012-03-12 2016-07-13 エスアイアイ・セミコンダクタ株式会社 ローパスフィルタ回路及びボルテージレギュレータ
US9184243B2 (en) * 2013-07-12 2015-11-10 Infineon Technologies Americas Corp. Monolithic composite III-nitride transistor with high voltage group IV enable switch
CN204166421U (zh) * 2014-09-10 2015-02-18 成都星芯微电子科技有限公司 一种低功耗低噪声高电源电压抑制比的电压基准源电路

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266715A (ja) 2006-03-27 2007-10-11 Seiko Instruments Inc カスコード回路および半導体装置
JP2011029912A (ja) 2009-07-24 2011-02-10 Seiko Instruments Inc 基準電圧回路及び電子機器
JP2011113321A (ja) 2009-11-26 2011-06-09 Torex Semiconductor Ltd 基準電圧回路

Also Published As

Publication number Publication date
CN110134175B (zh) 2022-05-03
CN110134175A (zh) 2019-08-16
US10401891B2 (en) 2019-09-03
KR102537312B1 (ko) 2023-05-30
JP2019139427A (ja) 2019-08-22
US20190243406A1 (en) 2019-08-08
KR20190096269A (ko) 2019-08-19

Similar Documents

Publication Publication Date Title
JP7000187B2 (ja) 基準電圧回路及び半導体装置
NL9001018A (nl) Referentiegenerator.
JP2008305150A (ja) バンドギャップ回路
US5635869A (en) Current reference circuit
KR0126911B1 (ko) 기준전압 발생회로 및 발생방법
JP3680122B2 (ja) 基準電圧発生回路
KR100848740B1 (ko) 기준 전압 회로
JP2002132359A (ja) 半導体集積回路
JP2000242347A (ja) 半導体集積回路のバイアス回路
JP3556482B2 (ja) 定電圧発生回路
JP5237853B2 (ja) 定電流回路
JP2007305010A (ja) 基準電圧生成回路
JP6672067B2 (ja) 安定化電源回路
JP3068752B2 (ja) 半導体装置
JP2019106094A (ja) 電流生成回路
JP2002074967A (ja) 降圧電源回路
JP6045148B2 (ja) 基準電流発生回路および基準電圧発生回路
JP7101499B2 (ja) 発振回路
JP5245871B2 (ja) 基準電圧発生回路
EP0651311A2 (en) Self-exciting constant current circuit
TWI854165B (zh) 延遲電路
CN108628379B (zh) 偏压电路
JP7240075B2 (ja) 定電圧回路
JP5428259B2 (ja) 基準電圧発生回路および電源クランプ回路
JP2001142552A (ja) 温度補償型定電流回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211223

R150 Certificate of patent or registration of utility model

Ref document number: 7000187

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250